KR100673001B1 - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 제조방법이 제공된다. 이 비휘발성 메모리 장치는 누설 전류 방지를 위하여 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스/드레인 영역의 경계에 상기 소오스/드레인 영역과 반대의 도전형을 갖는 불순물층을 포함하며, 상기 불순물층은 스트링 선택 트랜지스터의 채널과 드레인 영역 및 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 더 높은 농도로 형성된다. 그리고 핫 캐리어의 유입에 의한 소프트 프로그램을 방지하기 위하여 상기 스트링 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 드레인 영역 및 상기 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 소오스 영역에는 상기 불순물층이 형성되지 않을 수 있다.
Description
도 1은 누설 전류 발생을 설명하기 위하여 도시한 도면;
도 2는 본 발명에 따른 비휘발성 메모리 셀의 평면도;
도 3a 내지 도 3b는 본 발명의 제 1 실시예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도들;
도 4 및 도 5는 본 발명의 제 1 실시예의 변형예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도들;
도 6a 내지 6b는 본 발명의 제 2 실시예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도들;
도 7a는 본 발명의 제 2 실시예의 변형예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도;
도 7b는 본 발명의 제 2 실시예의 또 다른 변형예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도;
도 8은 본 발명의 제 3 실시예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도이다.
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리는 전원이 차단되어도 저장된 정보가 소거되는 않는 메모리를 말한다. 상기 비휘발성 메모리는 연결 형태에 따라 크게 낸드(NAND)형과 노아(NOR)형으로 나눌 수 있다. 이중 낸드 플래시 메모리(NAND flash memory)의 셀은 스트링 선택 트랜지스터(SSL), 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터(GSL)가 직렬로 연결되어 있다. 그리고 상기 스트링 선택 트랜지스터는 비트 라인과 연결되며, 상기 그라운드 선택 트랜지스터는 공통 소스 라인에 연결된다.
상기 낸드형 플래시 메모리 장치에 프로그램을 하기 위해서는 선택된 비트 라인에 OV 전압을 인가하고, 스트링 선택 트랜지스터의 게이트에는 1.8~3.3V의 전원 전압(Vcc)을 인가하여 선택 비트 라인의 채널 전압이 0V가 되도록 한다. 그리고 선택된 워드 라인에 프로그램을 위한 고전압(Vpgm)을 인가하여 FN(fowler-nordheim) 터널링 방식으로 프로그램한다. 하지만 이때 비선택된 비트 라인에 연결되고 상기 선택된 워드 라인을 공유하는 인접한 셀이 의도하지 않게 프로그램될 수 있다. 따라서 이를 방지하기 위하여 셀프-부스팅 스킴(self-boosting scheme)을 이용한 방법을 사용한다. 이러한 셀프-부스팅 스킴을 이용한 프로그램 방지 방법은 미합중국 특허 No.5,677,873에 "선택되지 않은 낸드 메모리 셀의 프로그램을 방지 하기 위한 플래시 이이피롬 집적회로 메모리 장치 프로그램 방법(METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN)"이라는 제목으로 개시되어 있다.
위와 같은 셀프-부스팅 스킴을 이용한 프로그램 방지 방법에서는 그라운드 선택 트랜지스터의 게이트에 0V를 인가하여 그라운드 경로를 차단한다. 그리고 비 선택 비트 라인과 스트링 선택 트랜지스터의 게이트에는 프로그램 금지 전압(program inhibition voltage)으로서 전원 전압(Vcc)을 인가한다. 따라서 비선택 비트 라인에 연결된 스트링 선택 트랜지스터의 소오스는 Vcc-Vth(여기서 Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된다. 그러므로 상기 스트링 선택 트랜지스터는 사실상 차단된 상태에 이르게된다. 이후 선택된 워드 라인에 프로그램을 위한 고전압(Vpgm)을 인가하고 선택되지 않은 워드 라인들에 패스 전압(Vpass)을 인가함으로써, 프로그램이 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이와 같은 방식으로 선택되지 않은 셀이 프로그램되는 것이 방지될 수 있다. 하지만 이러한 방식을 사용할 때 고집적의 낸드 플래시 메모리에서는 누설 전류 발생이란 문제가 발생할 수 있다. 이하 도 1을 참조하여 자세하게 설명한다.
도 1과 같이 선택되지 않은 비트 라인에 연결된 그라운드 선택 트랜지스터의 소오스 영역(13)과 게이트 전극에는 0V 전압이 인가되며, 채널 전압의 부스팅에 의하여 드레인 영역(13')의 전압도 상승된다. 이로 인하여 소오스/드레인 영역에 형성된 공핍 영역(depletion region, 15)이 확장되어 서로 맞닻게 되면 채널 전류를 통제하기 힘들게 되는 펀치 스루(punchthrough)가 발생된다. 그리고 상기 부스팅된 전압은 DIBL(Drain induce barrier lowering) 현상도 유발할 수 있다. 이와 같은 펀치 스루 및 DIBL은 누설 전류를 발생시켜 프로그램 방지 동작이 제대로 수행되지 못하고 소프트 프로그램(soft program)등이 유발되게 하는 등의 문제를 발생시킨다. 특히 위와 같은 현상은 게이트전극의 길이 감소에 따라 나타나게된 단 채널 현상(short channel effect) 중 일부이며, 고집적화 추세에 따라 더욱 심각한 문제로 대두되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 누설 전류를 방지하여 프로그램 오동작을 막을 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들의 각 채널과 소오스/드레인 영역에 상기 소오스/드레인 영역과 반대의 도전형을 갖는 제 1 불순물층을 포함한다. 그리고 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 소오스 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 제 1 불순물층과 동일한 도전형이지만 높은 농도를 갖는 제 2 불순물층을 포함한다. 상기 메모리 셀 트랜지스터들에 제 1 불순물층 형성시 상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터에도 제 1 불순물층을 형성하고 추가로 동일한 농도로 불순물을 주입하거나 또는 더 높은 농도의 불순물 을 주입하여 상기 제 2 불순물층을 형성할 수 있다. 상기 제 1 불순물층 및 제 2 불순물층은 소오스/드레인 영역과 반대의 도전형으로 형성되어 누설 전류를 방지하는 역할을 한다. 주로 프로그램 방지 전압 인가시 상기 스트링 선택 트랜지스터 및 상기 그라운드 선택 트랜지스터의 게이트전극에 인가되는 전압과 부스팅된 전압과의 차이 때문에 누설 전류가 발생될 수 있으므로 상기 스트링 선택 트랜지스터와 상기 그라운드 선택 트랜지스터의 소정 영역에 농도가 높은 제 2 불순물층을 형성하여 상기 소정 영역을 보강하는 것이다.
이때 상기 스트링 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 드레인 영역 및 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 소오스 영역에는 상기 제 1 불순물층을 형성하지 않을 수 있다. 상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터에 프로그램을 방지할 때 부스팅 전압과 상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터에 인가되는 전압의 차이에 의하여 핫 캐리어가 발생되고, 상기 가장 인접한 메모리 셀 트랜지스터에 핫 캐리어가 유입되어 소프트 프로그램이 발생될 수 있기 때문이다.
특히, 프로그램 방지 전압 인가 시 상기 스트링 선택 트랜지스터에는 전원 전압이 인가되고, 상기 그라운드 선택 트랜지스터에는 0V 전압이 인가된다. 따라서 상기 그라운드 선택 트랜지스터에서 부스팅 전압과의 차가 크게 발생되기 때문에 핫 캐리어가 빈번하게 발생될 수 있다. 그러므로 상기 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터와 상기 그라운드 선택 트랜지스터가 연결되는 상기 메모리 셀 트랜지스터의 소오스 영역과 채널 사이에 불순물층이 형성되지 않도록한다. 이를 위하여 이온 주입이 한쪽 방향으로만 이루어져 각 트랜지스터의 소오스 영역과 드레인 영역에 상기 불순물층이 비대칭적으로 형성될 수 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 제조방법은 활성 영역이 정의된 기판 상에 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 형성하는 단계를 포함한다. 이후 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스/드레인 영역의 경계에 상기 소오스/드레인 영역과 반대의 도전형을 갖는 불순물을 주입하는 제 1 이온 주입 공정이 이루어진다. 상기 메모리 셀 트랜지스터들 사이에 간격이 L1, 기판으로부터 각 트랜지스터들의 높이가 L2라 하면, 상기 제 1 이온 주입은 기판과 tan-1(L2/L1) 또는 이보다 큰 각도를 유지하며 실시된다. 상기 각도로 이온 주입하여 제 1 불순물층을 형성한 후, 상기 복수개의 워드 라인의 상부에 마스크를 형성하고 제 1 이온 주입과 동일한 각도로 제 2 이온 주입을 통하여 제 2 불순물층을 형성한다. 이때 제 2 불순물층은 상기 제 1 불순물층과 동일한 도전형을 가진 불순물을 주입하여 형성한다. 상기 마스크로 인하여 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 불순물이 더욱 주입된 제 2 불순물층이 형성되는 것이다.
이와 같이 상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 그 라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 불순물이 더욱 주입된 제 2 불순물층을 형성하는 방법은 마스크를 형성할 필요없이 상기 제 1 이온 주입시 이온 주입 각도보다 더 작은 이온 주입 각도을 유지하여 제 2 이온 주입을 하는 것으로 구현될 수도 있다. 이온 주입 각도를 줄이는 이유는 상기 메모리 셀 트랜지스터들 간의 간격(L1)이 인접한 스트링 선택 트랜지스터 사이의 간격 또는 인접한 그라운드 선택 트랜지스터 사이의 간격(L3)보다 작기 때문에 상기 제 2 이온 주입 시 기판과 이루는 각도를 줄이면 메모리 셀 트랜지스터의 게이트전극에 가려 채널과 소오스/드레인 영역의 경계까지 이온 주입이 이루어질 수 없기 때문이다.
또한 상기 제 1 이온 주입 공정 이후 상기 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 게이트전극 측벽에 스페이서를 형성한 후 제 2 이온 주입을 실시하여 제 2 불순물층을 형성할 수도 있다. 이때에는 메모리 셀 트랜지스터들 사이의 영역은 상기 스페이서에 가려 제 2 이온 주입이 이루어질 수 없으므로, 스트링 선택 트래지스터의 채널과 드레인 영역의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에만 선택적으로 제 2 이온 주입 공정이 이루어질 수 있다.
상기 제 1 이온 주입 공정 시 상기 스트링 선택 트랜지스터에 가장 인접한 제 1 메모리 셀 트랜지스터의 드레인 영역 및 상기 그라운드 선택 트랜지스터에 가장 인접한 제 2 메모리 셀 트랜지스터의 소오스 영역에는 제 1 불순물층을 형성하지 않을 수 있다. 이를 위하여 상기 제 1 메모리 셀 트랜지스터의 드레인 영역과 제 2 메모리 셀 트랜지스터의 소오스 영역은 마스크로 가리고 제 1 이온 주입 공정 이 이루어질 수 있다. 상술한 바와 같이 상기 제 1 및 제 2 메모리 셀 트랜지스터는 핫 캐리어 주입에 의하여 소프트 프로그램이 발생될 우려가 있기 때문에 제 1 불순물층을 형성을 생략할 수 있다. 이 중에서도 그라운드 선택 트랜지스터에 가장 인접한 제 2 메모리 셀 트랜지스터에서 핫 캐리어 주입이 빈번하게 발생될 수 있으므로, 상기 제 2 메모리 셀 트랜지스터의 채널과 소오스 영역의 경계에 제 1 불순물층이 형성되지 않도록 한쪽 방향으로만 이온 주입을 실시할 수도 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 낸드 플래시 메모리의 평면도이다.
도 2를 참조하면, 기판의 소정 영역에 소자 분리막(STI)을 배치하여 복수개의 활성 영역들을 한정한다. 그리고 상기 활성 영역들을 가로질러 스트링 선택 라 인(SSL), 복수개의 워드 라인들(WL1, WL2...WLn-1, WLn) 및 그라운드 선택 라인(GSL)이 차례로 배열된다. 상기 스트링 선택 라인(SSL)과 인접하는 스트링 선택 라인(SSL) 사이에는 비트 라인(BL)과 전기적으로 연결되도록 비트 라인 콘택플러그(DC)가 형성된다. 또한 상기 그라운드 선택 라인(GSL)과 인접하는 그라운드 선택 라인(GSL) 사이에는 공통 소오스 라인(CSL)이 전기적으로 연결된다.
본 발명의 비휘발성 메모리 장치는 상기 스트링 선택 라인(SSL)을 게이트전극으로 하는 스트링 선택 트랜지스터, 상기 복수개의 워드 라인들 각각을 게이트전극으로 하는 복수개의 메모리 셀 트랜지스터들 및 상기 그라운드 선택 라인(GSL)을 게이트전극으로 하는 그라운드 선택 트랜지스터를 포함한다. 그리고 상기 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스/드레인 영역의 경계에 누설 전류 방지를 위한 불순물층을 포함하는 것을 특징으로 한다. 이하 상기 평면도를 A-A'로 절단하여 취한 단면도들을 이용하여 본 발명을 좀더 구체적으로 설명한다.
도 3a 내지 도 3b는 본 발명의 제 1 실시예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도들이다. 도면상에서 참조번호 L1로 표시된 것은 메모리 셀 트랜지스터들 사이의 간격을 의미하며, 참조번호 L2로 표시된 것은 기판으로부터 각 트랜지스터들의 높이를 의미하며, 참조번호 L3로 표시된 것은 인접한 스트링 선택 트랜지스터 간의 간격 또는 인접한 그라운드 선택 트랜지스터들의 간격을 의미한다.
도 3a를 참조하면, 기판(110)의 활성 영역 상에 스트링 선택 트랜지스터의 게이트전극(150s), 복수개의 메모리 셀 트랜지스터들의 게이트전극들(150m) 및 그라운드 선택 트랜지스터의 게이트전극(150g)을 형성한다. 상기 복수개의 메모리 셀 트랜지스터들의 게이트전극들(150m)은 기판 상에 터널 절연막(118m), 제 1 도전막(120m), 유전막(122m) 및 제 2도전막(124m)이 적층되어 구성된다. 상기 스트링 선택 트랜지스터의 게이트전극(150s)과 그라운드 선택 트랜지스터의 게이트전극(150g)도 상기 복수개의 메모리 셀 트랜지스터들의 게이트전극과 동일한 층이 적층되어 형성될 수 있으나, 상기 스트링 선택 트랜지스터의 게이트전극(150s)과 그라운드 선택 트랜지스터의 게이트전극(150g)은 제 1 도전막(120s, 120g) 또는 제 2 도전막(124s, 124g) 중 어느 하나가 생략되거나 상기 제 1 도전막(120s, 120g)과 제 2 도전막(124s, 124g)이 전기적으로 연결되는 구조를 가지는 것이 바람직하다.
위와 같은 구조에서 제 1 도전막은 전하저장층의 역할을 하고 제 2 도전막은 제어 게이트전극의 역할을 한다. 그리고 상기 전하저장층은 상기 제 1 도전막 대신에 실리콘질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal), 나노 결정 게르마늄(nano crystalline germanium), 탄탈륨산화막(TaO, Ta2O5), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택되는 적어도 하나의 막 또는 상기 막의 복합체로 형성할 수도 있다.
이후 불순물을 주입하여 소오스/드레인 영역들(112a~112f)을 형성한다. 상기 소오스/드레인 영역들은 이온 주입, 인시튜 에피택시얼 성장 또는 확산 중 선택된 방법으로 형성할 수 있다. 이와 같은 소오스/드레인 영역들의 형성은 후속되는 누설 전류 방지를 위한 불순물층의 형성 이후에 이루어질 수도 있다.
이어서 본 발명에서는 이온 주입을 통하여 상기 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 상기 소오스/드레인 영역 사이의 경계부분에 누설 전류 방지를 위한 제 1 불순물층들(114a~114f)을 형성한다. 이때 상기 제 1 불순물층들(114a~114f)은 각 소오스/드레인 영역과 반대의 도전형을 갖도록 형성되는 것이 바람직하다. 즉, 예를 들어 소오스/드레인 영역을 N형의 불순물을 주입하여 형성하였다면, 상기 제 1 불순물층들에 주입되는 불순물은 P형의 불순물 예를들면, 붕소(B) 또는 불화붕소(BF2)를 이용한다. 상기 제 1 불순물층들은 고농도 도핑, 예를들면, 1E12 내지 3E13 ion/cm2 도즈(dose) 정도로 형성되는 것이 바람직하다. 그리고 상기 이온 주입시 기판과 이루는 각도(θ1)는 tan-1(L2/L1)보다 크거나 같도록 유지하는 것이 바람직하다.
이와 같은 이온 주입 결과 스트링 선택 트랜지스터의 채널과 드레인 영역(112f)의 경계, 복수개의 메모리 셀 트랜지스터들의 각 채널과 소오스/드레인 영역(112b~112e)의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역(112a)의 경계에 모두 제 1 불순물층들(114a~114f)이 형성된다.
도 3b를 참조하면, 복수개의 메모리 셀 트랜지스터들의 상부에 포토 레지스트 패턴(130)을 형성하여 가린 후, 제 1 불순물층들(114a~114f)을 형성할 때와 동 일한 각도로 이온 주입을 하여 제 2 불순물층들(116a, 116f)을 형성한다. 이때에는 상기 메모리 셀 트랜지스터들은 포토 레지스트 패턴(130)에 의하여 가려져있기 때문에 스트링 선택 트랜지스터의 채널과 드레인 영역(112f) 및 그라운드 선택 트랜지스터의 채널과 소오스 영역(112s)의 경계에만 추가적인 제 2 불순물층들(116a, 116f)이 형성된다. 이와 같이 추가적으로 제 2 불순물층들(116a, 116f)이 형성된 영역은 상기 제 1 불순물층만 형성된 영역에 비하여 농도가 상대적으로 높게된다. 이와 같이 스트링 선택 트랜지스터의 드레인 영역(112f) 및 그라운드 선택 트랜지스터의 소오스 영역(112a)에 제 2 불순물층들(116a, 116f)을 추가로 형성하는 이유는 프로그램 방지 전압 인가시 상기 게이트전극(150s, 150g)에 인가되는 전압과 부스팅된 전압과의 차가 커서 누설 전류의 발생 우려가 높기 때문이다.
도 4 및 도 5는 본 발명의 제 1 실시예의 변형예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도들이다. 좀더 구체적으로 도 4 및 도 5는 도 3b를 참조하여 설명한 것과 동일하게 제 2 불순물층들을 형성하는데 있어서 포토 레지스트 패턴을 사용하지 않고 형성할 수 있는 방법을 도시한 것이다.
도 4를 참조하면, 제 2 불순물층들(116a, 116f) 형성시 이온 주입 각도(θ2)를 tan-1(L2/L3)로 변경하여 이온 주입을 행한다. 이때 상기 이온 주입 각도(θ2)는 tan-1(L2/L3)보다 클수도 있다. 도시된 바와 같이 일반적으로 메모리 셀 트랜지스터들 사이의 간격(L1)이 인접한 스트링 선택 트랜지스터간의 간격(L3) 또는 인접한 그라운드 선택 트랜지스터 간의 간격(L3)보다 좁기 때문에, 상기 메모리 셀 트랜지 스터들 사이에서는 게이트전극(150m)에 가려 이온이 기판 아래부분으로 주입되지 못한다. 따라서 상기 스트링 선택 트랜지스터의 채널과 드레인 영역(112f)의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역(112a)의 경계에만 이온 주입이 이루어져 제 2 불순물층들(116a, 116f)이 형성될 수 있다.
도 5를 참조하면, 스트링 선택 트랜지스터의 게이트전극(150s), 복수개의 메모리 셀 트랜지스터들의 게이트전극들(150m) 및 그라운드 선택 트랜지스터의 게이트전극(150g)의 측벽에 스페이서(140)를 형성한다. 이때 스페이서(140)는 게이트전극이 형성된 기판 전면에 실리콘 질화막을 콘포멀(conformal)하게 증착한 후, 전면 식각하여 형성할 수 있다.
이때, 인접한 스트링 선택 트랜지스터 사이의 간격 또는 인접한 그라운드 선택 트랜지스터 사이의 간격인 L3에서 기판상에 스페이서가 형성된 부분의 간격을 제외한 부분의 길이를 L4라고 하면, 이온 주입 각도(θ3)를 tan-1(L2/L4)로 유지하여 이온 주입을 실시하는 것이 바람직하다. 도시된 바와 같이 상기 메모리 셀 트랜지스터들 사이에는 스페이서 구조로 인하여 기판까지 이온 주입이 이루어질 수 없으므로, 스트링 선택 트랜지스터의 채널과 드레인 영역(112f)의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역(112a)의 경계에만 추가적으로 제 2 불순물층들(116a, 116f)이 형성될 수 있다.
도 6a 내지 6b는 본 발명의 제 2 실시예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도들이다.
도 6a를 참조하면, 스트링 선택 트랜지스터, 그라운드 선택 트랜지스터 및 상기 선택 트랜지스터들에 가장 인접한 메모리 셀 트랜지스터 상에 포토 레지스트 패턴(132)을 형성한다. 그리고 이온 주입 각도(θ1)를 tan-1(L2/L1)로 유지하여 이온 주입을 실시하여 제 1 불순물층들(114c, 114d)을 형성한다. 이때에는 그라운드 선택 트랜지스터와 가장 인접한 메모리 셀 트랜지스터의 소오스 영역(112b) 및 스트링 선택 트랜지스터와 가장 인접한 메모리 셀 트랜지스터의 드레인 영역(112e)에는 제 1 불순물층이 형성되지 않는다. 즉, 스트링 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 드레인 영역(112e) 및 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 소오스 영역(112b)을 제외한 메모리 셀 트랜지스터의 각 채널과 소오스/드레인 영역(112c, 112d)의 경계에는 제 1 불순물층들(114c, 114d)이 형성된다. 이와 같이 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 채널과 소오스/드레인 영역의 경계에 제 1 불순물층을 형성하지 않는 이유는 핫 캐리어(hot carrier)의 주입을 막기 위해서이다. 상기 가장 인접한 메모리 셀 트랜지스터의 프로그램 방지 시 상기 스트링 선택 트랜지스터 또는 그라운드 선택 트랜지스터에 인가되는 전압과 이로인한 부스팅 전압의 차에 의하여 핫 캐리어(hot carrier)가 생성될 수 있는데, 만약 제 1 불순물층이 형성되어 있다면 그 접합 부분의 전계가 높아져 그 부분으로 상기 핫 캐리어가 주입되어 상기 가장 인접한 메모리 셀 트랜지스터에 소프트 프로그램(soft program)이 발생될 수 있다. 따라서 상기 영역에는 제 1 불순물층을 형성하지 않는 다.
도 6b를 참조하면, 이후 도 4와 동일한 방식 즉, 제 1 불순물층을 형성할 때보다 더 작은 각도, 바람직하게는 각도(θ2)=tan-1(L3/L2)로 이온 주입을 실시하여 상기 스트링 선택 트랜지스터의 채널과 드레인 영역(112f)의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역(112a) 사이의 경계에 제 1 불순물층들(114a, 114f)이 형성된다. 또한 도 3b 및 도 5에 도시된 방법은 도 4에 도시된 방법과 대체될 수 있으므로, 이를 응용하여 제 1 불순물층들(114a, 114f)을 형성할 수도 있다.
도 7a는 본 발명의 제 2 실시예의 변형예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도이다. 구체적으로 도 7a는 상기 도 6a 및 도 6b를 참조하여 설명한 공정을 차례로 적용하여 제 1 불순물층들을 형성하는 것 대신에 한번의 이온 주입 공정으로 제 1 불순물층들을 형성할 수 있는 방법에 대하여 도시하고 있다.
도 7a를 참조하면, 스트링 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 소오스/드레인 영역(112e) 및 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 소오스/드레인 영역(112b)의 상부를 포토 레지스트 패턴(134)으로 가린 후 이온 주입을 통하여 제 1 불순물층들(114a, 114c, 114d, 114f)을 형성한다. 이때 이온 주입시 기판과 이루는 각도(θ1)는 tan-1(L2/L1)인 것이 바람직하다.
도 7b는 본 발명의 제 2 실시예의 또 다른 변형예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도이다.
도 7b를 참조하면, 제 1 불순물층들(114a, 114c, 114d, 114f)이 형성된 상태에서, 상기 스트링 선택 트랜지스터의 채널과 드레인 영역(112f)의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역(112a)의 경계에 이온 주입을 통하여 제 2 불순물층들(116a, 116f)을 추가로 형성한다. 이때에는 이온 주입시 기판과 이루는 각도(θ2)가 tan-1(L2/L3)인 것이 바람직하다. 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에만 추가로 제 2 불순물층들을 형성하는 공정은 상술한 바와 같이 도 3b 및 도 5를 참조하여 설명한 공정을 응용하여 이루어질 수도 있다.
도 8은 본 발명의 제 3 실시예를 설명하기 위하여 도 2를 A-A'로 잘라 취한 단면도이다.
도 8을 참조하면, 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스/드레인 영역의 경계에 이온 주입을 통하여 제 1 불순물층을 형성하는데, 상기 제 1 불순물층은 각 트랜지스터에서 소오스 영역과 드레인 영역 중 어느 하나에만 형성된다. 이때에는 이온 주입이 한 방향으로만 이루어지며, 이온 주입시 기판과 이루는 각도(θ1)가 tan-1(L2/L1)인 것이 바람직하다. 이때 상기 이온 주입 각도(θ1)는 tan-1(L2/L1)보다 클 수도 있다. 이와 같이 한 방향으로만 이온 주입 공정이 이루어지면 각 트랜지스터의 채널과 소오스/드레인 영역의 경계에 형성되는 제 1 불순물층은 소오스 영역 과 드레인 영역에서 비대칭적으로 형성될 수 있다.
상술한 핫 캐리어에 의한 소프트 프로그램의 발생은 스트링 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터에서 보다 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터에서 빈번하게 발생될 수 있다. 프로그램 방지 전압 인가시 스트링 선택 트랜지스터의 게이트전극에는 전원 전압이 인가되지만 그라운드 선택 트랜지스터의 게이트전극에는 0V의 전압이 인가되어 부스팅 전압과의 차이가 그라운드 선택 트랜지스터에서 더 크다. 따라서 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터에서 소프트 프로그램이 쉽게 발생될 수 있는 것이다. 그러므로, 이온 주입 시 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 채널과 소오스 영역 사이의 경계에는 제 1 불순물층이 형성되지 않도록 방향을 정하여 이온 주입하면 핫 캐리어 주입에 의한 소프트 프로그램 발생을 막을 수 있다.
이후, 도 3b, 도 4 및 도 5를 참조하여 설명한 공정을 통하여 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 추가로 제 2 불순물층을 형성하는 공정이 이루어질 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 각 트랜지스터의 채널과 소오스/드레인 영역의 경계에 상기 소오스/드레인과 다른 도전형의 불순물층을 형성함으로서 누설 전류를 방지할 수 있다. 또한 특히 누설 전류가 문제되는 스트링 선택 트랜지스터의 드레인 영역과 그라운드 선택 트랜지스터의 소오스 영역에는 상기 불순물층을 보강하여 형성하여 누설 전류를 효과적으로 방지할 수 있다. 또한 상기 불순물층 형성 시 상기 스트링 선택 트랜지스터의 소오스 영역 및 그라운드 선택 트랜지스터의 드레인 영역에 상기 불순물층을 형성하지 않음으로서 인접한 메모리 셀 트랜지스터에 핫 캐리어가 유입되어 소프트 프로그램이 발생하는 것을 방지할 수 있다. 이처럼 누설 전류 발생이 차단될 수 있으므로 프로그램 오동작이 방지되고, 상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터의 크기를 줄일 수 있어 고집적 비휘발성 메모리 장치 구현도 가능하다.
Claims (17)
- 직렬로 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 포함하는 비휘발성 메모리 장치에 있어서,상기 복수의 메모리 셀 트랜지스터들의 각 채널과 소오스/드레인 영역의 경계에는 상기 소오스/드레인 영역과 반대의 도전형을 갖는 제 1 불순물층이 형성되고,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에는 상기 제 1 불순물층과 같은 도전형을 갖되 상기 제 1 불순물층 보다 농도가 높은 제 2 불순물층이 형성되는 비휘발성 메모리 장치.
- 직렬로 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 포함하는 비휘발성 메모리 장치에 있어서,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 소오스/드레인 영역과 반대의 도전형을 갖는 제 1 불순물층이 형성되고,상기 스트링 선택 트랜지스터의 채널과 소오스 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 드레인 영역의 경계에는 상기 소오소/드레인 영역과 반대의 도전형을 갖는 제 2 불순물층이 형성되되,상기 제 1 불순물층의 농도가 제 2 불순물층의 농도보다 높은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1항 또는 제 2항에 있어서,상기 복수의 메모리 셀 트랜지스터들 각각은 전하 저장층 및 제어 게이트전극을 포함하되,상기 전하저장층은 도전성 물질로 형성되는 비휘발성 메모리 장치.
- 제 1항 또는 제 2항에 있어서,상기 복수의 메모리 셀 트랜지스터들 각각은 전하 저장층 및 제어 게이트전극을 포함하되,상기 전하저장층은 실리콘질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal), 나노 결정 게르마늄(nano crystalline germanium), 탄탈륨산화막(TaO, Ta2O5), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택되는 적어도 하나 또는 상기 선택된 적어도 하나의 복합체로 형성되는 비휘발성 메모리 장치.
- 직렬로 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 포함하는 비휘발성 메모리 장치에 있어서,상기 스트링 선택 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 채널과 소오스/드레인 영역의 경계에 상기 소오스/드레인 영역과 반대의 도전형을 갖는 제 1 불순물층이 형성되되,상기 복수의 메모리 셀 트랜지스터들 중 상기 스트링 선택 트랜지스터와 가장 인접한 제 1 메모리 셀 트랜지스터의 드레인 영역 또는 상기 복수의 메모리 셀 트랜지스터들 중 상기 그라운드 선택 트랜지스터와 가장 인접한 제 2 메모리 셀 트랜지스터의 소오스 영역에는 상기 제 1 불순물층이 형성되지 않는 비휘발성 메모리 장치.
- 직렬로 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 포함하는 비휘발성 메모리 장치에 있어서,상기 스트링 선택 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스/드레인 영역의 경계에는 상기 소오스/드레인 영역과 반대의 도전형을 갖는 제 1 불순물층이 형성되되,상기 제 1 불순물층은 각 트랜지스터의 소오스 영역과 드레인 영역 중 어느 하나에만 형성되는 비휘발성 메모리 장치.
- 제 5항 또는 제 6항에 있어서,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에는 상기 제 1 불순물층과 같은 도전형을 갖는 제 2 불순물층이 더 형성되는 비휘발성 메모리 장치.
- 제 6항에 있어서,상기 제 1 불순물층은 상기 그라운드 선택 트랜지스터의 채널과 드레인 영역의 경계에 형성되는 비휘발성 메모리 장치.
- 활성 영역이 정의된 기판 상에 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 형성하는 단계;상기 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스/드레인 영역의 경계에 상기 소오스/드레인 영역과 반대의 도전형을 갖는 불순물층이 형성되도록 이온 주입하는 제 1 이온 주입 단계; 그리고상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 제 1 이온 주입과 동일한 불순물을 주입하는 제 2 이온 주입 단계를 포함하는 비휘발성 메모리 제조방법.
- 제 9항에 있어서,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운 드 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 제 1 이온 주입과 동일한 불순물을 주입하는 제 2 이온 주입 단계는상기 스트링 선택 트랜지스터의 드레인 영역과 상기 그라운드 선택 트랜지스터의 소오스 영역을 제외하고 마스크를 형성하는 단계를 포함하는 비휘발성 메모리 제조방법.
- 제 10항에 있어서,상기 메모리 셀 트랜지스터 간의 간격을 L1, 상기 기판으로부터 상기 트랜지스터들의 높이를 L2라고 하면,상기 제 1 이온 주입 또는 제 2 이온 주입 시 상기 기판과 이루는각도 θ1≥tan-1(L2/L1)인 비휘발성 메모리 제조방법.
- 제 9항에 있어서,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 제 1 이온 주입과 동일한 불순물을 주입하는 제 2 이온 주입 단계에서는 상기 제 1 이온 주입 시 상기 기판과 이루는 각도보다 더 작은 각도로 제 2 이온 주입이 이루어지는 비휘발성 메모리 제조방법.
- 제 9항에 있어서,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 제 1 이온 주입과 동일한 불순물을 주입하는 제 2 이온 주입 단계는상기 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 게이트전극 측벽에 스페이서를 형성하는 단계; 및상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 불순물이 주입될 수 있는 각도로 제 2 이온 주입하는 단계를 포함하는 비휘발성 메모리 제조방법.
- 활성 영역이 정의된 기판 상에 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 형성하는 단계; 그리고상기 복수개의 메모리 셀 트랜지스터들 중 상기 스트링 선택 트랜지스터와 가장 인접하는 제 1 메모리 셀 트랜지스터의 드레인 영역 및 상기 복수개의 메모리 셀 트랜지스터들 중 상기 그라운드 선택 트랜지스터와 가장 인접하는 제 2 메모리 셀 트랜지스터의 소오스 영역을 제외한 상기 각 트랜지스터들의 채널과 소오스/드레인 영역의 경계에 불순물층을 형성하는 단계를 포함하는 비휘발성 메모리 제조방법.
- 제 14항에 있어서,상기 불순물층을 형성하는 단계는상기 제 1 메모리 셀 트랜지스터의 드레인 영역 및 상기 제 2 메모리 셀 트랜지스터의 소오스 영역을 마스크로 가린 후 이온 주입하는 단계를 포함하는 비휘발성 메모리 제조방법.
- 활성 영역이 정의된 기판 상에 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터를 형성하는 단계; 그리고상기 스트링 선택 트랜지스터, 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터의 각 채널과 소오스 영역의 경계에 상기 소오스 영역과 반대의 도전형을 불순물을 주입하는 제 1 이온 주입 단계를 포함하는 비휘발성 메모리 제조방법.
- 제 14항 또는 16항에 있어서,상기 스트링 선택 트랜지스터의 채널과 드레인 영역의 경계 및 상기 그라운드 선택 트랜지스터의 채널과 소오스 영역의 경계에 상기 제 1 이온 주입과 동일한 도전형의 불순물을 주입하는 제 2 이온 주입 단계를 더 포함하는 비휘발성 메모리 제조방법.
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