KR20100133676A - 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법 - Google Patents
경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000005468 ion implantation Methods 0.000 title abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims abstract description 76
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims description 83
- 238000000034 method Methods 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 6
- 229910021478 group 5 element Inorganic materials 0.000 claims description 4
- 239000012212 insulator Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 79
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000000872 buffer Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 3
- 229910004172 HfTa Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 3
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 3
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VGMNWQOPSFBBBG-XUXIUFHCSA-N Ala-Leu-Leu-Asp Chemical compound C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(O)=O VGMNWQOPSFBBBG-XUXIUFHCSA-N 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- QKQUUVZIDLJZIJ-UHFFFAOYSA-N hafnium tantalum Chemical compound [Hf].[Ta] QKQUUVZIDLJZIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/8232—Field-effect technology
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- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은, 셀 영역 트랜지스터와 주변 영역 트랜지스터들의 활성 영역들이 서로 다른 도핑 농도를 가지게 하는 경사 이온주입을 이용한 비휘발성 메모리 장치의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 제조 방법은 셀 영역과 주변 영역이 정의된 반도체 층 상에, 상기 셀 영역에 복수의 셀 영역 트랜지스터들을 형성하고, 상기 주변 영역에 복수의 주변 영역 트랜지스터들을 형성하는 단계; 상기 셀 트랜지스터들의 셀 소스/드레인 영역들과 상기 주변 영역 트랜지스터들의 주변 영역 소스/드레인 영역들에 제1 각도로 제1 이온을 주입하는 단계; 및 상기 셀 소스/드레인 영역들에는 주입되지 않도록, 상기 주변 영역 소스/드레인 영역에 제2 각도로 상기 제1 이온과는 다른 제2 이온을 주입하는 단계;를 포함한다.
비휘발성 메모리, 활성 영역, 도핑 농도, 경사 이온 주입
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는, 셀 영역 트랜지스터와 주변 영역 트랜지스터들의 활성 영역들이 서로 다른 도핑 농도를 가지게 하는 경사 이온주입을 이용한 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 반도체 소자는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 비휘발성 메모리 반도체 장치를 구성하는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 제조 공정의 단순화를 위하여 셀 영역의 셀 트랜지스터들과 주변 영역의 주변 영역 트랜지스터들을 동시에 형성할 수 있다. 그러나, 셀 트랜지스터들과 주변 영역 트랜지스터들의 활성 영역들이 서로 다른 도핑 농도를 가지는 것이 요구될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 셀 트랜지스터들과 주변 영역 트랜지스터들의 활성 영역들이 서로 다른 도핑 농도를 가지게 하는 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법은, 셀 영역과 주변 영역이 정의된 반도체 층 상에, 상기 셀 영역에 복수의 셀 영역 트랜지스터들을 형성하고, 상기 주변 영역에 복수의 주변 영역 트랜지스터들을 형성하는 단계; 상기 셀 트랜지스터들의 셀 소스/드레인 영역들과 상기 주변 영역 트랜지스터들의 주변 영역 소스/드레인 영역들에 제1 각도(
)로 제1 이온을 주입하는 단계; 및 상기 셀 소스/드레인 영역들에는 주입되지 않도록, 상기 주변 영역 소스/드레인 영역에 제2 각도(
)로 상기 제1 이온과는 다른 제2 이온을 주입하는 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 각도(
)는,
의 범위이고,
여기에서, H1은 상기 셀 트랜지스터들의 높이이고, W1은 상기 셀 트랜지스터들 사이의 간격일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 각도(
)는,
의 범위이고,
여기에서, H2는 상기 주변 영역 트랜지스터들의 높이이고, W2는 상기 주변 영역 트랜지스터들 사이의 간격일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 이온을 주입하는 단계 및 상기 제2 이온을 주입하는 단계는 각각 더블 모드(double-mode)로 수행될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 이온 및 상기 제2 이온은 각각 III족 원소 또는 V족 원소를 포함할 수 있다. 또한, 상기 제1 이온 및 상기 제2 이온은 서로 다른 물질일 수 있다. 또한, 상기 제1 이온은 상기 제2 이온에 비하여 원자량이 큰 원소일 수 있다. 또한, 상기 제1 이온은 비소(As)를 포함하고, 상기 제2 이온은 인(P)을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 셀 영역 트랜지스터들 각각은, 순차적으로 적층된 터널링 절연층, 전하 저장층, 블록킹 절연층, 및 셀 게이트 전극을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법은, 셀 영역과 주변 영역이 정의된 반도체 층 상에, 상기 셀 영역에 전하 저장층을 각각 포함하는 복수의 셀 영역 트랜지스터들을 형성하고, 상기 주변 영역에 복수의 주변 영역 트랜지스터들을 형성하는 단계; 및 상기 셀 영역 트랜지스터들의 셀 소스/드레인 영역들에는 주입되지 않도록, 상기 주변 영역 트랜지스터의 주변 영역 소스/드레인 영역에 제2 각도(
)로 제2 이온을 주입하는 단계; 를 포함하고,
상기 제2 각도(
)는,
의 범위이고,
여기에서, H1은 상기 셀 트랜지스터들의 높이이고, W1은 상기 셀 트랜지스터들 사이의 간격이고, H2는 상기 주변 영역 트랜지스터들의 높이이고, W2는 상기 주변 영역 트랜지스터들 사이의 간격이다.
본 발명의 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법은, 셀 소스/드레인 영역과 주변 영역 소스/드레인 영역을 다른 도핑 농도를 가지도록 형성할 수 있고, 이에 따라 셀 트랜지스터들의 숏채널 효과(short channel effect)를 감소할 수 있고, 주변 영역 트랜지스터들에서는 항복 전압(breakdown voltage)의 유지할 수 있는 이온 농도를 유지할 수 있다. 또한, 별도의 포토공정을 요구하지 않으므로 공정이 단순화를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재 되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도(block diagram)이다.
도 1을 참조하면, 비휘발성 메모리는 메모리 셀 어레이(Memory Cell Array, 10), 페이지 버퍼(page buffer, 20), Y-게이팅 회로(Y-Gating Circuitry, 30), 제어 및 디코더 회로(Control/Decoder Circuitry, 40)를 구비할 수 있다.
상기 메모리 셀 어레이(10)는 다수개의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 다수개의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 비휘발성 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 나아가 NAND 플래쉬 메모리 셀들 또는 전하 트랩 플레쉬 메모리 셀들일 수 있다. 상기 페이지 버퍼(20)는 상기 메모리 셀 어레이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력 받아, 상기 메모리 셀 어레이(10)에 데이터를 기입 또는 상기 메모리 셀 어레이(10)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도로서, 도 1을 참조하여 설명한 메모리 셀 어레이(10)의 일부를 나타낼 수 있다. 도 3a 및 도 3b는 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 각각 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 메모리 셀 어레이(10)는 반도체 층(100) 내에 형성된 소자분리영역(102)에 의해 정의된 다수개의 활성영역들(Act)을 구비할 수 있다. 반도체 층(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 상기 활성영역들(Act)은 라인 형상으로서 서로 평행할 수 있다.
상기 활성영역들(Act) 상에 상기 활성영역들(Act)의 상부를 가로지르는 스트링 선택 라인(String Selection Line, SSL) 및 접지 선택 라인(Ground Selection Line, GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성영역들(Act)의 상부를 가로지르는 다수개의 워드라인들(WL1, WL2, WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL1, WL2, WLn-1, WLn)은 서로 평행할 수 있다. 상기 워드라인들(WL1, WL2, WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성영역들에 불순물 영역들(104)이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 메모리 블록을 구성할 수 있다. 상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 불순물 영역들(104)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 불순물 영역들(104)은 접지 선택 트랜지스터의 소오스 영역으로 정의될 수 있다.
워드라인(WL1, WL2, WLn-1, WLn) 각각은 반도체 층(100) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer, 111), 전하 저장층(charge storage layer, 112), 블로킹 절연층(blocking insulating layer, 113), 및 셀 게이트 전극(114)을 포함할 수 있다. 또한, 도시되지는 않았지만, 워드라인(WL1, WL2, WLn- 1, WLn) 각각은 셀 게이트 전극(114) 상에 셀 장벽 도전막(barrier conductive layer) 및/또는 워드라인 도전막을 더 구비할 수 있다.
터널링 절연층(111) 및 전하 저장층(112)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들 별로 분리될 수 있다. 이 경우, 소자분리영역(110)의 상부면과 전하 저장층(112)의 상부면은 실질적으로 동일한 레벨을 가질 수 있다. 터널링 절연층(111)은 실리콘 산화막일 수 있다. 전하 저장층(112)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 한편, 블로킹 절연층(113)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들에 공유될 수 있다. 터널링 절연층(111) 및 전하 저장층(112), 블로킹 절연층(113), 및 셀 게이트 전극(114)의 측벽들 상에 셀 스페이서(116)가 배치될 수 있다. 셀 스페이서(116)는 다중층으로 구성될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 상술한 바와 같이 워드라인(WL1, WL2, WLn-1, and WLn)과 동일한 적층 구조를 가질 수 있다. 통상적으로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 워드라인(WL1, WL2, WLn-1, and WLn)의 폭에 비하여 클 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
워드라인들(WL1, WL2, WLn-1, WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 덮는 제1 층간 절연막(160)이 제공된다. 제1 층간 절연막(160)을 관통하여 접지 선택 라인(GSL)의 소오스 영역에 접속하는 공통 소스 라인(Common Source Line, CSL)이 제공된다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL)과 평 행하게 형성될 수 있다. 제1 층간 절연막(160) 상에 제2 층간 절연막(170)이 제공될 수 있다. 제2 층간 절연막(170) 및 제1 층간 절연막(160)을 관통하여 스트링 선택 라인(SSL)의 드레인 영역에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 제2 층간 절연막(170) 상에 비트라인 플러그(BC)에 접속하면서 워드라인들(WL1, WL2, WLn-1, WLn)의 상부를 가로지르는 비트라인들(BL1, BL2, BLn-1, BLn)이 배치될 수 있다. 비트라인들(BL1, BL2, BLn-1, BLn)은 활성영역들(Act)과 평행하게 배치될 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 제조 방법의 흐름도이다. 도 5a 내지 도 5d는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시한 단면도들이다.
도 4 및 도 5a를 참조하면, 셀 영역(C)과 주변 영역(P)이 정의된 반도체 층(100)을 마련한다. 이어서, 셀 영역(C)에는 복수의 셀 트랜지스터들(110)을 형성하고, 주변 영역(P)에는 복수의 주변 영역 트랜지스터들(120)을 형성한다(S1).
반도체 층(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다.
셀 트랜지스터(110)는 상술한 바와 같이 터널 절연층(111), 전하 저장층(112), 블록킹 절연층(113), 셀 게이트 전극(114), 및 셀 스페이서(116)를 포함할 수 있다. 또한, 선택적으로(optionally), 셀 게이트 전극(114) 상에 셀 캡핑층(118)을 더 포함할 수 있다.
터널 절연층(111)은 열산화법, 화학 기상 증착법(chemical vapor deposition, CVD), LPCVD(low pressure CVD), PECVD(plasma enhanced CVD), 원자층 증착법(atomic layer deposition, ALD), 또는 스퍼터링(sputtering)을 이용하여 형성할 수 있다. 상기 층 형성방법은 하기에 설명되는 층들, 즉 전하 저장층(112), 블록킹 절연층(113), 셀 게이트 전극(114), 셀 스페이서(116), 및 셀 캡핑층(118)을 형성하기 위하여 사용될 수 있고, 간명한 설명을 위하여 생략하기로 한다. 터널 절연층(111)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 하프늄 탄탈륨 산화물(HfTaxOy), 란탄 산화물(LaO), 란탄 알루미늄 산화물 (LaAlO), 란탄 하프늄 산화물(LaHfO), 및 하프늄 알루미늄 산화물(HfAlO) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장층(112)은 플로팅 게이트 층(floating gate layer) 또는 전하 트랩층(charge trap layer)일 수 있다. 전하 저장층(112)은 폴리 실리콘, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON), 하프늄 알루미늄 산화 물(HfAlO), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 하프늄 탄탈륨 산화물(HfTaxOy), 란탄 산화물(LaO), 란탄 알루미늄 산화물 (LaAlO), 란탄 하프늄 산화물(LaHfO), 및 하프늄 알루미늄 산화물(HfAlO) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
블록킹 절연층(113)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 하프늄 탄탈륨 산화물(HfTaxOy), 란탄 산화물(LaO), 란탄 알루미늄 산화물 (LaAlO), 란탄 하프늄 산화물(LaHfO), 및 하프늄 알루미늄 산화물(HfAlO) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
셀 게이트 전극(114)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
셀 스페이서(116) 및 셀 캡핑층(118)은 산화물, 질화물 또는 산질화물을 포 함할 수 있고, 예를 들어 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN)을 포함할 수 있다.
주변 영역 트랜지스터(110)는 게이트 절연층(122), 게이트 전극(124), 및 스페이서(126), 및 선택적으로(optionally), 캡핑층(128)을 더 포함할 수 있다. 게이트 절연층(122)은 상술한 터널 절연층(111) 및/또는 블록킹 절연층(113)과 동일한 물질을 포함할 수 있다. 게이트 전극(124)은 상술한 셀 게이트 전극(114)과 동일한 물질을 포함할 수 있다. 스페이서(126) 및 캡핑층(128)은 상술한 셀 스페이서(116) 및/또는 셀 캡핑층(118)과 동일한 물질을 포함할 수 있다.
셀 트랜지스터들(110)은 각각 제1 높이(H1)을 가지고, 서로에 대하여 제1 간격(W1)으로 이격된다. 반면, 주변 영역 트랜지스터들(110)은 각각 제2 높이(H2)을 가지고, 서로에 대하여 제2 간격(W2)으로 이격된다. 주변 영역 트랜지스터들(110) 사이의 제2 간격(W2)은 셀 트랜지스터들(110) 사이의 제1 간격(W1)에 비하여 넓다. 주변 영역 트랜지스터들(110)의 제2 높이(H2)는 셀 트랜지스터들(110)의 제1 높이(H2)와 동일하거나 다를 수 있다. 또한, 셀 트랜지스터(110)과 주변 영역 트랜지스터(110)는 동일한 공정에서 동시에 형성되거나, 별도의 공정에서 형성될 수 있다.
도 4 및 도 5b를 참조하면, 제1 이온을 주입하는 제1 이온주입단계를 수행한다(S2). 이에 따라, 셀 트랜지스터들(110) 사이의 활성 영역, 즉 셀 소스/드레인 영역(130)에 상기 제1 이온이 주입되고, 또한 이와 동시에 주변 영역 트랜지스터 들(120) 사이의 활성 영역, 즉 주변 영역 소스/드레인 영역(140)에 상기 제1 이온이 주입된다. 도 5b에서, 실선 화살표들은 셀 소스/드레인 영역(130) 및 주변 영역 소스/드레인 영역(140)에 주입되는 상기 제1 이온의 주입 방향을 나타내고, 점선 화살표들은 셀 트랜지스터들(110) 또는 주변 영역 트랜지스터들(120)에 의하여 차단되는 상기 제1 이온의 주입방향을 나타낸다. 이하의 도면들에서도 동일하다. 상기 제1 이온은 III족 원소 또는 V족 원소를 포함할 수 있고, 예를 들어 비소(As)를 포함할 수 있다. 또한, 상기 제1 이온은, 도시된 바와 같이, 반도체 층(100)의 표면에 대하여 수직으로 주입될 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 이온은 제1 각도(
, 도 6a에 도시됨)를 따라서 경사 주입될 수 있다. 상기 제1 각도(
)의 정의 및 그 범위에 대해서는 도 6a를 참조하여 하기에 상세하게 설명하기로 한다. 이와 같이 상기 제1 이온이 경사 주입되는 경우에는, 반도체 층(100)의 표면의 수직선에 대하여 대칭되는 양 방향으로 주입할 수 있다. 본 명세서에서는 이러한 양방향 경사 주입을 더블 모드(double-mode) 주입으로 지칭하기로 한다.
도 4, 도 5c, 및 도 5d를 참조하면, 제2 이온을 주입하는 제2 이온주입단계를 수행한다(S3). 상기 제2 이온주입단계에서는, 주변 영역 트랜지스터들(120) 사이의 주변 영역 소스/드레인 영역(140)에는 상기 제2 이온이 주입되지만, 셀 트랜지스터들(110) 사이의 셀 소스/드레인 영역(130)에는 상기 제2 이온이 주입되지 않도록 제2 각도(
, 도 6b에 도시됨)를 따라서 경사 주입한다. 상기 제2 각 도(
)의 정의 및 그 범위에 대해서는 도 6b를 참조하여 하기에 상세하게 설명하기로 한다. 상기 제2 이온은 III족 원소 또는 V족 원소를 포함할 수 있고, 예를 들어 인(P)을 포함할 수 있다. 상기 제2 이온은 상기 제1 이온과는 동일하거나 또는 다를 수 있다. 예를 들어 상기 제1 이온이 비소(As)인 경우에는 상기 제2 이온은 인(P)일 수 있다. 일반적으로, 인(P)은 비소(As)에 비하여 분자량이 작으므로 반도체 층(100) 내로의 확산이 더 용이할 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 5c를 참조하면, 상기 제2 이온이 제1 방향으로 경사 주입되는 경우에는 주변 영역 소스/드레인 영역(140)의 일부 영역(142)에만 상기 제2 이온이 주입될 수 있으며, 이는 주변 영역 트랜지스터들(120)에 의하여 상기 제2 이온의 주입이 차단되기 때문이다.
도 5d를 참조하면, 상기 제1 방향과는 다른 제2 방향으로 상기 제2 이온을 경사 주입한다. 상기 제2 방향과 상기 제1 방향은 반도체 층(100)의 표면의 수직선에 대하여 서로 대칭되는 양 방향일 수 있다. 즉, 도 5c에 도시된 상기 제1 방향을 따른 상기 제2 이온의 주입과 도 5d에 도시된 상기 제2 방향을 따른 상기 제2 이온의 주입은 상술한 바와 같은 더블 모드 주입일 수 있다. 상기 제2 이온이 상기 제2 방향으로 경사 주입되는 경우에는 주변 영역 소스/드레인 영역(140)의 다른 일부 영역(144)에만 상기 제2 이온이 주입될 수 있다. 따라서, 도 5c에 도시된 공정에서 주변 영역 소스/드레인 영역(140)의 상기 제2 이온이 주입되지 않은 영역에 도 상기 제2 이온이 주입되고, 이에 따라 주변 영역 소스/드레인 영역(140)에는 상기 제2 이온이 전체적으로 주입된다.
도 6a 및 도 6b는 각각 제1 이온이 주입되는 제1 각도(
)의 범위 및 제2 이온이 주입되는 제2 각도(
)의 범위를 설명하기 위하여 도시된 도면들이다.
도 6a를 참조하면, 상기 제1 이온이 셀 소스/드레인 영역(130) 내에 주입되려면, 상기 제1 이온이 셀 트랜지스터들(110)에 의하여 차단되지 않아야 한다. 따라서, 일정한 범위의 제1 각도(
) 내에서 상기 제1 이온이 셀 소스/드레인 영역(130) 내에 주입되어야 한다. 셀 소스/드레인 영역(130) 내에 이온 주입을 허용하는 제1 각도(
)의 최대값(
)은 하기의 수학식 1과 같이 표시된다.
여기에서, H1은 셀 트랜지스터들(110)의 높이이고, W1은 셀 트랜지스터들(110) 사이의 간격이다.
따라서, 상기 제1 이온은 하기의 수학식 2의 범위의 제1 각도(
)로 셀 트랜지스터들(110)의 셀 소스/드레인 영역(130) 및 주변 영역 트랜지스터들(120)의 주변 영역 소스/드레인 영역(140)에 주입된다.
도 6b를 참조하면, 상기 제2 이온이 주변 영역 소스/드레인 영역(140) 내에 주입되려면, 상기 제2 이온이 주변 영역 트랜지스터들(120)에 의하여 차단되지 않아야 한다. 따라서, 일정한 범위의 제2 각도(
) 내에서 상기 제2 이온이 주변 영역 소스/드레인 영역(140) 내에 주입되어야 한다. 주변 영역 소스/드레인 영역(140) 내에 이온 주입을 허용하는 제2 각도(
)의 최대값(
)은 하기의 수학식 3과 같이 표시된다.
여기에서, H2는 주변 영역 트랜지스터들(120)의 높이이고, W2는 주변 영역 트랜지스터들(120) 사이의 간격이다.
또한, 상술한 바와 같이, 상기 제2 이온주입단계(S3)를 수행하는 중에는 상기 제2 이온이 셀 소스/드레인 영역(130) 내에 주입되지 않아야 한다. 이에 따라, 셀 소스/드레인 영역(130) 내의 이온 주입을 허용하는 최대 경사 각도인 제1 각도(
)의 최대값(
)에 비하여 제2 각도(
)는 더 큰 값을 가진다. 따라서, 상기 제1 이온은 하기의 수학식 4의 범위의 제2 각도(
)로 주변 영역 트랜지스터들(120)의 주변 영역 소스/드레인 영역(140)에 주입된다.
상술한 바와 같이, 셀 소스/드레인 영역(130)에는 상기 제1 이온이 주입되고, 주변 영역 소스/드레인 영역(140)에는 상기 제1 이온 및 상기 제2 이온이 주입된다. 또한, 셀 소스/드레인 영역(130)에 비하여 주변 영역 소스/드레인 영역(140)의 이온 농도는 높을 수 있다. 예를 들어 주변 영역 소스/드레인 영역(140)의 이온 농도가 셀 소스/드레인 영역(130)에 비하여 1.5배 내지 5배의 범위일 수 있다. 예시적으로, 상기 이온 주입단계들을 종료한 후, 셀 소스/드레인 영역(130)은 비소(As) 이온을 포함하고, 주변 영역 소스/드레인 영역(140)은 비소(As) 이온 및 인(P) 이온이 포함할 수 있다.
본 발명은 셀 소스/드레인 영역(130)과 주변 영역 소스/드레인 영역(140)을 다른 도핑 농도를 가지도록 형성할 수 있고, 이에 따라 셀 트랜지스터들(110)의 숏 채널 효과(short channel effect)를 감소할 수 있고, 주변 영역 트랜지스터들(120)에서는 항복 전압(breakdown voltage)의 유지할 수 있는 이온 농도를 유지할 수 있다. 또한, 별도의 포토공정을 요구하지 않으므로 공정이 단순화를 구현할 수 있다.
상술한 실시예와 달리, 셀 트랜지스터들(110)의 셀 소스/드레인 영역(130)에 상기 제1 이온을 주입하는 제1 이온 주입단계(S2)를 수행하지 않고, 주변 영역 트랜지스터들(120)의 주변 영역 소스/드레인 영역(140)에 상기 제2 이온을 주입하는 제2 이온 주입단계(S3) 만을 수행할 수 있다. 이러한 경우에도, 셀 소스/드레인 영역(130)에 비하여 주변 영역 소스/드레인 영역(140)의 이온 농도는 더 높을 수 있다. 예시적으로, 상기 이온 주입단계를 종료한 후, 주변 영역 소스/드레인 영역(140)은 인(P) 이온이 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 7을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크 (미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 8을 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스 템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 3a 및 도 3b는 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 각각 취해진 단면도들이다.
도 4는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 제조 방법의 흐름도이다.
도 5a 내지 도 5d는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시한 단면도들이다.
도 6a 및 도 6b는 각각 제1 이온이 주입되는 제1 각도의 범위 및 제2 이온이 주입되는 제2 각도의 범위를 설명하기 위하여 도시된 도면들이다.
도 7는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 8은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 층, 110: 셀 트랜지스터
120: 주변 영역 트랜지스터, 130: 셀 소스/드레인 영역
140: 주변 영역 소스/드레인 영역
Claims (10)
- 셀 영역과 주변 영역이 정의된 반도체 층 상에, 상기 셀 영역에 복수의 셀 영역 트랜지스터들을 형성하고, 상기 주변 영역에 복수의 주변 영역 트랜지스터들을 형성하는 단계;상기 셀 트랜지스터들의 셀 소스/드레인 영역들과 상기 주변 영역 트랜지스터들의 주변 영역 소스/드레인 영역들에 제1 각도()로 제1 이온을 주입하는 단계; 및
상기 셀 소스/드레인 영역들에는 주입되지 않도록, 상기 주변 영역 소스/드레인 영역에 제2 각도()로 상기 제1 이온과는 다른 제2 이온을 주입하는 단계;
를 포함하는 비휘발성 메모리 장치의 제조 방법. - 제 1 항에 있어서, 상기 제1 각도()는,
의 범위이고,이고,
여기에서, H1은 상기 셀 트랜지스터들의 높이이고, W1은 상기 셀 트랜지스터들 사이의 간격인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법. - 제 1 항에 있어서, 상기 제2 각도()는,
의 범위이고,이고,
여기에서, H2는 상기 주변 영역 트랜지스터들의 높이이고, W2는 상기 주변 영역 트랜지스터들 사이의 간격인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법. - 제 1 항에 있어서, 상기 제1 이온을 주입하는 단계 및 상기 제2 이온을 주입하는 단계는 각각 더블 모드(double-mode)로 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제1 이온 및 상기 제2 이온은 각각 III족 원소 또는 V족 원소를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제1 이온 및 상기 제2 이온은 서로 다른 물질인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제1 이온은 상기 제2 이온에 비하여 원자량이 큰 원소인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제1 이온은 비소(As)를 포함하고, 상기 제2 이온은 인(P)을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 복수의 셀 영역 트랜지스터들 각각은, 순차적으로 적층된 터널링 절연층, 전하 저장층, 블록킹 절연층, 및 셀 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 셀 영역과 주변 영역이 정의된 반도체 층 상에, 상기 셀 영역에 전하 저장층을 각각 포함하는 복수의 셀 영역 트랜지스터들을 형성하고, 상기 주변 영역에 복수의 주변 영역 트랜지스터들을 형성하는 단계; 및상기 셀 영역 트랜지스터들의 셀 소스/드레인 영역들에는 주입되지 않도록, 상기 주변 영역 트랜지스터의 주변 영역 소스/드레인 영역에 제2 각도()로 제2 이온을 주입하는 단계;
를 포함하고,상기 제2 각도()는,
의 범위이고,및,
이고,
여기에서, H1은 상기 셀 트랜지스터들의 높이이고, W1은 상기 셀 트랜지스터들 사이의 간격이고, H2는 상기 주변 영역 트랜지스터들의 높이이고, W2는 상기 주변 영역 트랜지스터들 사이의 간격인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090052356A KR20100133676A (ko) | 2009-06-12 | 2009-06-12 | 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법 |
| US12/708,030 US20100317169A1 (en) | 2009-06-12 | 2010-02-18 | Methods of fabricating non-volatile memory devices using inclined ion implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090052356A KR20100133676A (ko) | 2009-06-12 | 2009-06-12 | 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100133676A true KR20100133676A (ko) | 2010-12-22 |
Family
ID=43306780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090052356A KR20100133676A (ko) | 2009-06-12 | 2009-06-12 | 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100317169A1 (ko) |
| KR (1) | KR20100133676A (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715145B (zh) * | 2012-09-29 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器的形成方法 |
| KR102046761B1 (ko) * | 2013-01-14 | 2019-12-02 | 삼성전자 주식회사 | 비휘발성 메모리 장치 |
| CN103151267B (zh) * | 2013-03-01 | 2015-07-15 | 溧阳市虹翔机械制造有限公司 | 一种nmos管的掺杂方法 |
| CN103165537B (zh) * | 2013-03-01 | 2014-12-31 | 溧阳市虹翔机械制造有限公司 | 一种cmos管的掺杂方法 |
| US9224814B2 (en) | 2014-01-16 | 2015-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process design to improve transistor variations and performance |
| US9425099B2 (en) | 2014-01-16 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel with a counter-halo implant to improve analog gain |
| US9236445B2 (en) | 2014-01-16 | 2016-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor having replacement gate and epitaxially grown replacement channel region |
| US9184234B2 (en) | 2014-01-16 | 2015-11-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor design |
| US9525031B2 (en) | 2014-03-13 | 2016-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel |
| US9419136B2 (en) | 2014-04-14 | 2016-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dislocation stress memorization technique (DSMT) on epitaxial channel devices |
| US10304850B2 (en) * | 2015-09-08 | 2019-05-28 | Toshiba Memory Corporation | Semiconductor memory device |
| CN106449387A (zh) * | 2016-11-30 | 2017-02-22 | 上海华力微电子有限公司 | 一种通过结形貌改善闪存耐久性的方法 |
| JP7089967B2 (ja) * | 2018-07-17 | 2022-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320236B1 (en) * | 1999-10-06 | 2001-11-20 | Advanced Micro Devices, Inc. | Optimization of logic gates with criss-cross implants to form asymmetric channel regions |
| US6455362B1 (en) * | 2000-08-22 | 2002-09-24 | Micron Technology, Inc. | Double LDD devices for improved dram refresh |
| JP2005327848A (ja) * | 2004-05-13 | 2005-11-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100673001B1 (ko) * | 2005-04-04 | 2007-01-24 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
-
2009
- 2009-06-12 KR KR1020090052356A patent/KR20100133676A/ko not_active Application Discontinuation
-
2010
- 2010-02-18 US US12/708,030 patent/US20100317169A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20100317169A1 (en) | 2010-12-16 |
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