KR101845507B1 - 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

수직 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101845507B1
KR101845507B1 KR1020110041995A KR20110041995A KR101845507B1 KR 101845507 B1 KR101845507 B1 KR 101845507B1 KR 1020110041995 A KR1020110041995 A KR 1020110041995A KR 20110041995 A KR20110041995 A KR 20110041995A KR 101845507 B1 KR101845507 B1 KR 101845507B1
Authority
KR
South Korea
Prior art keywords
control gate
gate electrodes
semiconductor layer
width
memory device
Prior art date
Application number
KR1020110041995A
Other languages
English (en)
Other versions
KR20120124228A (ko
Inventor
이상훈
김진균
남궁현
황기현
임헌형
김동겸
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110041995A priority Critical patent/KR101845507B1/ko
Priority to US13/458,293 priority patent/US8994091B2/en
Publication of KR20120124228A publication Critical patent/KR20120124228A/ko
Priority to US14/674,583 priority patent/US9536896B2/en
Application granted granted Critical
Publication of KR101845507B1 publication Critical patent/KR101845507B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 수직 구조의 비휘발성 메모리 소자는, 반도체 층; 상기 반도체층 상에 수직으로 연장되고, 하나 또는 그 이상의 돌출 영역들을 가지는 측벽 절연층; 상기 반도체 층 상에 수직하게 배열되고, 상기 돌출 영역이 형성되지 않은 상기 측벽 절연층의 부분과 접촉하는 제1 제어 게이트 전극들; 및 상기 반도체 층 상에 수직하게 배열되고, 상기 돌출 영역과 접촉하는 제2 제어 게이트 전극들;을 포함한다.

Description

수직 구조의 비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device having vertical structure and method for manufacturing the same}
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는, 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조를 대신하여 수직 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 수직 구조의 비휘발성 메모리 소자는, 반도체 층; 상기 반도체층 상에 수직으로 연장되고, 하나 또는 그 이상의 돌출 영역들을 가지는 측벽 절연층; 상기 반도체 층 상에 수직하게 배열되고, 상기 돌출 영역이 형성되지 않은 상기 측벽 절연층의 부분과 접촉하는 제1 제어 게이트 전극들; 및 상기 반도체 층 상에 수직하게 배열되고, 상기 돌출 영역과 접촉하는 제2 제어 게이트 전극들;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제2 제어 게이트 전극들의 폭은 상기 제1 제어 게이트 전극들의 폭에 비하여 작을 수 있다. 또한, 상기 제2 제어 게이트 전극들의 폭은 서로 동일할 수 있다. 상기 제2 제어 게이트 전극들의 폭은 서로 다를 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 층에 상대적으로 가까이 위치하는 상기 제2 제어 게이트 전극의 폭은 상기 반도체 층으로부터 상대적으로 멀리 위치하는 상기 제2 제어 게이트 전극의 폭에 비하여 작거나 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 제어 게이트 전극들은 상기 제1 제어 게이트 전극들에 비하여 상기 반도체 층에 가까이 위치하거나 멀리 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출 영역들의 폭들은 서로 동일하거나 또는 서로 다를 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 제어 게이트 전극은 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터를 구성할 수 있다. 또한, 상기 제2 제어 게이트 전극에 인접한 상기 제1 제어 게이트 전극은 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터를 구성할 수 있다. 또한, 상기 제1 제어 게이트 전극은 메모리 셀을 구성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 수직 구조의 비휘발성 메모리 소자는, 반도체 층; 상기 반도체층 상에 수직으로 연장된 채널 영역; 상기 반도체 층 상에 수직하게 상기 채널 영역의 측벽을 따라서 배열된 제어 게이트 전극들; 및 상기 제어 게이트 전극들을 사이에 두고 상기 채널 영역에 반대로 위치하고, 상기 제어 게이트 전극들 중 일부를 향하여 돌출된 하나 또는 그 이상의 돌출 영역들을 가지는 측벽 절연층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 채널 영역과 상기 제어 게이트 전극들 사이에 개재된 스토리지 구조체를 더 포함할 수 있다. 또한, 상기 스토리지 구조체는 상기 제어 게이트 전극들을 따라서 연속적으로 연장될 수 있다. 또한, 상기 스토리지 구조체는 상기 채널 영역을 따라서 연속적으로 연장될 수 있다.
본 발명의 수직 구조의 비휘발성 메모리 소자는, 트랜지스터들의 노드 분리를 나누어서 형성하여, 수직형 개구부의 하측부의 폭을 증가시켜 충전된 도전물을 더 완전하게 제거할 수 있고, 이에 따라 공통 소스 라인이 좁아지거나 단락되는 것을 방지할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 보여주는 등가회로도이다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 도시한 단면도들이다. 도 3은 상기 비휘발성 메모리 소자의 메모리 셀들의 단면을 나타내기 위한 단면도이고, 도 4는 상기 비휘발성 메모리 소자의 메모리 셀과 워드 라인과의 연결을 나타내기 위한 단면도이다.
도 5 내지 도 17은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 별로 나타내는 개략적인 단면도들이다.
도 18 내지 도 24는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 도시한 단면도들이다.
도 25는 본 발명의 일부 실시예들에 따른 수직 구조의 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 26는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 27은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다.
도 1을 참조하면, 수직 채널 구조를 가지는 수직 구조의 낸드 플래시 메모리 소자에 포함된 1 개의 메모리 셀 스트링(MCS)의 등가회로도가 예시되어 있다.
메모리 셀 스트링(MCS)은 수직으로 신장하는 수직 구조를 가질 수 있다. 메모리 셀 스트링(MCS)은 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1-MCn) 및 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 비트 라인(BL)은 메모리 셀 스트링(MCS)에 연결되고, 예를 들어 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)에 인접한 일측에 연결된다. 공통 소오스 라인(CSL)은 비트 라인(BL)에 대하여 반대편인 메모리 셀 스트링(MCS)에 연결되고, 예를 들어 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)에 인접한 타측에 연결될 수 있다.
복수의 메모리 셀들(MC1-MCn)은 데이터를 저장할 수 있고, 수직으로 직렬 배치될 수 있다. 복수의 워드 라인들(WL1-WLn) 각각은 복수의 메모리 셀들(MC1-MCn) 각각과 연결되어 메모리 셀들(MC1-MCn)을 제어할 수 있다. 복수의 메모리 셀들(MC1-MCn)의 갯수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 메모리 셀들(MC1-MCn)의 일측에 서로 인접하게 배치될 수 있다. 예를 들어, 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 비트 라인(BL) 및 메모리 셀들(MC1-MCn) 사이에 배치되고, 메모리 셀들(MC1-MCn)에 직렬로 연결될 수 있다. 제1 스트링 선택 트랜지스터(SSTa)는 비트 라인(BL)에 인접하여 배치되고, 제2 스트링 선택 트랜지스터(SSTb)는 제1 스트링 선택 트랜지스터(SSTa)에 비하여 비트 라인(BL)으로부터 이격되어 배치될 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 비트 라인(BL)과 메모리 셀들(MC1-MCn) 사이의 신호 전달을 제어할 수 있다. 스트링 선택 라인(SSL)은 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)에 공통으로 연결될 수 있다. 따라서 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 트랜지스터처럼 서로 연동되어 동작할 수 있다.
제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)은, 메모리 셀들(MC1-MCn)의 타측에, 예를 들어 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)의 반대편에, 서로 인접하게 배치될 수 있다. 예를 들어, 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)은 공통 소오스 라인(CSL) 및 메모리 셀들(MC1-MCn) 사이에 배치되고, 메모리 셀들(MC1-MCn)에 직렬로 연결될 수 있다. 제1 접지 선택 트랜지스터(GSTa)는 공통 소오스 라인(CSL)에 인접하여 배치되고, 제2 접지 선택 트랜지스터(GSTb)는 제1 접지 선택 트랜지스터(GSTa)에 비하여 공통 소오스 라인(CSL)으로부터 이격되어 배치될 수 있다. 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)은 공통 소오스 라인(CSL)과 메모리 셀들(MC1-MCn) 사이의 신호 전달을 제어할 수 있다. 접지 선택 라인(GSL)은 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)에 공통으로 연결될 수 있다. 따라서 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 트랜지스터처럼 서로 연동되어 동작할 수 있다.
상기 비휘발성 메모리 소자의 프로그램 동작을 실행하기 위하여, 비트 라인(BL)에 0V를 인가하고, 스트링 선택 라인(SSL)에 온(on) 전압을 인가하고, 접지 선택 라인(GSL)에 오프(off) 전압을 인가할 수 있다. 상기 온 전압은, 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온(turn-on) 시키도록, 그 문턱 전압보다 크거나 같고, 상기 오프 전압은, 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)을 턴-오프(turn-off) 시키도록, 그 문턱 전압보다 작을 수 있다. 메모리 셀들(MC1-MCn) 중 선택된 메모리 셀에는 프로그램 전압을 인가하고, 나머지 메모리 셀들에는 패스 전압을 인가할 수 있다. 상기 프로그램 전압에 의해서, 상기 선택된 메모리 셀들 내로, 예를 들어 F-N 터널링에 의해서, 전하가 주입될 수 있다. 상기 패스 전압은 메모리 셀들(MC1-MCn)의 문턱 전압보다 클 수 있다.
상기 비휘발성 메모리 소자의 읽기 동작을 실행하기 위하여, 비트 라인(BL)에 읽기 전압을 인가하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 온 전압을 인가할 수 있다. 메모리 셀들(MC1-MCn) 중 선택된 메모리 셀에는 기준 전압을 인가하고, 나머지 메모리 셀들에는 패스 전압을 인가할 수 있다.
상기 비휘발성 메모리 소자의 소거 동작을 실행하기 위하여, 메모리 셀들(MC1-MCn)의 바디에 소거 전압을 인가하고, 워드 라인들(WL1-WLn)에 0V를 인가할 수 있다. 이에 따라, 메모리 셀들(MC1-MCn)의 데이터 모두가 일시에 소거될 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 보여주는 등가회로도이다. 본 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 이용한 어레이 배치에 대응할 수 있다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 수직 구조를 갖는 복수의 메모리 셀 스트링들(MCS11, MCS12, MCS21, MCS22)이 행렬로 배열될 수 있다. 제1 비트 라인(BL1)은 제1 열에 배열된 메모리 셀 스트링들(MSC11, MSC21)의 일측에 공통으로 연결되고, 제2 비트 라인(BL2)은 제2 열에 배열된 메모리 셀 스트링들(MSC12, MSC22)의 일측에 공통으로 연결될 수 있다. 공통 소오스 라인(CSL)은 제1 및 제2 비트 라인들(BL1, BL2) 반대편에, 즉 메모리 셀 스트링들(MCS11, MCS12, MCS21, MCS22)의 타측에 공통으로 연결될 수 있다. 메모리 셀 스트링들(MCS11, MCS12, MCS21, MCS22)의 갯수 및 비트 라인들(BL1, BL2)의 갯수는 예시적으로 도시되었고, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
워드 라인들(WL1-WLn) 각각은 같은 층에 배열된 메모리 셀들(MC1-MCn) 각각에 공통으로 연결될 수 있다. 제1 스트링 선택 라인(SSL1)은 제1 행에 배열된 메모리 셀 스트링들(MCS11, MCS12)에 각각 전기적으로 연결된 스트링 선택 트랜지스터들(SST11, SST12)에 공통으로 연결될 수 있다. 제2 스트링 선택 라인(SSL2)은 제 2 행에 배열된 메모리 셀 스트링들(MCS21, MCS22)에 각각 전기적으로 연결된 스트링 선택 트랜지스터들(SST21, SST22)에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터들(SST11, SST12, SST21, SST22) 각각은 도 1을 참조하여 설명한 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함하도록 구성될 수 있다. 제1 접지 선택 라인(GSL1)은 제 1 행에 배열된 메모리 셀 스트링들(MCS11, MCS12) 에 각각 전기적으로 연결된 접지 선택 트랜지스터들(GST11, GST12)에 공통으로 연결될 수 있다. 제2 접지 선택 라인(GSL2)은 제2 행에 배열된 메모리 셀 스트링들(MCS21, MCS22) 에 각각 전기적으로 연결된 접지 선택 트랜지스터들(GST21, GST22)에 공통으로 연결될 수 있다. 접지 선택 트랜지스터들(GST11, GST12, GST21, GST22) 각각은 도 1을 참조하여 설명한 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)을 포함하도록 구성될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 동작을 실행하기 위하여, 비트 라인들(BL1, BL2) 가운데 선택된 하나에 0V를 인가하고 나머지에는 채널 부스팅을 위한 온 전압(on voltage)을 인가할 수 있다. 또한, 스트링 선택 라인들(SSL1, SSL2) 가운데 선택된 하나에 온 전압을 인가하고, 나머지에 오프 전압(off voltage)을 인가할 수 있다. 이에 따라, 메모리 셀 스트링들(MCS11, MCS12, MCS21, MCS22) 가운데 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 결합된 하나의 메모리 셀 스트링을 선택적으로 동작시킬 수 있다.
상기 비휘발성 메모리 소자의 읽기 동작을 실행하기 위하여, 비트 라인들(BL1, BL2) 가운데 선택된 하나에 읽기 전압을 인가하고 나머지는 플로팅시킬 수 있다. 또한, 스트링 선택 라인들(SSL1, SSL2) 가운데 선택된 하나에 온 전압을 인가하고, 나머지에 오프 전압을 인가할 수 있다. 이에 따라, 메모리 셀 스트링들(MCS11, MCS12, MCS21, MCS22) 가운데 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 결합된 하나의 메모리 셀 스트링을 선택적으로 동작시킬 수 있다.
상기 비휘발성 메모리 소자의 소거 동작을 실행하기 위하여, 메모리 셀들(MC1-MCn)의 바디에 소거 전압을 인가하고, 워드 라인들(WL1-WLn)에 0V를 인가할 수 있다. 있다. 이에 따라, 메모리 셀 스트링들(MCS11, MCS12, MCS21, MCS22)의 메모리 셀들(MC1-MCn)의 데이터가 일시에 소거될 수 있다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자(1)를 도시한 단면도들이다. 도 3은 상기 비휘발성 메모리 소자의 메모리 셀들의 단면을 나타내기 위한 단면도이고, 도 4는 상기 비휘발성 메모리 소자의 메모리 셀과 워드 라인과의 연결을 나타내기 위한 단면도이다.
도 3을 참조하면, 비휘발성 메모리 소자(1)는, 반도체 층(100), 채널 영역(120), 제1 제어 게이트 전극들(152), 및 제2 제어 게이트 전극들(154), 공통 소스 라인(170), 및 측벽 절연층(160)을 포함한다.
반도체 층(100) 상에 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb), 복수의 메모리 셀들(MC1-MCn), 및 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)이 순차적으로 위치할 수 있다. 즉, 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)이 반도체 층(100)에 가까이 위치하고, 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)이 반도체 층(100)에 멀리 위치할 수 있다. 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb), 복수의 메모리 셀들(MC1-MCn), 및 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에는 층간 절연층들(110)이 위치할 수 있다.
메모리 셀들(MC1-MCn) 각각은 스토리지 구조체(130)를 포함할 수 있다. 스토리지 구조체(130)는 터널링 절연층(132), 전하 저장층(134) 및 블로킹 절연층(136)을 포함할 수 있다. 메모리 셀들(MC1-MCn)은 스토리지 구조체들(130)과 전기적으로 연결된 제1 제어 게이트 전극들(152)을 포함할 수 있다.
또한, 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb) 및 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb) 각각은 스토리지 구조체(130)를 포함할 수 있고, 이러한 스토리지 구조체(130)는 게이트 절연층으로서 기능할 수 있다. 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)은 스토리지 구조체들(130)과 전기적으로 연결된 제2 제어 게이트 전극들(154)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 스토리지 구조체들(130)과 전기적으로 연결된 제3 제어 게이트 전극들(156)을 포함할 수 있다. 제1 내지 제3 제어 게이트 전극들(152, 154, 156)에 대하여는 하기에 상세하게 설명하기로 한다.
반도체 층(100)의 일부 영역 상에 수직으로 연장된 채널 영역들(120)이 위치할 수 있다. 제1 내지 제3 제어 게이트 전극들(152, 154, 156)은 채널 영역(120)의 측벽을 따라서 배열될 수 있다. 또한, 스토리지 구조체(130)는 제1 내지 제3 제어 게이트 전극들(152, 154, 156)을 따라서 연속적으로 연장될 수 있고, 이에 따라 스토리지 구조체(130)는 구불구불한 형상을 가질 수 있다.
채널 영역들(120)의 내부에는 매립 절연층들(122)이 충전될 수 있다. 채널 영역들(120)은 스토리지 매체들(130)과 물리적으로 및/또는 전기적으로 연결될 수 있다. 채널 영역들(120)에는 트랜지스터들 각각을 위한 PN 접합형 소스/드레인 영역이 형성될 수 있다. 또는, 채널 영역들(120)은 동일한 도전형의 불순물로 연속적으로 도핑되거나 도핑되지 않을 수 있거나 다. 이 경우, 프로그램/읽기 동작 중에, 메모리 셀들(MC1-MCn) 사이의 연결은 전계효과형 소오스/드레인을 이용하여 달성될 수 있다. 메모리 셀들(MC1-MCn) 사이의 채널 영역들(120)은 프린징 전계(fringing field)를 이용해서 턴-온될 수 있다.
반도체 층(100)의 일부 영역 상에 수직으로 연장된 공통 소스 라인(170)이 위치할 수 있다. 반도체 층(100)에는 불순물 영역(102)이 위치할 수 있고, 불순물 영역(102)과 공통 소스 라인(170)은 서로 물리적으로 및/또는 전기적으로 연결될 수 있다. 채널 영역들(120)과 공통 소스 라인(170) 사이에는 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb), 복수의 메모리 셀들(MC1-MCn), 및 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)이 위치할 수 있다.
공통 소스 라인(170) 상에 측벽 절연층(160)이 위치할 수 있다. 측벽 절연층(160)은 반도체층(100) 상에 수직으로 연장될 수 있다. 또한, 측벽 절연층(160)은 상기 트랜지스터를 사이에 두고 채널 영역(120)에 반대로 위치할 수 있다. 공통 소스 라인(170)은 측벽 절연층(160)에 의하여, 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb), 복수의 메모리 셀들(MC1-MCn), 및 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)으로부터 절연될 수 있다.
측벽 절연층(160)은 제2 제어 게이트 전극들(154)이 위치하는 영역에서, 제2 제어 게이트 전극들(154)을 향하여 돌출된 하나 또는 그 이상의 돌출 영역들(162)을 가질 수 있다. 제1 제어 게이트 전극들(152)은 반도체 층(100) 상에 수직하게 배열되고 돌출 영역들(162)이 형성되지 않은 측벽 절연층(160)의 부분과 접촉하도록 위치할 수 있다. 즉, 제1 제어 게이트 전극들(152)은 돌출 영역들(162)과 접촉하지 않도록 위치할 수 있다. 반면, 제2 제어 게이트 전극들(154)은 반도체 층(100) 상에 수직하게 배열되고 돌출 영역들(162)과 접촉하도록 위치할 수 있다. 제2 제어 게이트 전극들(154)은 제1 제어 게이트 전극들(152)에 비하여 반도체 층(100)에 가까이 위치할 수 있다.
제1 제어 게이트 전극들(152)은 측벽 절연층(160)과 채널 영역들(120) 사이에 모두 동일한 폭을 가질 수 있거나 또는 서로 다른 폭을 가질 수 있다. 또한 제2 제어 게이트 전극들(154)은 측벽 절연층(160)과 채널 영역들(120) 사이에 모두 동일한 폭을 가질 수 있거나 또는 서로 다른 폭을 가질 수 있다. 구체적으로, 제1 제어 게이트 전극들(152)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제1 폭(W1)을 가질 수 있고, 제2 제어 게이트 전극들(154)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)에 비하여 작을 수 있다.
측벽 절연층(160)은 제1 제어 게이트 전극들(152)과 공통 소스 라인(170) 사이에 제1 두께(T1)를 가질 수 있고, 제2 제어 게이트 전극들(154)과 공통 소스 라인(170) 사이에 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)에 비하여 클 수 있다. 본 실시예에서는, 제3 제어 게이트 전극들(156)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제3 폭(W3)을 가질 수 있고, 제3 폭(W3)은 제1 폭(W1)과 동일할 수 있다. 또한, 측벽 절연층(160)은 제3 제어 게이트 전극들(156)과 공통 소스 라인(170) 사이에 제3 두께(T3)를 가질 수 있다. 본 실시예에서는 제1 두께(T1)와 제3 두께(T3)는 동일할 수 있다. 제1 두께(T1)는 서로 동일하거나 또는 다를 수 있다. 또한, 제2 두께(T2)는 서로 동일하거나 또는 다를 수 있다. 제3 두께(T3)는 서로 동일하거나 또는 다를 수 있다.
결과적으로, 복수의 메모리 셀들(MC1-MCn)은 제1 폭(W1)을 가지는 제1 제어 게이트 전극들(152)을 포함하고, 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 폭(W1)에 비하여 작은 제2 폭(W2)을 가지는 제2 제어 게이트 전극들(154)을 포함한다. 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 제1 폭(W1)과 동일한 제3 폭(W3)을 가질 수 있다.
도 4를 참조하면, 메모리 셀들(MC1-MCn)의 제1 제어 게이트 전극들(152)은 제1 콘택 플러그들(172)을 통하여 워드 라인들(WL1-WLn)에 연결될 수 있다. 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb)의 제2 제어 게이트 전극들(154)은 제2 콘택 플러그들(174)을 통하여 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)의 제3 제어 게이트 전극들(156)은 제3 콘택 플러그들(176)을 통하여 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)은 각각 하나의 라인으로 도시되어 있으나, 이는 예시적이며 각각 복수일 수 있다.
도 5 내지 도 17은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 공정 별로 나타내는 개략적인 단면도들이다.
도 5를 참조하면, 반도체 층(100)을 준비한다. 반도체 층(100)은 기판일 수 있고, 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 반도체 층(100)은 벌크 웨이퍼, 에피택셜층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다.
반도체 층(100) 상에 층간 절연층들(110) 및 층간 희생층들(112)을 교대로 적층할 수 있다. 층간 희생층들(112)은 층간 절연층들(110)에 대해서 식각 선택성(etch selectivity)을 가질 수 있다. 이러한 식각 선택성은 층간 절연층들(110)의 식각 속도에 대한 층간 희생층들(112)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 층간 절연층들(110)과 층간 희생층들(112)은 서로 다른 물질일 수 있다. 예를 들어, 층간 절연층들(110)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있고, 층간 희생층들(112)은 실리콘, 실리콘 산화물, 실리콘 탄화물, 또는 실리콘 질화물을 포함할 수 있다. 도 5에는 층간 절연층들(110)이 층간 희생층들(112)에 비하여 반도체 층(100)에 더 가까이 위치하도록 도시되었으나, 이를 대신하여 층간 희생층들(112)이 층간 절연층들(110)에 비하여 반도체 층(100)에 더 가까이 위치하는 경우도 본 발명의 기술적 사상에 포함된다. 또한, 층간 절연층들(110)과 층간 희생층들(112)의 두께는 다양하게 변화할 수 있고, 각각의 갯수도 다양하게 변화할 수 있다.
도 6을 참조하면, 층간 절연층들(110) 및 층간 희생층들(112)의 일부 영역을 제거하여 반도체 층(100)을 노출하는 제1 개구부들(121)을 형성할 수 있다. 제1 개구부들(121)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 제1 개구부들(121)의 측벽들은 반도체 층(100)의 최상면에 대하여 수직하거나 또는 수직이 아닐 수 있다. 예를 들어, 반도체 층(100)에 가까울수록, 제1 개구부들(121)의 폭은 감소될 수 있다. 또한, 제1 개구부들(121)은 반도체 층(100)을 노출할 수 있고, 또한 반도체 층(100)을 소정의 깊이로 리세스된 리세스 부분(116)을 가지도록 형성될 수 있다.
도 7을 참조하면, 제1 개구부들(121)의 측벽들 및 하측면을 균일하게 덮는 채널 영역들(120)이 형성될 수 있다. 채널 영역들(120)은 다결정 구조로 형성하거나 또는 단결정 구조의 에피택셜층으로 형성할 수도 있다. 채널 영역들(120)은 화학 기상 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD), 스퍼터링(sputtering), 또는 도금법(electroplating) 등을 이용하여 형성될 수 있다. 채널 영역들(120)은 제1 개구부들(121)의 바닥면에서 반도체 층(100)과 직접 접촉하여 전기적으로 연결될 수 있다. 이어서, 매립 절연층들(122)을 형성하여 제1 개구부들(121)을 충전(充塡)할 수 있다. 선택적으로, 매립 절연층들(122)을 형성하기 전에, 채널 영역들(120)을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역들(120) 내에 존재하는 결함들이 치유될 수 있다. 또한, 매립 절연층들(122)을 형성하지 않고, 채널 영역들(120)이 제1 개구부들(121)을 완전히 충전하는 경우도 본 발명의 기술적 사상에 포함된다. 도시되지는 않았지만, 채널 영역들(120)의 최상부에 비트 라인과의 전기적 접촉을 위한 비트 라인 콘택 플러그(미도시)를 더 형성할 수 있다.
도 8을 참조하면, 채널 영역들(120) 사이의 층간 절연층들(110) 및 층간 희생층들(112)의 일부 영역을 제거하여 반도체 층(100)을 노출하는 제2 개구부들(124)을 형성할 수 있다. 제2 개구부들(124)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 제2 개구부들(124)의 측벽들은 반도체 층(100)의 최상면에 대하여 수직하거나 또는 수직이 아닐 수 있다.
도 9를 참조하면, 층간 절연층들(110) 사이에 개재된 층간 희생층들(112)을 제거할 수 있다. 예를 들어, 제2 개구부들(124)을 통하여 층간 절연층들(110) 사이로 식각제를 침투시켜, 층간 희생층들(112)을 제거할 수 있다. 상기 제거 단계는, 예를 들어, 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함할 수 있다. 이에 따라, 층간 절연층들(110) 사이에 개재된 층간 희생층들(112)이 제거되어 제2 개구부들(124)과 연결된 제3 개구부들(126)이 형성될 수 있다. 제3 개구부들(126)에 의해서 채널 영역들(120)의 측벽들이 노출될 수 있다.
도 10을 참조하면, 제2 개구부들(124) 및 제3 개구부들(126)에 의해서 노출된 층간 절연층들(110) 및 채널 영역들(120)의 측벽들 상에 스토리지 구조체들(130)을 형성할 수 있다. 스토리지 구조체들(130)은 모서리 도포성이 높은 방법으로 형성하는 것이 바람직하며, 예를 들어 화학 기상 증착, 원자층 증착, 스퍼터링, 또는 도금법 등을 이용하여 형성될 수 있다. 스토리지 구조체들(130) 각각은 터널링 절연층(132), 전하 저장층(134) 및 블로킹 절연층(136)을 포함할 수 있다. 터널링 절연층(132)은 채널 영역들(120)에 접촉하도록 형성할 수 있다. 터널링 절연층(132) 상에 전하 저장층(134) 및 블로킹 절연층(136)을 순차적으로 형성할 수 있다.
터널링 절연층(132)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함할 수 있다.
전하 저장층(134)은 예를 들어 폴리실리콘을 포함하는 플로팅 게이트(floating gate)일 수 있다. 또는, 전하 저장층(134)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaN) 중 어느 하나 또는 그 이상을 포함하는 전하 트랩층(charge trap layer)일 수 있다. 또는, 전하 저장층(134)은 전하를 트랩하는 양자점들을 포함할 수 있다.
블록킹 절연층(126)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물 중 어느 하나 또는 그 이상을 포함할 수 있다. 상기 고유전율(high-k) 유전물은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
도 11을 참조하면, 스토리지 구조체들(130) 상에 제2 개구부들(124) 및 제3 개구부들(126)을 충전하도록 층간 도전층들(140)을 형성할 수 있다. 층간 도전층들(140)은 모서리 도포성이 높은 방법으로 형성하는 것이 바람직하며, 예를 들어 화학 기상 증착, 원자층 증착, 스퍼터링, 또는 도금법 등을 이용하여 형성될 수 있다. 층간 도전층들(140)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함할 수 있다. 층간 도전층들(140)의 형성을 위한 반응 소스는 제2 개구부들(도 10의 124)의 상부로부터 아래로 공급될 수 있다. 따라서 층간 도전층들(140)이 제3 개구부들(도 10의 126) 내에 보이드 없이 형성되기 위해서는 층간 도전층들(140)이 제3 개구부들(도 10의 126)을 채우기 전에 제2 개구부들(도 10의 124)이 막히지 않는 공정 조건을 이용하여야 함에 유의한다.
도 12를 참조하면, 층간 도전층들(140)의 일부 영역을 제거하여 제4 개구부들(145)을 형성할 수 있다. 제4 개구부들(145)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 제4 개구부들(145)은 스토리지 구조체들(130)의 측벽들을 노출할 수 있다. 경우에 따라서는, 스토리지 구조체들(130)의 측벽들을 더 제거할 수 있고, 이에 따라 제4 개구부들(145)은 층간 절연층들(110)의 측벽들을 노출할 수 있다. 여기에서, 층간 도전층들(140)의 측면은 스토리지 구조체들(130)의 측면과 동일 평면을 가지는 것이 바람직하다. 특히, 후속의 공정에서 형성되는 메모리 셀들의 제어 게이트 전극들을 구성하는 층간 도전층들(140)은 스토리지 구조체들(130)로부터의 균일한 폭을 가지는 것이 바람직하다.
제4 개구부들(145)의 측벽들은 반도체 층(100)의 최상면에 대하여 수직하거나 또는 수직이 아닐 수 있다. 예를 들어, 반도체 층(100)에 가까울수록, 제4 개구부들(145)의 폭은 감소될 수 있다. 반도체 층(100)에 인접하여, 잔류 도전층(141)이 존재할 수 있다. 잔류 도전층(141)은 반도체 층(100)의 최상면 및 하측에 위치하는 층간 절연층들(110)의 측벽들을 덮을 수 있다. 이러한 잔류 도전층(141)은 노드 분리를 위하여 제거하여야 함에 유의한다. 만일, 잔류 도전층(141)을 남기지 않기 위하여 본 공정을 계속 수행하는 경우에는 상측에 위치하는 층간 도전층들(140)의 측면이 스토리지 구조체들(130)의 측면에 비하여 내부로 리세스될 수 있음에 유의한다. 이러한 경우에는, 메모리 셀들의 제어 게이트 전극들의 폭 균일성이 저하될 수 있고, 이에 따라 소자의 신뢰성이 저하될 수 있다.
도 13을 참조하면, 제4 개구부들(145) 내에 희생 스페이서(148)를 형성한다. 희생 스페이서(148)는 낮은 측벽 도포성을 가지도록 제어하여 형성할 수 있다. 예를 들어, 제4 개구부들(145)의 상측 영역에는 희생 스페이서(148)가 형성되고, 제4 개구부들(145)의 하측 영역에는, 즉 반도체 층(100)과 인접한 영역에는 희생 스페이서(148)가 형성되지 않을 수 있다. 이에 따라, 희생 스페이서(148)는 반도체 층(100)으로부터 상대적으로 멀리 위치하는 층간 도전층들(140)의 일부의 측벽들과 및 층간 절연층들(110)의 일부의 측벽들을 덮을 수 있다. 또한, 희생 스페이서(148)는 반도체 층(100)에 상대적으로 가까이 위치하는 층간 도전층들(140)의 측벽들과 층간 절연층들(110)의 측벽들에는 형성되지 않을 수 있다. 희생 스페이서(148)에 의하여 덮이지 않는 층간 도전층들(140)은 후속의 공정에서 제1 및 제2 접지 선택 트랜지스터들(GSTa, GSTb, 도 3 참조)의 제2 제어 게이트 전극들(154, 도 3 참조)을 구성할 수 있다.
희생 스페이서(148)는 잔류 도전층(141)을 덮지 않도록 형성하여, 후속의 공정에서 잔류 도전층(141)을 제거하기 위한 마스크 층의 기능을 할 수 있다. 그러나, 반도체 층(100) 상에 잔존하는 잔류 도전층(141a) 상에 희생 스페이서(148a)가 형성될 수 있다. 또한, 희생 스페이서(148)에 의하여 제4 개구부들(145)이 막히지 않도록, 희생 스페이서(148)의 형성 공정을 제어하여야 함에 유의한다.
희생 스페이서(148)는 층간 도전층들(140) 및 층간 절연층들(110)에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다. 또한, 희생 스페이서(148)는 스토리지 구조체들(130)에 대하여 식각 선택성을 가지는 물질을 포함할 수 있고, 또한 블로킹 절연층(136)에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어, 층간 절연층들(110) 또는 블로킹 절연층(136)이 실리콘 질화물을 포함하면, 희생 스페이서(148)는 실리콘 산화물을 포함할 수 있다. 희생 스페이서(148)는 단일 층으로 형성하거나, 또는 다수의 층들을 포함하는 복합 층들로 형성될 수 있다.
상술한 바와 같이, 희생 스페이서(148)는 측면 도포성이 낮게 형성하며, 이를 위하여, 예를 들어 공정 온도, 전체 가스(즉, 반응 가스와 캐리어의 가스의 합)의 압력, 및 반응 가스의 농도를 적절하게 조절한다. 예를 들어, 희생 스페이서(148)의 형성 속도를 증가시켜, 희생 스페이서(148)가 낮은 측면 도포성을 가지도록 형성할 수 있다. 상기 형성 속도는 희생 스페이서(148)의 핵생성 속도(nucleation rate)와 성장 속도(growth rate)에 의하여 결정될 수 있다. 상기 핵생성 속도가 상기 성장 속도에 비하여 높은 경우에는, 희생 스페이서(148)가 균일하게 형성될 수 있는 반면, 상기 성장 속도가 상기 핵생성 속도에 비하여 높은 경우에는, 희생 스페이서(148)가 불균일하게 형성될 수 있다. 따라서, 낮은 측면 도포성을 갖는 희생 스페이서(148)를 형성하기 위하여, 상기 성장 속도가 상기 핵생성 속도에 비하여 높도록 공정 조건을 수립하는 것이 바람직하며, 이를 구현하기 위한 공정 조건은 다양하게 변화할 수 있다. 예를 들어, 희생 스페이서(148)를 형성하는 공정 온도를 증가시키면, 희생 스페이서(148)를 형성하기 위한 반응 가스의 화학 반응이 활성화되고, 이에 따라 희생 스페이서(148)의 성장 속도가 증가될 수 있다. 반면, 경우에 따라서는 상기 공정 온도를 감소시키면, 희생 스페이서(148)를 형성하는 물질이 기체 상태로부터 고체 상태로의 변화되는 경향이 증가되어, 결과적으로 희생 스페이서(148)의 성장 속도가 증가될 수 있다. 또한, 상기 전체 가스의 압력이 증가되거나 상기 반응 가스의 농도가 증가됨에 따라, 희생 스페이서(148)의 성장 속도가 증가될 수 있다. 또는, 경우에 따라서는 상기 전체 가스의 압력이 감소되거나 상기 반응 가스의 농도가 감소됨에 따라, 핵생성 위치가 감소될 수 있고, 이에 따라 상기 핵생성 속도가 상기 성장 속도에 비하여 더 감소되어, 결과적으로 희생 스페이서(148)의 성장 속도가 증가될 수 있고, 이에 따라 측면 도포성이 낮은 희생 스페이서(148)를 형성할 수 있다.
다른 예로서, 제4 개구부들(145)를 충전하는 층을 형성한 후에 상기 층을 제거하여 희생 스페이서(148)를 형성할 수 있다. 또는, 층간 절연층들(110)의 측벽들과 및 층간 도전층들(140)의 측벽들을 모두 덮는 층을 형성한 후에, 반도체 층(100)에 가까운 층간 절연층들(110) 및 층간 도전층들(140)을 노출하도록 상기 층의 일부를 제거하여 희생 스페이서(148)를 형성할 수 있다.
도 14를 참조하면, 희생 스페이서(148)를 마스크 층으로 이용하여, 잔류 도전층(141)을 제거한다. 이때에, 반도체 층(100) 상에 잔존하는 잔류 도전층(141a) 상에 위치하는 희생 스페이서(148a)를 미리 제거하거나 또는 동시에 제거할 수 있다. 또한, 반도체 층(100) 상에 잔존하는 잔류 도전층(141a)을 제거하여, 반도체 층(100)을 노출시킬 수 있다. 또한, 반도체 층(100)에 상대적으로 가까이 위치하는 층간 도전층들(140)이 더 제거되어, 층간 절연층들(110)의 측벽들에 비하여 리세스된 리세스부(143)를 형성할 수 있다. 이에 따라, 층간 도전층들(140)은 리세스부(143)를 갖지 않는 제1 층간 도전층(142)과 리세스부(143)를 가지는 제2 층간 도전층(144)을 가질 수 있다. 이에 따라, 제1 층간 도전층(142)은 제1 폭(W1)을 가질 수 있고, 제2 층간 도전층(144)은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)에 비하여 작을 수 있다.
도 15를 참조하면, 제4 개구부들(145)를 통하여 불순물을 노출된 반도체 층(100) 내에 주입하여 불순물 영역(102)을 형성할 수 있다. 상기 불순물은 인(P), 비소(As), 안티몬(Sb) 등과 같은 n-형 불순물이거나 보론(B), 알루미늄(Al), 갈륨(Ga), 아연(Zn) 등과 같은 p-형 불순물일 수 있다. 불순물 영역(102)은 소스 영역이 될 수 있고, 반도체 층(100)과 PN 접합을 형성할 수 있다. 또한, 도 5를 참조하여 설명한 층간 절연층들(110) 및 층간 희생층들(112)을 형성하는 단계를 수행하기 전에, 반도체 층(100) 상에 불순물 영역(102)을 미리 형성하는 경우도 본 발명의 기술적 사상에 포함된다.
도 16을 참조하면, 희생 스페이서(148)를 제거하여, 층간 절연층들(110) 및 층간 도전층들(140)의 측벽들을 노출한다. 이에 따라, 제4 개구부들(145)은 폭이 증가될 수 있다. 상술한 바와 같이, 희생 스페이서(148)는 층간 절연층들(110) 및 층간 도전층들(140)과는 식각 선택성을 가지므로, 희생 스페이서(148)가 제거되는 동안에, 층간 절연층들(110) 및 층간 도전층들(140)의 제거는 최소화될 수 있다.
도 17을 참조하면, 제4 개구부들(145) 내에 측벽 절연층들(160)을 형성한다. 즉, 층간 절연층들(110)의 측벽들 및 층간 도전층들(140)의 측벽들 상에 측벽 절연층들(160)을 형성한다. 또한, 측벽 절연층들(160) 내에는 불순물 영역(102)을 노출하는 제5 개구부들(146)을 형성한다. 측벽 절연층(160)은 모서리 도포성이 높은 방법으로 형성하는 것이 바람직하며, 예를 들어 화학 기상 증착, 원자층 증착, 스퍼터링, 또는 도금법 등을 이용하여 형성될 수 있다. 다른 예로서, 제4 개구부들(145)을 충전하는 절연층을 형성한 후에, 상기 절연층을 일부 영역을 제거하여 반도체 층(100)의 불순물 영역(102)이 노출하는 제5 개구부들(146)을 포함하는 측벽 절연층(160)을 형성할 수 있다. 측벽 절연층(160)은 반도체 층(100)에 상대적으로 가까이 위치하는 제2 층간 도전층(144)을 향하여 돌출된 돌출 영역(162)을 가질 수 있다. 측벽 절연층(160)은 반도체 층(100)으로부터 상대적으로 멀리 위치하는 제1 층간 도전층(142)의 측벽들 상에서는 제1 두께(T1)를 가질 수 있고, 반도체 층(100)에 상대적으로 가까이 위치하는 제2 층간 도전층(144)의 측벽들 상에서는 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)에 비하여 클 수 있다. 층간 절연층들(110) 상의 측벽 절연층(160)의 두께는 상기 제1 두께(T1)와 동일할 수 있다. 이어서, 제5 개구부들(146) 내에 도전층을 충전하여, 도 3에 도시된 구조를 완성한다. 상기 도전층은 공통 소스 라인(170)이 될 수 있다. 제1 층간 도전층(142)은 제1 제어 게이트 전극(152) 및 제3 제어 게이트 전극(156)을 구성하고, 제2 층간 도전층(144)은 제2 제어 게이트 전극(154)을 구성한다.
도 18 내지 도 22는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자들(2,3,4,5,6)을 도시한 단면도들이다. 도 18 내지 도 22에 도시된 실시예는 도 3에 도시된 실시예와 비교하여 게이트 전극의 구조 및 측벽 절연층의 구조가 상이한 경우에 관한 것이다. 따라서, 도 3을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.
도 18을 참조하면, 비휘발성 메모리 소자들(2)이 도시되어 있다. 비휘발성 메모리 소자들(2)은 제1 폭(W1)을 가지는 제1 제어 게이트 전극들(152)을 포함한다. 또한, 비휘발성 메모리 소자들(2)은 제1 폭(W1)에 비하여 작은 폭을 가지고 서로 다른 폭을 가지는 제2 제어 게이트 전극들(254)을 포함할 수 있다. 제2 제어 게이트 전극들(254)은 반도체 층(100)에 상대적으로 가까이 위치하는 제2 하측 제어 게이트 전극들(254a) 및 상대적으로 멀리 위치하는 제2 상측 제어 게이트 전극들(254b)을 포함할 수 있다. 제2 하측 제어 게이트 전극들(254a)은 제2 하측 폭(W2a)을 가지고, 제2 상측 제어 게이트 전극들(254b)은 제2 상측 폭(W2b)을 가질 수 있고, 제2 하측 폭(W2a)은 제2 상측 폭(W2b)에 비하여 작을 수 있다. 측벽 절연층(260)은 제2 하측 제어 게이트 전극들(254a)에 인접하여 하측 돌출 영역(262a)을 가질 수 있고, 제2 상측 제어 게이트 전극들(254b)에 인접하여 하측 돌출 영역(262a)에 비하여 작은 상측 돌출 영역(262b)을 가질 수 있다.
도 19를 참조하면, 비휘발성 메모리 소자들(3)이 도시되어 있다. 비휘발성 메모리 소자들(3)은 제1 제어 게이트 전극들(152) 및 서로 다른 폭을 가지는 제2 제어 게이트 전극들(354)을 포함할 수 있다. 제2 하측 제어 게이트 전극들(354a)의 제2 하측 폭(W2a)은 제2 상측 제어 게이트 전극들(354b)의 제2 상측 폭(W2b)에 비하여 작으며, 또한, 제2 상측 폭(W2b)은 제1 폭(W1)과 동일할 수 있다. 측벽 절연층(360)은 제2 하측 제어 게이트 전극들(354a)에 인접하여 하측 돌출 영역(362a)을 가질 수 있고, 제2 상측 제어 게이트 전극들(354b)에 인접하여 돌출 영역을 가지지 않을 수 있다. 따라서, 제2 상측 제어 게이트 전극들(354b)은 제1 제어 게이트 전극(152)과 동일한 구조를 가질 수 있다.
도 20을 참조하면, 비휘발성 메모리 소자들(4)이 도시되어 있다. 비휘발성 메모리 소자들(4)은 제1 폭(W1)을 가지는 제1 제어 게이트 전극들(152)을 포함한다. 또한, 비휘발성 메모리 소자들(4)은 제1 폭(W1)에 비하여 작은 폭을 가지고 서로 다른 폭을 가지는 제2 제어 게이트 전극들(454)을 포함할 수 있다. 제2 하측 제어 게이트 전극들(454a)의 제2 하측 폭(W2a)은 제2 상측 제어 게이트 전극들(454b)의 제2 상측 폭(W2b)에 비하여 크다. 측벽 절연층(460)은 제2 하측 제어 게이트 전극들(454a)에 인접하여 하측 돌출 영역(462a)을 가질 수 있고, 제2 상측 제어 게이트 전극들(454b)에 인접하여 하측 돌출 영역(462a)에 비하여 큰 상측 돌출 영역(462b)을 가질 수 있다.
도 21을 참조하면, 비휘발성 메모리 소자들(5)이 도시되어 있다. 비휘발성 메모리 소자들(5)은 제1 제어 게이트 전극들(152) 및 서로 다른 폭을 가지는 제2 제어 게이트 전극들(554)을 포함할 수 있다. 제2 하측 제어 게이트 전극들(554a)의 제2 하측 폭(W2a)은 제2 상측 제어 게이트 전극들(554b)의 제2 상측 폭(W2b)에 비하여 크며, 또한, 하측 폭(W2a)은 제1 폭(W1)과 동일할 수 있다. 측벽 절연층(560)은 제2 상측 제어 게이트 전극들(554b)에 인접하여 상측 돌출 영역(562a)을 가질 수 있고, 제2 하측 제어 게이트 전극들(554b)에 인접하여 돌출 영역을 가지지 않을 수 있다. 따라서, 제2 하측 제어 게이트 전극들(554b)은 제1 제어 게이트 전극(152)과 동일한 구조를 가질 수 있다.
도 22에 도시된 실시예는, 상술한 접지 선택 트랜지스터들의 구조가 스트링 선택 트랜지스터들의 구조에 적용된 경우에 관한 것이다. 도 22를 참조하면, 비휘발성 메모리 소자들(6)이 도시되어 있다. 비휘발성 메모리 소자들(6)은 제1 폭(W1)을 가지는 제1 제어 게이트 전극들(152)과 제1 폭(W1)과 동일한 제2 폭(W2)을 가지는 제2 제어 게이트 전극들(654)을 포함할 수 있다. 또한, 비휘발성 메모리 소자들(6)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제1 폭(W1)에 비하여 작은 제3 폭(W3)을 가지는 제3 제어 게이트 전극들(656)을 포함할 수 있다. 제3 제어 게이트 전극들(656)은 제1 제어 게이트 전극들(152)에 비하여 반도체 층(100)으로부터 멀리 위치할 수 있다. 도 18 내지 도 21을 참조하여 설명한 실시예들의 기술적 특징들이 본 실시예와 조합된 경우도 본 발명의 기술적 사상에 포함된다. 예를 들어, 상기 제2 게이트 전극들의 제2 폭(W2)의 다양한 변화를 제3 제어 게이트 전극들(656)의 제3 폭(W3)에 적용될 수 있다. 또한, 상기 제2 게이트 전극들의 제2 폭(W2)과 상기 제3 제어 게이트 전극들의 제3 폭(W3)이 함께 변화하는 경우도 본 발명의 기술적 사상에 포함된다.
도 23은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자(7)를 도시한 단면도이다. 도 23에 도시된 실시예는 도 3에 도시된 실시예와 비교하여 스토리지 구조체의 구조가 상이한 경우에 관한 것이다. 따라서, 도 3을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.
도 23을 참조하면, 비휘발성 메모리 소자들(7)이 도시되어 있다. 비휘발성 메모리 소자들(7)은 채널 영역들(120)을 따라서 연속적으로 연장된 스토리지 구조체(730)를 포함한다. 즉, 스토리지 구조체(730)를 구성하는 터널링 절연층(732), 전하 저장층(734) 및 블로킹 절연층(736)은 채널 영역들(120)을 따라서 연속적으로 연장된다. 이에 따라, 스토리지 구조체(730)는 직선 형상을 가질 수 있다. 제1 및 제2 제어 게이트 전극들(152, 154)은 도 3을 참조하여 설명한 실시예의 경우가 적용되어 있다. 즉, 제1 제어 게이트 전극들(152)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제1 폭(W1)을 가질 수 있고, 제2 제어 게이트 전극들(154)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제1 폭(W1)에 비하여 작은 제2 폭(W2)을 가질 수 있다. 또한, 도 18 내지 도 22를 참조하여 설명한 실시예들의 기술적 특징들이 본 실시예와 조합된 경우도 본 발명의 기술적 사상에 포함된다.
도 24는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자(8)를 도시한 단면도이다. 도 24에 도시된 실시예는 도 3에 도시된 실시예와 비교하여 공통 소스 라인의 구조가 상이한 경우에 관한 것이다. 따라서, 도 3을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.
도 24를 참조하면, 비휘발성 메모리 소자들(8)이 도시되어 있다. 비휘발성 메모리 소자들(8)은 반도체 층(100) 상에 위치한 공통 소스 라인(870)을 포함한다. 공통 소스 라인(870)은 공통 소스 영역일 수 있고, 상술한 불순물 영역(102)에 상응할 수 있다. 즉, 상술한 실시예들에서 도시된 수직으로 연장된 공통 소스 라인(160)을 대신하여 반도체 층(100) 상에 수평으로 연장된다. 따라서, 측벽 절연층(860)은 그 내부에 공통 소스 라인을 포함하지 않고, 제1 내지 제3 제어 게이트 전극들(152, 154, 156) 사이를 충전한다. 제1 및 제2 제어 게이트 전극들(152, 154)은 도 3을 참조하여 설명한 실시예의 경우가 적용되어 있다. 즉, 제1 제어 게이트 전극들(152)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제1 폭(W1)을 가질 수 있고, 제2 제어 게이트 전극들(154)은 측벽 절연층(160)과 채널 영역들(120) 사이에 제1 폭(W1)에 비하여 작은 제2 폭(W2)을 가질 수 있다. 또한, 도 18 내지 도 23을 참조하여 설명한 실시예들의 기술적 특징들이 본 실시예와 조합된 경우도 본 발명의 기술적 사상에 포함된다.
도 25는 본 발명의 다른 실시예에 따른 수직 구조의 비휘발성 메모리 소자(1000)를 보여주는 개략적인 블록도이다.
도 25를 참조하면, NAND 셀 어레이(1100)는 코어 회로 유닛(1200)과 결합될 수 있다. 예를 들어, NAND 셀 어레이(1100)는 상술한 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유닛(1200)은 제어 로직(1210), 로우 디코더(1220), 칼럼 디코더(1230), 감지 증폭기(1240) 및/또는 페이지 버퍼(1250)를 포함할 수 있다.
제어 로직(1210)은 로우 디코더(1220), 칼럼 디코더(1230) 및/또는 페이지 버퍼(1250)와 통신할 수 있다. 로우 디코더(1220)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및/또는 접지 선택 라인들(GSL)을 통해서 적층 구조의 NAND 셀 어레이(1100)와 통신할 수 있다. 칼럼 디코더(1230)는 비트 라인들(BL)을 통해서 NAND 셀 어레이(1100)와 통신할 수 있다. 감지 증폭기(1240)는 NAND 셀 어레이(1100)로부터 신호가 출력될 때 칼럼 디코더(1230)와 연결되고, NAND 셀 어레이(1100)로 신호가 전달될 때는 칼럼 디코더(1230)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(1210)은 로우 어드레스 신호를 로우 디코더(1220)에 전달하고, 로우 디코더(1220)는 이러한 신호들을 디코딩하여 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 NAND 셀 어레이(1100)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(1210)은 칼럼 어드레스 신호를 칼럼 디코더(1230) 또는 페이지 버퍼(1250)에 전달하고, 칼럼 디코더(1230)는 이 신호를 디코딩하여 비트 라인들(BL)을 통해서 NAND 셀 어레이(1100)에 칼럼 어드레스 신호를 전달할 수 있다. 적층 NAND 셀 어레이(1100)의 신호는 칼럼 디코더들(273)을 통해서 감지 증폭기(1240)에 전달되고, 여기에서 증폭되어 페이지 버퍼(1250)를 거쳐서 제어 로직(1210)에 전달될 수 있다.
도 26은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 26을 참조하면, 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 27은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 27을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 층, 102: 불순물 영역, 110: 층간 절연층, 112: 희생층,
120: 채널 영역, 122: 매립 절연층, 130: 스토리지 구조체,
132: 터널링 절연층, 134: 전하 저장층, 136: 블로킹 절연층,
140: 층간 도전층, 152, 154, 156: 게이트 전극,
160: 측벽 절연층, 170: 공통 소스 라인,

Claims (10)

  1. 반도체 층;
    상기 반도체층 상에 수직으로 연장되고, 하나 또는 그 이상의 돌출 영역들을 가지는 측벽 절연층;
    상기 반도체 층 상에 수직하게 배열되고, 상기 돌출 영역이 형성되지 않은 상기 측벽 절연층의 부분과 접촉하는 제1 제어 게이트 전극들; 및
    상기 반도체 층 상에 수직하게 배열되고, 상기 돌출 영역과 접촉하는 제2 제어 게이트 전극들;
    을 포함하는 수직 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 제2 제어 게이트 전극들의 폭은 상기 제1 제어 게이트 전극들의 폭에 비하여 작은 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 제2 제어 게이트 전극들의 폭은 서로 동일한 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 제2 제어 게이트 전극들의 폭은 서로 다른 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 반도체 층에 상대적으로 가까이 위치하는 상기 제2 제어 게이트 전극의 폭은 상기 반도체 층으로부터 상대적으로 멀리 위치하는 상기 제2 제어 게이트 전극의 폭에 비하여 작은 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 반도체 층에 상대적으로 가까이 위치하는 상기 제2 제어 게이트 전극의 폭은 상기 반도체 층으로부터 상대적으로 멀리 위치하는 상기 제2 제어 게이트 전극의 폭에 비하여 큰 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 제2 제어 게이트 전극들은 상기 제1 제어 게이트 전극들에 비하여 상기 반도체 층에 가까이 위치하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 제2 제어 게이트 전극들은 상기 제1 제어 게이트 전극들에 비하여 상기 반도체 층으로부터 멀리 위치하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 돌출 영역들의 폭들은 서로 동일하거나 또는 서로 다른 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  10. 반도체 층;
    상기 반도체층 상에 수직으로 연장된 채널 영역;
    상기 반도체 층 상에 수직하게 상기 채널 영역의 측벽을 따라서 배열되며, 제1 폭을 가지는 제1 제어 게이트 전극, 및 상기 제1 제어 게이트 전극보다 상기 반도체 층에 가까이 위치하고 상기 제1 폭보다 작은 제2 폭을 가지며 접지 선택 트랜지스터를 구성하는 제2 제어 게이트 전극을 포함하는 복수의 제어 게이트 전극들; 및
    상기 복수의 제어 게이트 전극들을 사이에 두고 상기 채널 영역에 반대로 위치하고, 상기 복수의 제어 게이트 전극들 중 적어도 일부를 향하여 돌출된 하나 또는 그 이상의 돌출 영역들을 가지는 측벽 절연층;
    을 포함하는 수직 구조의 비휘발성 메모리 소자.
KR1020110041995A 2011-05-03 2011-05-03 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법 KR101845507B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110041995A KR101845507B1 (ko) 2011-05-03 2011-05-03 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US13/458,293 US8994091B2 (en) 2011-05-03 2012-04-27 Non-volatile memory device having a vertical structure and method of fabricating the same
US14/674,583 US9536896B2 (en) 2011-05-03 2015-03-31 Non-volatile memory device having a vertical structure and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110041995A KR101845507B1 (ko) 2011-05-03 2011-05-03 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120124228A KR20120124228A (ko) 2012-11-13
KR101845507B1 true KR101845507B1 (ko) 2018-04-05

Family

ID=47089678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110041995A KR101845507B1 (ko) 2011-05-03 2011-05-03 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8994091B2 (ko)
KR (1) KR101845507B1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101825672B1 (ko) * 2011-10-24 2018-02-06 삼성전자주식회사 비휘발성 메모리 장치
KR102066925B1 (ko) 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
CN104752433A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 非易失性存储单元及其形成方法
CN103904083A (zh) * 2014-03-05 2014-07-02 清华大学 W形垂直沟道3dnand闪存及其形成方法
KR102188538B1 (ko) 2014-04-21 2020-12-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9887939B2 (en) 2015-03-11 2018-02-06 International Business Machines Corporation Transmitting multi-destination packets in overlay networks
US9324729B2 (en) * 2014-06-24 2016-04-26 Kabushiki Kaisha Toshiba Non-volatile memory device having a multilayer block insulating film to suppress gate leakage current
KR102235046B1 (ko) * 2014-07-02 2021-04-05 삼성전자주식회사 3차원 반도체 메모리 장치
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9379132B2 (en) 2014-10-24 2016-06-28 Sandisk Technologies Inc. NAND memory strings and methods of fabrication thereof
KR102307059B1 (ko) 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
US9741732B2 (en) * 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US9842853B2 (en) * 2015-09-14 2017-12-12 Toshiba Memory Corporation Memory cell array with improved substrate current pathway
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US10128262B2 (en) * 2015-12-26 2018-11-13 Intel Corporation Vertical memory having varying storage cell design through the storage cell stack
KR102512819B1 (ko) 2016-04-19 2023-03-23 삼성전자주식회사 딜레이 코드를 발생하는 전압 모니터
KR20180046964A (ko) 2016-10-28 2018-05-10 삼성전자주식회사 반도체 메모리 소자
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109314118B (zh) 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
US11721727B2 (en) * 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
JP2021052029A (ja) * 2019-09-20 2021-04-01 キオクシア株式会社 半導体装置
JP2022534308A (ja) * 2019-10-22 2022-07-28 長江存儲科技有限責任公司 メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
US11488975B2 (en) * 2020-10-27 2022-11-01 Sandisk Technologies Llc Multi-tier three-dimensional memory device with nested contact via structures and methods for forming the same
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
KR20220153308A (ko) * 2021-05-11 2022-11-18 삼성전자주식회사 반도체 메모리 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100019310A1 (en) 2008-07-25 2010-01-28 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135328A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP5086851B2 (ja) 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
KR101498676B1 (ko) * 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR101502584B1 (ko) * 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
KR101525130B1 (ko) * 2009-08-03 2015-06-03 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100019310A1 (en) 2008-07-25 2010-01-28 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
US20120280304A1 (en) 2012-11-08
US9536896B2 (en) 2017-01-03
KR20120124228A (ko) 2012-11-13
US8994091B2 (en) 2015-03-31
US20150206901A1 (en) 2015-07-23

Similar Documents

Publication Publication Date Title
KR101845507B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US10355010B2 (en) Memory device
KR102565716B1 (ko) 메모리 장치
US8324675B2 (en) Flash memory device having vertical channel structure
KR102421606B1 (ko) 메모리 어레이 및 메모리 어레이를 형성하는 방법
CN109103200B (zh) 半导体器件
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
KR102150253B1 (ko) 반도체 장치
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8877591B2 (en) Methods of manufacturing vertical structure nonvolatile memory devices
KR101845511B1 (ko) 수직 구조의 비휘발성 메모리 소자 제조 방법
CN107958869B (zh) 使用蚀刻停止层的存储器装置
KR102188501B1 (ko) 반도체 장치
KR101660432B1 (ko) 수직 구조의 반도체 메모리 소자
KR101539697B1 (ko) 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR102066743B1 (ko) 비휘발성 메모리 장치 및 그 형성방법
KR102101841B1 (ko) 수직형 비휘발성 메모리 소자
KR102282139B1 (ko) 반도체 장치
KR20200084057A (ko) 메모리 어레이, 및 메모리 어레이를 형성하는 방법
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR20120103044A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20100091835A (ko) 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120060480A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR20120128438A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR20200049928A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant