CN103904083A - W形垂直沟道3dnand闪存及其形成方法 - Google Patents

Abstract

本发明公开了W形垂直沟道3DNAND闪存及其形成方法，该方法包括：提供衬底及衬垫层；在衬垫层顶部形成多个凹槽；在多个凹槽中形成多个底层管形通道牺牲层；在衬垫层之上形成绝缘层和控制栅层的叠层结构；在叠层结构中形成多个垂直刻蚀孔，垂直刻蚀孔的底部与底层管形通道牺牲层的端部接触；去除底层管形通道牺牲层；淀积形成电荷俘获复合层；填充多晶硅以形成导电沟道；在叠层结构中多个导电沟道的垂直段之间刻蚀多个中央沟槽；向中央沟槽中填充绝缘介质；在叠层结构之上形成多个顶层管形通道，每个顶层管形通道连接两个不同的导电沟道；形成源线和位线。本发明可以得到存储器阵列位线长度可以灵活设置的W形垂直沟道3DNAND闪存，电学性能良好。

Description

W形垂直沟道3DNAND闪存及其形成方法

技术领域

本发明属于存储器制造技术领域，具体涉及一种W形垂直沟道3DNAND闪存及其形成方法。

背景技术

由于2DNAND闪存存在微缩瓶颈，3DNAND成为存储器技术领域的发展方向。研究者提出一种结合了硅通孔技术的U型垂直沟道3D与非型闪存(pipe-shapedbitcostscalable，P-BiCS)结构。但是P-BiCS结构位线长度仅由绝缘层/控制栅层叠层层数决定，而目前绝缘层/控制栅层叠层层数完全由刻蚀工艺技术限制，所以存储器阵列位线长度受到很大限制。

发明内容

本发明旨在至少解决现有技术中存在的列位线受限的技术问题。

为此，本发明的一个目的在于提出一种列位线不受限制的W形垂直沟道3DNAND闪存的形成方法。

本发明的另一目的在于提出一种列位线不受限制的W形垂直沟道3DNAND闪存。

为了实现上述目的，根据本发明一个方面的实施例的W形垂直沟道3DNAND闪存的形成方法，可以包括以下步骤：提供衬底，并在所述衬底上形成衬垫层；在所述衬垫层顶部形成多个凹槽；在所述多个凹槽中淀积第一材料以形成多个底层管形通道牺牲层；在所述衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅层的叠层结构；在所述叠层结构中形成多个垂直刻蚀孔，所述垂直刻蚀孔的底部与所述底层管形通道牺牲层的端部接触；去除所述底层管形通道牺牲层，以使所述底层管形通道牺牲层两端的所述垂直刻蚀孔连通，形成U形通道；淀积形成电荷俘获复合层，所述电荷俘获复合层覆盖所述多个U形通道的表面；向所述U形沟道填充多晶硅以形成导电沟道；在所述叠层结构中多个导电沟道的垂直段之间刻蚀多个中央沟槽，以将各个所述导电沟道的垂直段周围的所述叠层结构分隔开；向所述中央沟槽中填充绝缘介质；在所述叠层结构之上形成多个顶层管形通道，每个所述顶层管形通道连接两个不同的导电沟道；形成源线和位线。

根据本发明实施例的W形垂直沟道3DNAND闪存的形成方法，能够使导电沟道长度不完全由绝缘介质/控制栅叠层层数决定，可以增大位线长度，使得在相同存储器阵列规模的情况下，减少位线数量，降低外围电路压力。

另外，根据本发明实施例的W形垂直沟道3DNAND闪存的形成方法还可以具有如下附加技术特征：

在本发明的一个示例中，还包括：在所述叠层结构之上形成选通管结构。

在本发明的一个示例中，采用腐蚀液湿法刻蚀去除所述底层管形通道牺牲层，其中，所述腐蚀液对所述第一材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述第三材料的腐蚀速率。

在本发明的一个示例中，所述淀积形成电荷俘获复合层包括：依次淀积电荷阻挡层材料、电荷存储层材料和电荷隧穿层材料。

在本发明的一个示例中，所述第一材料为氧化铝或氧化铜。

在本发明的一个示例中，所述第二材料为二氧化硅。

在本发明的一个示例中，所述第三材料为多晶硅。

在本发明的一个示例中，俯视所述垂直刻蚀孔呈圆形。

根据本发明另一方面的实施例的W形垂直沟道3DNAND闪存，该W形垂直沟道3DNAND闪存是通过上述的方法制得的。

根据本发明实施例的W形垂直沟道3DNAND闪存，其中的导电沟道长度不完全由绝缘介质/控制栅叠层层数决定，可以增大位线长度，使得在相同存储器阵列规模的情况下，减少位线数量，降低外围电路压力。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1至图12是本发明实施例的W形垂直沟道3DNAND闪存的形成方法的过程示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

本发明第一方面提出一种W形垂直沟道3DNAND闪存的形成方法，包括以下步骤：

S1.提供衬底，并在衬底上形成衬垫层。

如图1所示，提供单晶硅材料衬底101，并在衬底101之上形成二氧化硅的衬垫层102。

S2.在衬垫层顶部形成多个凹槽。

如图2所示，在衬垫层102的顶部光刻出管形通道图案并刻蚀出多个凹槽102a。

需要说明的是，尽管图中仅示出了两个凹槽，但实际应用中在一块晶圆上可以刻蚀出若干个凹槽。

S3.在多个凹槽中淀积第一材料以形成多个底层管形通道牺牲层。

如图3所示，沉积第一材料以填充满凹槽102a，然后进行平坦化处理，去除非管形图案处的第一材料，得到了第一材料的底层管形通道牺牲层103。其中，第一材料可以为氧化铝或氧化铜等材料。

S4.在衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅层的叠层结构。

如图4所示，在衬垫层102之上交替淀积第二材料和第三材料以形成绝缘层104和控制栅层105的叠层结构。第二材料可以为二氧化硅等材料。第三材料可以为多晶硅等材料。

S5.在叠层结构中形成多个垂直刻蚀孔，垂直刻蚀孔的底部与底层管形通道牺牲层的端部接触。

如图5所示，在绝缘层104和控制栅层105的叠层结构中形成多个垂直刻蚀孔106。该垂直刻蚀孔106的底部与底层管形通道牺牲层103的端部接触。其中，垂直刻蚀孔106可以是圆形孔。

S6.去除底层管形通道牺牲层，以使底层管形通道牺牲层两端的垂直刻蚀孔连通，形成U形通道。

如图6所示，去除底层管形通道牺牲层103，以使底层管形通道牺牲层103两端的垂直刻蚀孔106连通，形成U形通道。可选地，采用腐蚀液湿法刻蚀去除管形通道牺牲层106。其中，腐蚀液对第一材料的腐蚀速率大于对第二材料的腐蚀速率，并且大于对第三材料的腐蚀速率。即，腐蚀液对底层管形通道牺牲层103的腐蚀速率大于对绝缘层104和控制栅层105的腐蚀速率。在一个实施例中，腐蚀液可以为盐酸。

S7.淀积形成电荷俘获复合层，电荷俘获复合层覆盖多个U形通道的表面。

如图7所示，淀积形成电荷俘获复合层107，该电荷俘获复合层107覆盖多个U形通道的表面。可选地，淀积形成电荷俘获复合层107具体包括：依次淀积电荷阻挡层材料、电荷存储层材料和电荷隧穿层材料。

S8.向U形沟道填充多晶硅以形成导电沟道。

如图8所示，填充多晶硅以形成U形导电通道108。该导电通道108占据了原先的底层管形通道牺牲层103及其两端的垂直刻蚀孔106的空间位置，形状呈U形。

S9.在叠层结构中多个导电沟道的垂直段之间刻蚀多个中央沟槽，以将各个导电沟道的垂直段周围的叠层结构分隔开。

如图9所示，在绝缘层104和控制栅层105的叠层结构中刻蚀中央沟槽109a，以将各个导电通道107的垂直段周围的叠层结构分隔开。

S10.向中央沟槽中填充绝缘介质。

如图10所示，向中央沟槽中填充二氧化硅绝缘介质，以形成垂直隔离结构109。优选地，填充二氧化硅之后需要进行化学机械抛光以使顶部平坦化。

S11.在叠层结构之上形成多个顶层管形通道，每个顶层管形通道连接两个不同的导电沟道。

如图11所示，在叠层结构之上形成多个顶层管形通道110，每个顶层管形通道110连接两个不同的导电沟道108。至此，两个U形的导电沟道108串联为了W形。需要说明的是，尽管图中仅示出了两个U形的导电沟道串联，但在其他实施例中可以为多个U形的导电沟道串联成很长的导电沟道。

S12.形成源线和位线。

在本发明的一个实施例中，还包括：在叠层结构之上形成选通管结构。

如图12所示，可以在叠层结构之上形成选通管结构111。

综上所述，本发明的W形垂直沟道3DNAND闪存的形成方法能够使导电沟道长度不完全由绝缘介质/控制栅叠层层数决定，可以增大位线长度，使得在相同存储器阵列规模的情况下，减少位线数量，降低外围电路压力。

本发明第二方面还提出一种W形垂直沟道3DNAND闪存，该W形垂直沟道3DNAND闪存是通过本发明上文公开的任一种W形垂直沟道3DNAND闪存的形成方法制得的。因此其导电沟道长度也不完全由绝缘介质/控制栅叠层层数决定，可以增大位线长度，使得在相同存储器阵列规模的情况下，减少位线数量，降低外围电路压力。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种W形垂直沟道3DNAND闪存的形成方法，其特征在于，包括以下步骤：

提供衬底，并在所述衬底上形成衬垫层；

在所述衬垫层顶部形成多个凹槽；

在所述多个凹槽中淀积第一材料以形成多个底层管形通道牺牲层；

在所述衬垫层上交替淀积第二材料和第三材料以形成绝缘层和控制栅层的叠层结构；

在所述叠层结构中形成多个垂直刻蚀孔，所述垂直刻蚀孔的底部与所述底层管形通道牺牲层的端部接触；

去除所述底层管形通道牺牲层，以使所述底层管形通道牺牲层两端的所述垂直刻蚀孔连通，形成U形通道；

淀积形成电荷俘获复合层，所述电荷俘获复合层覆盖所述多个U形通道的表面；

向所述U形沟道填充多晶硅以形成导电沟道；

在所述叠层结构中多个导电沟道的垂直段之间刻蚀多个中央沟槽，以将各个所述导电沟道的垂直段周围的所述叠层结构分隔开；

向所述中央沟槽中填充绝缘介质；

在所述叠层结构之上形成多个顶层管形通道，每个所述顶层管形通道连接两个不同的导电沟道；

形成源线和位线。

2.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，还包括：在所述叠层结构之上形成选通管结构。

3.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，采用腐蚀液湿法刻蚀去除所述底层管形通道牺牲层，其中，所述腐蚀液对所述第一材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述第三材料的腐蚀速率。

4.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，所述淀积形成电荷俘获复合层包括：依次淀积电荷阻挡层材料、电荷存储层材料和电荷隧穿层材料。

5.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，所述第一材料为氧化铝或氧化铜。

6.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，所述第二材料为二氧化硅。

7.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，所述第三材料为多晶硅。

8.根据权利要求1所述的W形垂直沟道3DNAND闪存的形成方法，其特征在于，俯视所述垂直刻蚀孔呈圆形。

9.一种W形垂直沟道3DNAND闪存，其特征在于，是通过权利要求1-9中任一项所述的方法制得的。

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