CN108666320A - 一种三维存储结构 - Google Patents

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丁振宇
刘选军
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Abstract

本发明涉及半导体技术领域，尤其涉及一种三维存储结构，包括一衬底；衬底上形成阵列式的多个凹槽；每个凹槽中形成有一个存储单元结构：每个存储单元结构包括：环形且垂直的柱状沟道层，用于连接一源极和一漏极；上下相互间隔的多个控制栅极层，且每个控制栅极层均环绕柱状沟道层；环形且垂直的柱状隔离层，用于将柱状沟道层与每个控制栅极层隔离；其中，每个存储单元结构中形成有用于连接柱状沟道层的第一接触孔，以及用于分别连接每个控制栅极层的每个第二接触孔；能够避免在形成存储结构的晶圆内形成应力集中的情况，有利于保证晶圆产品的良率。

Description

一种三维存储结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储结构。
背景技术
随着半导体技术的发展，三维存储技术已经能够实现将存储单元立体化，相较于传统的存储技术，节省空间更大，成本更低，存储容量更高。
但是，由于现有的技术一般会在晶圆上进行多层堆栈，从而形成堆栈的三维存储结构，但是这样很容易在晶圆内形成应力集中，导致晶圆的弯曲应力较大，从而影响后续的沉积和刻蚀工艺，严重时可能导致晶圆破裂。在光刻工艺中，晶圆的弯曲应力较大也会对光刻的效果产生不利影响。
发明内容
针对上述问题，本发明提出了一种三维存储结构，其中，包括一衬底；所述衬底上形成阵列式的多个凹槽；每个所述凹槽中形成有一个存储单元结构：
每个所述存储单元结构包括：
环形且垂直的柱状沟道层，用于连接一源极和一漏极；
上下相互间隔的多个控制栅极层，且每个所述控制栅极层均环绕所述柱状沟道层；
环形且垂直的柱状隔离层，用于将所述柱状沟道层与每个所述控制栅极层隔离；
其中，每个所述存储单元结构中形成有用于连接所述柱状沟道层的第一接触孔，以及用于分别连接每个所述控制栅极层的每个第二接触孔。
上述的三维存储结构，其中，所述凹槽为圆形凹槽。
上述的三维存储结构，其中，每个所述存储单元结构中的所述控制栅极层之间通过氧化层实现隔离。
上述的三维存储结构，其中，所述氧化层为氧化硅。
上述的三维存储结构，其中，环形且垂直的柱状沟道层中间采用第二氧化层进行填充。
上述的三维存储结构，其中，所述柱状隔离层由内侧向外侧依次包括：第三氧化层、第一氮化层和第四氧化层。
上述的三维存储结构，其中，所述柱状沟道层在顶部包括一桥接沟道层，所述桥接沟道层用于连接所述柱状沟道层的顶部边缘。
上述的三维存储结构，其中，所述桥接注入层的上表面覆盖有一导电辅助结构。
上述的三维存储结构，其中，所述导电辅助结构由钨金属形成。
上述的三维存储结构，其中，所述控制栅极层均为环形；
每个所述存储单元结构中，所述控制栅极层由上至下直径依次增加；
分别连接每个所述控制栅极层的每个所述第二接触孔形成于对应的所述控制栅极层的边缘。
有益效果：本发明提出的一种三维存储结构，能够避免在形成存储结构的晶圆内形成应力集中的情况，有利于保证晶圆产品的良率。
附图说明
图1为本发明一实施例中三维存储结构的剖面结构原理图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
在一个较佳的实施例中，如图1所示，提出了一种三维存储结构，其中，可以包括一衬底10；衬底10上形成阵列式的多个凹槽；每个凹槽中形成有一个存储单元结构：
每个存储单元结构可以包括：
环形且垂直的柱状沟道层21，用于连接一源极和一漏极；
上下相互间隔的多个控制栅极层22，且每个控制栅极层22均环绕柱状沟道层21；
环形且垂直的柱状隔离层23，用于将柱状沟道层21与每个控制栅极层22隔离；
其中，每个存储单元结构中形成有用于连接柱状沟道层21的第一接触孔CT1，以及用于分别连接每个控制栅极层22的每个第二接触孔CT2。
上述技术方案中，图1所示的仅为一个凹槽中的情况，每个凹槽中的存储单元结构可以是类似的，存储单元结构中各个结构的制备可以是同时完成的；每个控制栅极层22形成一条位线，且位线的数量可以根据实际情况进行设置，例如为48条或96条等；第一接触孔CT1在顶部可以通过金属互联层与其他凹槽中的第一接触孔CT1相连，以及第二接触孔CT2金属互联层与其他凹槽中相应的第二接触孔CT2相连，这是本领域的惯用技术手段，在此在不再赘述；凹槽中还可以形成有控制晶体管30，这是本领域的惯用技术手段，在此在不再赘述；衬底10可以是硅衬底；柱状沟道层21可以是由离子注入的多晶硅形成；柱状沟道层21的底部可以形成有延伸结构，用于连接柱状沟道层21和第一接触孔CT1；一个控制栅极层22与柱状沟道层21组成一个存储单元，从而在单个凹槽的存储单元结构中形成阵列排列的多个存储单元。
在一个较佳的实施例中，所述凹槽可以为圆形凹槽。
上述技术方案中，凹槽的深度应根据控制栅极层22的层数进行确认，举例来说，凹槽的深度可以是5～15um(微米)；而圆形凹槽的直径大小可以根据实际情况进行设置，在此不进行限定。
在一个较佳的实施例中，每个存储单元结构中的控制栅极层22之间可以通过氧化层OX实现隔离。
上述技术方案中，控制栅极层22与其他结构之间均可以通过氧化层OX进行隔离。
上述实施例中，优选地，氧化层OX可以为氧化硅。
在一个较佳的实施例中，环形且垂直的柱状沟道层21中间可以采用氧化层进行填充。
在一个较佳的实施例中，柱状隔离层21由内侧向外侧依次包括：氧化层、氮化层和氧化层。
上述的三层结构形成复合结构，具有良好的隔离性质，并且具有一定的电存储能力。
在一个较佳的实施例中，柱状沟道层21在顶部包括一桥接沟道层24，桥接沟道层24用于连接柱状沟道层21的顶部边缘。
上述技术方案中，桥接沟道层24可以是离子注入的多晶硅层。
上述实施例中，优选地，桥接注入层24的上表面可以覆盖有一导电辅助结构25，用于辅助桥接注入层24形成导通沟道。
上述实施例中，优选地，导电辅助结构25可以由钨金属形成。
在一个较佳的实施例中，控制栅极层22可以均为环形；
每个存储单元结构中，控制栅极层22由上至下直径依次增加；
分别连接每个控制栅极层22的每个第二接触孔CT2形成于对应的控制栅极层22的边缘。
综上所述，本发明提出的一种三维存储结构，包括一衬底；衬底上形成阵列式的多个凹槽；每个凹槽中形成有一个存储单元结构：每个存储单元结构包括：环形且垂直的柱状沟道层，用于连接一源极和一漏极；上下相互间隔的多个控制栅极层，且每个控制栅极层均环绕柱状沟道层；环形且垂直的柱状隔离层，用于将柱状沟道层与每个控制栅极层隔离；其中，每个存储单元结构中形成有用于连接柱状沟道层的第一接触孔，以及用于分别连接每个控制栅极层的每个第二接触孔；能够避免在形成存储结构的晶圆内形成应力集中的情况，有利于保证晶圆产品的良率。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种三维存储结构，其特征在于，包括一衬底；所述衬底上形成阵列式的多个凹槽；每个所述凹槽中形成有一个存储单元结构：
每个所述存储单元结构包括：
环形且垂直的柱状沟道层，用于连接一源极和一漏极；
上下相互间隔的多个控制栅极层，且每个所述控制栅极层均环绕所述柱状沟道层；
环形且垂直的柱状隔离层，用于将所述柱状沟道层与每个所述控制栅极层隔离；
其中，每个所述存储单元结构中形成有用于连接所述柱状沟道层的第一接触孔，以及用于分别连接每个所述控制栅极层的每个第二接触孔。
2.根据权利要求1所述的三维存储结构，其特征在于，所述凹槽为圆形凹槽。
3.根据权利要求1所述的三维存储结构，其特征在于，每个所述存储单元结构中的所述控制栅极层之间通过氧化层实现隔离。
4.根据权利要求3所述的三维存储结构，其特征在于，所述氧化层为氧化硅。
5.根据权利要求1所述的三维存储结构，其特征在于，环形且垂直的柱状沟道层中间采用氧化层进行填充。
6.根据权利要求1所述的三维存储结构，其特征在于，所述柱状隔离层由内侧向外侧依次包括：氧化层、氮化层和氧化层。
7.根据权利要求1所述的三维存储结构，其特征在于，所述柱状沟道层在顶部包括一桥接沟道层，所述桥接沟道层用于连接所述柱状沟道层的顶部边缘。
8.根据权利要求7所述的三维存储结构，其特征在于，所述桥接注入层的上表面覆盖有一导电辅助结构。
9.根据权利要求8所述的三维存储结构，其特征在于，所述导电辅助结构由钨金属形成。
10.根据权利要求1所述的三维存储结构，其特征在于，所述控制栅极层均为环形；
每个所述存储单元结构中，所述控制栅极层由上至下直径依次增加；
分别连接每个所述控制栅极层的每个所述第二接触孔形成于对应的所述控制栅极层的边缘。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223916A (zh) * 2020-01-13 2020-06-02 长江存储科技有限责任公司 半导体器件及其制备方法和三维存储器
CN111492480A (zh) * 2020-03-23 2020-08-04 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
US11670592B2 (en) 2020-03-23 2023-06-06 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11696439B2 (en) 2020-03-23 2023-07-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683291A (zh) * 2011-03-07 2012-09-19 海力士半导体有限公司 制造3d非易失性存储器件的方法
US20140061849A1 (en) * 2012-08-30 2014-03-06 Toru Tanzawa Three-dimensional devices having reduced contact length
CN103904083A (zh) * 2014-03-05 2014-07-02 清华大学 W形垂直沟道3dnand闪存及其形成方法
US20160163729A1 (en) * 2014-12-09 2016-06-09 SanDisk Technologies, Inc. Three-dimensional memory structure having a back gate electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683291A (zh) * 2011-03-07 2012-09-19 海力士半导体有限公司 制造3d非易失性存储器件的方法
US20140061849A1 (en) * 2012-08-30 2014-03-06 Toru Tanzawa Three-dimensional devices having reduced contact length
CN103904083A (zh) * 2014-03-05 2014-07-02 清华大学 W形垂直沟道3dnand闪存及其形成方法
US20160163729A1 (en) * 2014-12-09 2016-06-09 SanDisk Technologies, Inc. Three-dimensional memory structure having a back gate electrode

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223916A (zh) * 2020-01-13 2020-06-02 长江存储科技有限责任公司 半导体器件及其制备方法和三维存储器
CN111223916B (zh) * 2020-01-13 2023-06-16 长江存储科技有限责任公司 半导体器件及其制备方法和三维存储器
CN111492480A (zh) * 2020-03-23 2020-08-04 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
US11665892B2 (en) 2020-03-23 2023-05-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11670592B2 (en) 2020-03-23 2023-06-06 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11696439B2 (en) 2020-03-23 2023-07-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same

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