KR101939109B1 - 메모리 셀의 수직 스트링 및 지지 회로가 있는 장치 및 방법 - Google Patents

메모리 셀의 수직 스트링 및 지지 회로가 있는 장치 및 방법 Download PDF

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Abstract

장치와 방법이 개시되었다. 이러한 하나의 장치는 기판의 상면에 형성된 메모리 셀의 스트링을 포함한다. 지지 회로는 기판의 후면에 형성되고, 기판 내의 수직 상호연결부를 통해 메모리 셀의 스트링에 연결된다. 수직 상호연결부는, 서라운드 기판 트랜지스터 및/또는 서라운드 게이트 트랜지스터와 같은 트랜지스터일 수 있다.

Description

메모리 셀의 수직 스트링 및 지지 회로가 있는 장치 및 방법{METHODS AND APPARATUSES WITH VERTICAL STRINGS OF MEMORY CELLS AND SUPPORT CIRCUITRY}
우선권 출원
본 출원은 2014년 1월 22일에 출원된 미국 출원 일련 번호 14/161,170에 대한 우선권을 청구하고, 이는 본 명세서에 그 전체가 참조로서 포함된다.
컴퓨터 및 다른 전자 장치 내의 내부, 반도체, 집적 회로로서 일반적으로 메모리 장치가 제공된다. 랜덤-액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 비-휘발성(가령, 플래시) 메모리를 포함하는 많고 다양한 타입의 메모리가 있다.
집적된 회로 웨이퍼상의 증가하는 수의 메모리 셀을 형성하는 연속적인 프로세스에서, 메모리 제조자는 반도체 기둥(semiconductor pillar)을 사용하여 형성된 3차원(3D) 메모리를 비교적 최근에 개발하였다. 이러한 기둥을 따라, 메모리 셀의 수직 스트링을 형성하는 프로세스는 열 비축(thermal budget)(가령, 상승된 온도 작업 동안에 웨이퍼로 전달되는 열 에너지의 전체 양)을 생성할 수 있고, 이는 웨이퍼 상의 다른 회로를 손상시킬 수 있다. 이러한 문제점은 동일한 웨이퍼 상의 이들 기둥(pillar)의 복수의 층을 형성하는데 사용되는 열 비축에 의해 악화될 수 있다.
메모리 지지 회로를 손상시키지 않으면서 좀 더 소형의 메모리 장치를 제조하기 위한 일반적인 요구가 있다.
도 1은 메모리 셀의 스트링의 실시예의 개략도를 나타낸다.
도 2는 도 1에 따른 메모리 셀의 스트링의 반도체 구조의 실시예의 단면도를 나타낸다.
도 3은 기판의 상면에 메모리 셀의 복수의 스트링을 가지고, 기판의 후면에 CMOS 회로를 가진 장치의 실시예의 단면도를 나타낸다.
도 4는 도 3의 실시예에 따른 메모리 회로의 실시예의 개략도를 나타낸다.
도 5a-5g는 도 3의 실시예에 따른 장치를 형성하기 위한 방법의 단면도를 나타낸다.
도 6은 서라운드 기판 트랜지스터를 가진 장치의 또 다른 실시예의 단면도를 나타낸다.
도 7은 도 6의 실시예에 따른 장치의 개략도를 나타낸다.
도 8은 서라운드 기판 트랜지스터를 가진 장치의 또 다른 실시예의 단면도를 나타낸다.
도 9a-9c는 복수의 서라운드 기판 트랜지스터의 상면 및 단면의 동작도를 나타낸다.
도 10a-10b는 소형의 서라운드 기판 트랜지스터의 실시예의 상면도 및 단면도를 나타낸다.
도 11a-11h는 도 10a-10b의 실시예에 따른 소형의 서라운드 기판 트랜지스터를 형성하기 위한 방법의 실시예를 나타낸다.
도 12a-12f는 소형의 서라운드 기판 트랜지스터를 형성하기 위한 방법의 또 다른 실시예를 나타낸다.
도 13은 복수의 반도체 기둥 및 소형의 서라운드 기판 트랜지스터를 포함하는 장치의 실시예의 단면도를 나타낸다.
도 14a-14d는 스레숄드 전압 변조를 사용하여 서라운드 기판 트랜지스터의 상면 및 단면 동작도를 나타낸다.
도 15는 도 14a-14d의 실시예에 따른 드레인 전류의 로그스케일 대 스레숄드 전압의 플롯을 나타낸다.
도 16은 복수의 반도체 기둥을 포함하고, 스레숄드 전압 변조기를 서라운드 기판 트랜지스터와 통합하는 장치의 실시예의 단면도를 나타낸다.
도 17은 서라운드 기판 트랜지스터를 트랜스퍼 게이트로 포함하는 전하 펌프 회로의 실시예의 개략도를 나타낸다.
도 18a 및 18b는 전하 펌프 회로의 개략도 및 커패시터로서 서라운드 기판 트랜지스터의 등축도를 나타낸다.
도 19a-19g는 기판 내에 서라운드 게이트 트랜지스터를 형성하기 위한 방법의 실시예를 나타낸다.
도 20은 도 19a-19g의 실시예에 따른 서라운드 게이트 트랜지스터를 포함하는 장치의 실시예의 단면도를 나타낸다.
도 21은 장치 내의 기판의 양면상에 데이터 라인과 액세스 라인을 포함하는 장치의 실시예의 단면도를 나타낸다.
도 22는 도 21의 실시예에 따른 장치의 실시예의 개략도를 나타낸다.
도 23은 바닥에 데이터 라인을 가진 장치의 실시예의 단면도를 나타낸다.
이하의 상세한 설명에서, 특정한 실시예의 설명 방식에 의해 나타나고, 본 명세서의 일부를 형성하는 첨부 도면이 참조된다. 도면에서, 여러 도면에 걸쳐 유사한 숫자는 실질적으로 유사한 구성을 기술한다. 다른 실시예가 사용될 수 있고, 구조적, 논리적 및 전기적 변화가 본 개시물의 범위에서 벗어남 없이 이루어질 수 있다. 그러므로, 이하의 상세한 설명은 제한적인 의미를 가져서는 아니된다.
이하의 개시는 설명을 목적으로 NAND 비-휘발성 메모리를 참조한다. 본 개시물은 임의의 하나의 유형의 메모리에 제한되지 않는다. 예를 들어, 메모리는 비-휘발성 메모리(가령, NAND 플래시, NOR 플래시, 상변화 메모리(PCM) 등) 또는 휘발성 메모리(가령, DRAM, SRAM 등)를 포함할 수 있다.
도 1은 기판(도 3에 도시된) 위에 형성된 수직으로 스택된 메모리 셀(100)의 스트링의 실시예의 개략도를 나타낸다. 오직 설명을 위해서, 메모리 셀(100)의 스트링은 기판 위에 16개의 메모리 셀 줄(tier)(가령, 층)으로 형성될 수 있는 16개의 메모리 셀(112)을 가지는 것으로 도시된다. 대안적인 실시예는 16개보다 더 많거나 더 적은 의 메모리 셀(112) 및/또는 대략 메모리 셀 줄을 포함할 수 있다.
메모리 셀(100)의 스트링은, 메모리 셀(100)의 스트링의 하나의 말단에 있는 메모리 셀(112)들 중 하나와 공통 소스(126) 사이에 연결된 n-채널 트랜지스터일 수 있는 소스 선택 장치(120)를 포함할 수 있다. 공통 소스(126)는 가령, 공통으로 도핑된 반도체 물질 및/또는 다른 전기적으로 전도성인 물질의 슬롯을 포함할 수 있다. 공통 소스(126)는 기준 전압(VSS)(가령, 접지) 또는 전압 소스(가령, 도시되지 않은 전하 펌프 회로)에 연결될 수 있다.
메모리 셀(100)의 스트링의 다른 말단에서, 드레인 선택 장치(130)는 메모리 셀(112)들 중 하나와 데이터 라인(가령, 비트 라인)(134) 사이에 연결된 n-채널 트랜지스터일 수 있다. 데이터 라인(134)은 선택된 메모리 셀(112)의 상태를 센싱(가령, 리딩)하기 위한 센스 회로(미도시)에 결국 연결될 수 있다.
각각의 메모리 셀(112)은 가령, 플로팅 게이트 트랜지스터 또는 전하 트랩 트랜지스터를 포함할 수 있다. 각각의 메모리 셀(112)은 데이터의 2 비트를 저장하기 위한 싱글 레벨 셀(SLC) 또는 데이터의 2 또는 그 이상의 비트를 저장하기 위한 멀티플 레벨 셀(MLC)일 수 있다.
메모리 셀(112), 소스 선택 게이트 트랜지스터(120) 및 드레인 선택 게이트 트랜지스터(130)는 그들 각각의 제어 게이트상의 신호에 의해 제어될 수 있다. 메모리 셀(112)의 제어 게이트상의 신호는 액세스 라인(가령, 워드 라인)(WL0-WL15)상에 제공될 수 있다. 실시예에서, 메모리 셀의 로우(row) 내의 메모리 셀의 제어 게이트는 적어도 부분적으로 액세스 라인을 형성할 수 있다.
소스 선택 게이트 트랜지스터(120)는, 메모리 셀(100)의 스트링과 공통 소스(126) 사이의 전도성을 실질적으로 제어하기 위해, 소스 선택 게이트 트랜지스터(120)를 제어하는 제어 신호를 수신할 수 있다. 드레인 선택 게이트 트랜지스터(130)는 드레인 선택 게이트 트랜지스터(130)를 제어하는 제어 신호를 수신하여서, 드레인 선택 게이트 트랜지스터(130)가 스트링(100)을 선택 또는 비선택하는데 사용될 수 있다. 스트링(100)은 NAND 메모리 장치와 같은 메모리 장치 내의 메모리 셀의 블록 내의 메모리 셀의 복수의 스트링 중 하나일 수 있다.
도 2는 도 1의 메모리 셀(100)의 스트링의 반도체 구조의 실시예의 단면도를 나타낸다. 메모리 셀(112), 소스 선택 게이트 트랜지스터(120) 및 드레인 선택 게이트 트랜지스터(130)는 반도체 물질(210)을 적어도 부분적으로 둘러싼다(가령, 둘러싸거나 부분적으로 둘러쌈). 일 실시예에서 반도체 물질(210)은 p-타입 폴리실리콘의 기둥을 포함할 수 있고, 메모리 셀(112), 소스 선택 게이트 트랜지스터(120) 및 드레인 선택 게이트 트랜지스터(130)를 위한 채널로서 사용될 수 있다. 메모리 셀(112), 소스 선택 게이트 트랜지스터(120) 및 드레인 선택 게이트 트랜지스터(130)는 따라서, 반도체 물질(210)의 기둥과 관련될 수 있다. 반도체 물질(210)의 기둥은 소스 캡(220)(가령, n+ 타입 폴리실리콘) 및 드레인 캡(230)(가령, n+ 타입 폴리실리콘) 사이에서 연장될 수 있다. 소스 캡(220)은 반도체 물질(210)의 기둥과 전기적 접촉될 수 있고, 반도체 물질(210)과 p-n 접합을 형성할 수 있다. 드레인 캡(230)은 반도체 물질(210)의 기둥과 전기적 접촉될 수 있고, 반도체 물질(210)과 p-n 접합을 형성할 수 있다. 소스 캡(220)은 반도체 물질(210)의 기둥을 위한 소스일 수 있고, 드레인 캡(230)은 반도체 물질(210)의 기둥을 위한 드레인일 수 있다. 소스 캡(220)은 공통 소스(126)에 연결될 수 있다. 드레인 캡(230)은 데이터 라인(134)에 연결될 수 있다.
도 3은 기판(301)의 상면에 기둥을 따라 형성되고 기판(301)으로부터 외부로 연장되는 메모리 셀(300)의 복수의 스트링을 가진 장치의 실시예의 단면도를 나타낸다. 예를 들어, 도 3에 도시된 바와 같은 메모리 셀(300)의 복수의 스트링은 기판(301)상에 형성되고, 외부로 연장될 수 있다. 메모리 셀의 적어도 하나의 스트링은 각각의 기둥을 따라 형성될 수 있다.
메모리 셀(300)의 복수의 스트링은 알려진 바와 같이, 기판(301)의 상면에 걸쳐 수평으로 형성된 메모리 셀(320-323)의 스트링의 복수의 그룹(가령, 블록)을 포함할 수 있다. 또 다른 실시예에서, 메모리 셀(320-323)의 스트링의 복수의 그룹은 기판(301)의 상면으로부터 줄로(미도시) 수직으로 연장되어 형성될 수 있다.
기판(301)은 실리콘 기판일 수 있다. 또 다른 실시예는, 게르마늄과 같은 다른 기판 물질 또는 기판 물질의 조합을 사용할 수 있다. 기판(301)은 또한 실리콘-온 절연체(SOI) 구조를 포함할 수 있다.
기판(301)은 회로(302)(가령, 상보적 금속 산화막 반도체(CMOS) 회로)를 기판(301)의 후면상에 포함할 수 있다. 이러한 회로(302)는 기판(301)의 상면상에 형성된 메모리 셀(300)의 복수의 스트링을 위한 지지 회로를 포함할 수 있다. 실시예에서, 지지 회로(302)는 CMOS 회로(302)일 수 있다. 다른 실시예는 메모리 셀(300)의 복수의 스트링을 구성하는데 사용되는 제작 기술과 상이한, 지지 회로(302)를 구성하는데 다른 집적 회로 제작 기술을 사용할 수 있다. 지지 회로(302)는 메모리 셀의 복수의 스트링에 의해 사용되거나 연결될 수 있는 임의의 회로로서 형성될 수 있다.
기판(301)의 후면상의 지지 회로(302)는 수직 상호연결부(304)(가령, 쓰루 실리콘 비아(TSV))를 통해 메모리 셀(300)의 복수의 스트링에 연결될 수 있다. 이후에 기술되는 바와 같이, 이들 수직 상호연결부(304)는 지지 회로(302)를 메모리 셀(300)의 복수의 스트링에 연결시킬 수 있는 트랜지스터(305)(가령, 고전압 트랜지스터)를 포함할 수 있다. 일 실시예에서, 이후에 기술되는 바와 같이, 트랜지스터(305)는 또한 서라운드 기판 트랜지스터(305)(SST)로 언급될 수 있다.
기술 분야에서의 당업자에 의해 알려진 바와 같이, 서라운드 게이트 트랜지스터(SGT)는, 채널 영역의 각각의 말단에 소스/드레인 영역과 함께, 채널 영역으로서의 역할을 하는 중앙 반도체 영역을 포함할 수 있다. 제어 게이트는 중앙 반도체 영역을 둘러쌀 수 있다. SST는, 기판이 제어 게이트를 둘러싸면서, 트랜지스터의 중앙에 제어 게이트를 포함한다는 점에서 상이하다. 따라서, SST의 채널 영역은 제어 게이트를 둘러싼다.
지지 회로(302)가 노출되는 열 비축(thermal budget)을 감소시키기 위하여, 지지 회로(302)를 형성하기 이전에, 메모리 셀(300)의 복수의 스트링이 형성(가령, 제작)될 수 있다. 따라서, 지지 회로(302)는 메모리 셀의 스트링의 복수의 그룹(가령, 줄(tier))의 제작으로부터 생성되는 전체 열 비축에 노출되지 않을 수 있다. 이러한 제작 흐름은 도 5a-5g에 도시되고 이후에 기술된다.
도 4는 도 3의 실시예에 따른 메모리 회로의 실시예의 개략도를 나타낸다. 명확성을 위해, 이 도면은 메모리 셀(320)의 하나의 그룹의 스트링, 지지 회로(302) 및 서라운드 기판 트랜지스터(305)와 관련된 회로만을 도시한다. 기술 분야에서의 당업자는 이 회로가 메모리 셀의 스트링의 추가 그룹을 위해 복제될 수 있다는 것을 깨달을 것이다.
도 3의 메모리 셀(320)의 스트링의 그룹은 도 3의 기판(301)의 상면상에 형성될 수 있는 메모리 셀 어레이(320)의 개략도에 의해, 도 4에 나타난다. 이러한 메모리 셀 어레이(320)는 기판(301)의 후면상에 형성된 지지 회로(302)를 사용할 수 있다. 지지 회로(302)는 가령 페이지 버퍼(401-406) 및 디코더(410-415)를 포함할 수 있다.
메모리 셀 어레이(320)는, 기판(301)의 상면과 기판(301)의 후면 사이에 형성된 개별적인 서라운드 기판 트랜지스터(420-431)를 통해 지지 회로(302)에 연결될 수 있다. 서라운드 기판 트랜지스터(420-431)는, 메모리 작업(가령, 메모리 어레이(320)를 프로그래밍하거나 삭제하는)을 위해 비교적 고전압(가령, 15V-20V)에서 이들의 커플링의 기능 때문에, 고전압 트랜지스터로 언급될 수 있다.
도 5a-5g는 도 3에 도시된 바와 같은, 기판(301)의 상면상의 메모리 셀의 복수의 스트링 및 기판(301)의 후면상의 지지 회로(302)를 가진 장치의 제작을 위한 프로세스 흐름의 실시예를 나타낸다. 도 5a-5g의 프로세스 흐름은, 다른 프로세스 흐름이 동일하거나 실질적으로 유사한 결과를 달성하기 위해 사용될 수 있으므로, 오직 설명을 위함이다.
도 5a를 참조하면, 기판(500)은 실리콘의 p-타입 기판을 포함할 수 있다. 다른 실시예는 다른 물질 및 다른 전도성 타입을 사용할 수 있다. 오프닝(가령, 홀)(510, 511)은 기판(500) 내에 형성(가령, 직접적으로 에칭됨)될 수 있고, 전기적 절연성 물질(504)(가령, 산화물, SiO2)로 라이닝(lined with)되고 나서, 전기적 전도성 물질(503)(가령, 금속, 폴리실리콘)로 채워질 수 있다. 오프닝(510, 511)이 형성되어서, 이들은 기판(500)과 일관하여 겪지 않는다. 확산 영역(501)(가령, n+ 확산)은 기판(500)의 상면상에 형성될 수 있다. 확산 영역(501)은 기판 전도성과 반대의 전도성을 가지고 주입될 수 있다.
도 5b는 기판(500)의 상면에 형성된 메모리 셀의 복수의 스트링을 나타낸다. 이러한 스트링의 반도체 기둥(520-525)은 기판(500)의 상면상의 n+ 확산(501)에 연결될 수 있다. 일 실시예에서, n+ 확산(501)은 메모리 셀의 복수의 스트링을 위한 소스로서 동작할 수 있다.
하나의 오프닝(510) 내의 전기적 전도성 물질은 전도체(527)를 통해 n+ 확산(501)에 연결될 수 있다. 다른 오프닝(511) 내의 전기적 전도성 물질은 전도체(526)를 통해 데이터 라인(528)에 연결될 수 있다. 그리고 나서, 데이터 라인(528)은 반도체 기둥(520-525)의 각각에 연결될 수 있다.
도 5c는 복수의 기둥(520-525) 위에 형성되고, 기판(500)에 연결된 기계적 지지 기판(530)을 나타낸다. 기계적 지지 기판(530)은, 특히 도 5d에 도시된 기판 씨닝 프로세스(substrate thinning process) 동안에 다른 회로는 물론, 복수의 기둥(520-525)을 보호하고 지지하는데 도움을 줄 수 있다. 기계적 지지 기판(530)은 일시적이어서 나중에 제거될 수 있고, 또는 장치의 일부로서 영구 지지대로서 유지될 수 있다.
도 5d는 그리고 나서, 기판(500)이 씨닝될 수 있다는 것을 나타낸다. 기판의 후면상에 그라인딩 프로세스(grinding process)가 사용되어서, 두께를 감소시킬 수 있다. 예를 들어, 그라인딩 프로세스는 2-10 ㎛ 두께 기판을 제조하는데 사용될 수 있다.
그라인딩 프로세스 동안에, 이후의 제작 단계에서 접근 가능하도록 되기 위하여, 오프닝(510, 511) 내의 전기적 전도성 물질(503)은 이제 후면상에 노출된다. 오프닝(510, 511) 내의 전기적 전도성 물질(503)은 이제 메모리 셀(300)의 상면 스트링과 후면 지지 회로(302) 사이에 수직 상호연결부(가령, TSV)로서의 역할을 할 수 있다(오프닝(510, 511) 내의 전기적 전도성 물질(503)은 때때로 본 명세서에서 수직 상호연결부(510, 511)로 언급됨).
도 5e는 기판(500) 내로 형성(가령, 도핑)되는 서로 다른 전도성 웰(531-533)을 나타낸다. 도시된 실시예에서, 하나의 n-웰(531)과 두 개의 p-웰(532-533)은 기판 내에 형성된다. 다른 실시예는 서로 다른 전도성을 가진 다른 양의 웰을 형성할 수 있다.
도 5f는 도 3에서 이전에 나타난 바와 같은 다양한 지지 회로(가령, CMOS 지지 회로)(302)를 나타낸다. 지지 회로를 위한 확산 영역은 관련 웰(531-533) 내에 주입될 수 있다. 지지 회로의 나머지 소자도 기판 내에 또는 후면 기판에 형성될 수 있다. 예를 들어, 제1 금속층(540) 및 제2 금속층(541)은, 가령, 지지 회로(302)의 다양한 CMOS 디코더, 버퍼 및 트랜지스터를 형성하기 위하여, CMOS 제작 방법 동안에 형성될 수 있다. 다른 실시예는 금속층 또는 CMOS 제작 방법을 사용하지 않을 수 있다.
도 5g는 트랜지스터(가령, HV 트랜지스터)(550)가 기판(500)의 후면상에 형성될 수 있는 실시예를 나타낸다. 트랜지스터(550)는 메모리 셀의 복수의 스트링의 메모리 셀의 제어 게이트를 위한 제어 게이트 드라이버로서 사용될 수 있다. 트랜지스터(550)는 한 쌍의 소스/드레인 영역(551, 552)으로 형성될 수 있다. 소스/드레인 영역 중 하나(551)는 전도체(553)로 수직 상호연결부(510)들 중 하나에 연결될 수 있다. 기판(500)의 후면상의 지지 회로가 형성된 이후에, 기계적 지지 기판이 제거될 수 있다.
도 6은 수직 상호연결부(510)가 메모리 셀의 복수의 스트링의 메모리 셀의 제어 게이트를 위한 제어 게이트 드라이버로서 역할을 하는 SST(600)인 장치의 실시예의 단면도를 나타낸다. 이러한 실시예에서, SST(600)는, 전기적 절연 물질(504) 및 전기적 전도성 물질(503)과 같이, 다른 수직 상호연결부(511)와 실질적으로 유사한 구조를 가질 수 있다. 그러나, SST(600)는, 적절히 바이어스될 때, 기판(500) 내의 전기적 절연성 물질(504) 아래에 채널(630)을 생성할 수 있는 소스/드레인 영역(601, 602)을 추가로 가질 수 있다. 전기적 전도성 물질(503)은 SST(600)의 제어 게이트로서의 역할을 할 수 있다.
도 6의 실시예에서, 기판(500)의 상면상의 하나의 소스/드레인 영역(602)은 메모리 셀의 복수의 스트링의 메모리 셀을 위한 제어 게이트의 로우에 연결될 수 있다. 기판(500)의 후면상의 다른 소스/드레인 영역(601)은 WL 어드레스 신호들 중 하나에 연결될 수 있다. 전기적 전도성 물질(503)(가령, SST 제어 게이트)은 도시되지 않은 다른 메모리 지지 회로(가령, 로우 디코더)에 연결될 수 있다.
도 6의 장치의 이러한 하나의 실행예는 도 7에 나타난다. 도 7은 SST(600)를 수직 상호연결부로서 포함할 수 있는 도 6의 장치의 실시예의 개략도를 나타낸다.
개략도는 각각의 데이터 라인(BL0, BL1)에 각각 연결된 메모리 셀의 복수의 스트링(720, 721)을 나타낸다. 특정한 메모리 셀(710)의 제어 게이트는 복수의 제어 게이트 드라이버(700)의 제어 게이트 드라이버로서 역할을 하는, 도 6의 SST(600)의 하나의 소스/드레인 연결부(가령, 소스 드레인 영역)에 연결될 수 있다. SST(600) 제어 게이트 드라이버의 다른 소스/드레인 연결부(가령, 소스/드레인 영역)는 WL 어드레스 신호(S0)에 연결될 수 있다.
복수의 제어 게이트 드라이버(700)들 중 특정한 제어 게이트 드라이버를 선택하기 위한 로두 디코더(701)는 복수의 제어 게이트 드라이버(700)들의 제어 게이트에 연결될 수 있다. 전하 펌프(702)도, 제어 게이트 드라이버를 바이어스하기 위한 전압을 생성하기 위해, 복수의 제어 게이트 드라이버(700)의 제어 게이트에 연결될 수 있다.
도 8은 도 6의 SST(600) 실시예와 유사한 실시예를 나타내지만, SST(600)의 채널 길이는 기판의 에칭 방향에 의해 바뀔 수 있다. 에칭은 디프레션(depression)을 생성할 수 있는데, 여기서, 채널 길이를 짧게 하고, SST(600)의 전기적 특성을 변경하도록 SST(600)가 형성된다.
도 9a-9c는 서로 비교적 근접하여서, 트랜지스터 작업 동안에 생성된 이들 각각의 전기장이 인접한 SST의 전기적 특징에 영향을 미치는 복수의 SST를 가진 실시예의 상면 및 단면의 동작도를 나타낸다. 도 3의 장치는 도 7의 개략도에 도시되고 이전에 논의된 바와 같이, 비교적 근접한 복수의 SST를 포함할 수 있다.
도 9a는 기판 내에 형성될 수 있는 7개의 SST(900-906)의 상면도를 나타낸다. 각각의 SST(900-906)는 기판의 상면에 원형 소스/드레인 영역(910) 및 기판의 후면에 원형 소스/드레인 영역(913)을 포함할 수 있다(도 9b 참조). 전기적 절연성 물질(911)(가령, 산화물, SiO2)은 각각의 오프닝의 측면을 라이닝(line)할 수 있고, 기판 및 소스/드레인 영역(910, 913)으로부터 전기적 전도성 물질(가령, 제어 게이트)(912)를 분리할 수 있다.
도 9b는 도 9a의 SST(900, 903, 906)를 관통하는 축 X-X'를 따른 단면도를 나타낸다. 이러한 도면은 도 9c의 작업도에 도시된 바와 같이, 인접한 SST(901-906)에 의해 생성될 수 있는 중앙 SST(900)을 위한, 전체적으로 고갈되고, 낮은 스레숄드 채널 영역을 나타낸다.
SST(900, 903, 906)는 얕은 트렌치 소자격리(STI)(960)에 의해 분리될 수 있다. 다른 실시예는 상단 STI(960)만, 하단 STI(960)만 사용할 수 있거나, 상단과 바닥에 STI(960)를 사용하지 않을 수 있다.
도 9c는 도 9a의 SST(900-906)의 상면 작업도를 나타낸다. 적절하게 바이어스될 때, 외부 SST(901-906)(가령, 보조 게이트(assist gate)) 각각은 중앙 SST(900) 주위에 원형 패턴으로 각각의 고갈 영역(920)을 생성한다. 중앙 SST(900)를 마주하는 고갈 영역(920)의 아크(921)의 약 120°는 중앙 SST(900)의 채널 영역에 영향을 미친다. 따라서, 중앙 SST(900)를 둘러싸는 SST(901-906)의 6개로, 각각의 외부 SST(901-906)로부터 고갈 영역 아크(921)는 중앙 SST(900)의 채널 영역에 360°고갈 영향을 미칠 수 있다. 이는 중앙 SST(900)의 채널 영역을 위한 감소된 스레숄드 전압(Vth)을 초래할 수 있다.
도 10a 및 10b는 도 3의 장치로 포함될 수 있는 트랜지스터의 또 다른 실시예를 나타낸다. 이러한 실시예는 소형의 서라운드 기판 트랜지스터(C-SST)이다. 이러한 트랜지스터는 기판내로 포함될 수 있어서, 기판상에 형성된 트랜지스터에 비해 더 적은 면적이 사용될 수 있다.
도 10a는 기판(1000) 내의 실질적으로 환형 패턴(가령, 적어도 부분적으로 원형)으로 형성된 드레인(1001)을 나타낸다. 전기적 절연성 물질(가령, 게이트 절연체, 산화물, SiO2)은 드레인(1001)과 실질적으로 환형 패턴인 제어 게이트(1003)(가령, 금속, 폴리실리콘) 사이의 실질적으로 환형 패턴으로 형성된다. 또 다른 전기적 절연성 물질(1005)(가령, 산화물, SiO2)은 제어 게이트(1003)와, 트랜지스터의 중앙에 실질적으로 원형 패턴으로 형성될 수 있는 금속 플러그(1004) 사이의 실질적으로 환형 패턴으로 형성된다. 도 10b의 단면도에서 도시된 바와 같이, 제1 전기적 절연성 물질(1002) 및 제2 전기적 절연성 물질(1005)은 하나의 연속적인 전기적 절연성 물질일 수 있다.
도 10b는 X-X' 축을 따른 도 10a의 C-SST의 단면도를 나타낸다. 이러한 도면은 기판(1000) 내에 형성되고, 금속 플러그(1004)에 연결된 소스(1010)가 추가되어 도시된다. 따라서, 소스(1010)는 연결부로서 사용되는 금속 플러그(1004)를 통해 기판(1000)의 상면에 접근 가능할 수 있다.
C-SST의 기판은 p-타입 벌크 실리콘 물질 또는 다른 어떤 기판 물질일 수 있다. 기판(1000)이 p-타입 물질이라면, 드레인(1001) 및 소스(1010)는 N+ 도핑된 영역일 수 있다. 또 다른 실시예에서, 기판(1000)이 n-타입 물질이라면, 드레인(1001) 및 소스(1010)는 p-타입 물질일 수 있다.
도 11a-11h는 도 10a 및 10b의 C-SST를 형성하기 위한 제작 프로세스의 실시예를 나타낸다. 도 11a 및 11b는 기판(1101)내에 형성된 오프닝(1100)의 상면도 및 단면도를 각각 나타낸다. X-X' 축은 오프닝(1100)을 이등분하는 것으로 도시되고, 제작 프로세스의 이후 단계의 단면도를 나타내기 위해 사용된다. 예를 들어, 도 11b, 11d, 11f 및 11h는 X-X' 축을 따른 프로세스의 단면도를 나타낸다.
도 11c 및 11d는, 게이트 절연체(1102)(가령, 산화물, SiO2)이 오프닝(1100)을 라이닝하여 형성된 이후의 오프닝(1100)의 상면도 및 단면도를 각각 나타낸다. 제어 게이트 물질(1103)(가령, 폴리실리콘, 금속)이 게이트 절연체(1102) 내에 형성되어서, 1103은 1102에 의해 둘러싸인다.
도 11e 및 11f는, 드레인(1105)이 게이트 절연체(1102)의 외부 둘레 주위에 기판(1101) 내의 환형 방식으로 도핑된 이후의, 상면도 및 단면도를 각각 나타낸다. 오프닝(1106)은 제어 게이트 물질(1103) 내에 형성되었다. 소스(1104)는 오프닝(1106)의 바닥에서 기판(1101)내로 도핑된다.
도 11g 및 11h는, 게이트 물질(1103) 내의 오프닝의 측면이 전기적 절연성 물질(가령, 산화물, SiO2)(1110)로 라이닝된 이후의, 상면도 및 단면도를 각각 나타낸다. 소스(1104) 위의 오프닝(1106)의 바닥은 전기적 절연성 물질(1110)이 없다. 그리고 나서, 금속 플러그(1111)가 오프닝(1106) 내에 형성되어서, 소스(1104)와 접촉하고, 기판(1101)의 상면 표면 위에서 연장된다. 전기적 절연성 물질(1110)은 또한, 기판(1101)의 상면 표면 위에서 연장될 수 있고, 실질적으로 금속 플러그(1111)의 연장된 외부 표면 주위를 감쌀 수 있다.
도 12a-12f는 C-SST의 또 다른 실시예를 나타낸다. 이러한 C-SST는, 소스가 상면 표면상에 형성될 수 있어서 이전 실시예의 금속 플러그가 더 이상 필요하지 않은, 링-타입 C-SST일 수 있다.
도 12a 및 12b는, 환형 링 오프닝(1201)이 기판(1200) 내로 형성된 이후의, 상면도 및 단면도를 각각 나타낸다. 환형 링 오프닝(1201)은 기판(1200)의 상면으로 연장되는 기판 물질의 중앙 기둥(1220)을 남겨둔다.
도 12c 및 12d는, 환형 링(1201)이 게이트 절연체(1203)(가령, 산화물, SiO2)로 라이닝 된 이후의, 상면도 및 단면도를 각각 나타낸다. 그리고 나서, 게이트 절연체(1203) 내의 환형 링(1201)은 게이트 물질(1204)(가령, 금속, 폴리실리콘)로 채워질 수 있다.
도 12e 및 12f는, 드레인(1210)이 환형 링(1201) 주위의 기판(1200)의 상면 표면 상에 환형 방식으로 도핑된 이후의, 상면도 및 단면도를 각각 나타낸다. 소스(1211)는 환형 링(1201)의 중앙내의 기판 기둥(1220)의 상단에 도핑될 수 있다. 기판이 p-타입 물질일 때, 드레인(1210) 및 소스(1211)는 n-타입 영역일 수 있다. 또 다른 실시예에서, 기판이 n-타입 물질일 때, 드레인(1210) 및 소스(1211)는 p-타입 영역일 수 있다.
도 13은 도 3의 장치의 실시예에 통합되는 C-SST(1400)의 실시예를 도시한다. 도시된 실시예에서, C-SST(1300)는 메모리 셀(1312)의 스트링과 사용되는 선텍 게이트(1311)(가령, 선택 게이트 드레인)를 위한 드라이버 트랜지스터(가령, HV-드라이버)로서 사용될 수 있다. C-SST(1300)는 기판(1301) 내에 형성되어서, 소스는 기판(1301)의 상면에 형성된 메모리 셀(1312)의 복수의 스트링에 접근 가능하다. 도시된 실시예에서, C-SST(1300)의 소스는 도 10a 및 10b의 실시예에서와 같이, 금속 플러그를 통해 접근 가능하다. 또 다른 실시예는 도 12a-12f의 C-SST 실시예를 사용할 수 있다.
도 13의 실시예는, C-SST(1300)가 선택 게이트(1311)에 연결되도록 나타난 것과 실질적으로 동일한 방식으로, 추가적인 드라이버 트랜지스터(미도시)에 연결될 수 있는 복수의 기둥(1310)을 도시한다. 이들 기둥(1310)은 드라이버 트랜지스터를 메모리 셀 제어 게이트나 다른 선택 게이트(가령, 소스 선택 게이트)에 연결하는데 사용될 수 있다. 이러한 도면은 데이터 라인 접촉부(1314)를 통해 메모리 셀의 스트링에 연결된 데이터 라인(1313)도 도시한다.
도 14a-14d는 SST(1452)의 스레숄드 전압(Vth)이 이웃하는 SST(1450, 1451)(가령, 보조 게이트)에 의해 변조될 수 있는, 도 6 및 8의 실시예의 서라운드 기판 트랜지스터(SST)의 잠재적인 사용을 나타낸다. 이러한 실시예는 도 3의 장치에서 데이터 라인 클램프 트랜지스터로 사용될 수 있다. 데이터 라인의 사전-충전 작업 동안에, 데이터 라인 클램프 트랜지스터의 스레숄드 전압(Vth)은 로우로 변조될 수 있다. 데이터 라인의 센스 작업 동안에, 스레숄드 전압(Vth)은 충전 공유 센싱 때문에, 하이로 변조될 수 있다.
도 14a 및 14c는 두 개의 보조 게이트(1450, 1451)를 사용하는 SST의 상면 작업도를 나타낸다. 도 14b 및 14d는 X-X'축을 통해 SST의 단면 작업도를 나타낸다. 도시된 실시예에서, 보조 게이트(1450, 1451)는 소스/드레인 영역을 가지지 않는다. 이는 좀 더 소형의 레이아웃 면적을 초래한다.
도 14a 및 14b는 비활성화된(가령, 턴오프된) 보조 게이트(1450, 1451)를 도시한다. 따라서, 중앙 SST(1452)를 바이어스하는 것은 더 높은 스레숄드 전압(Vth)을 사용하여서, 중앙 SST(1452) 주위에 고갈 영역(1460)을 생성할 수 있다. 도 14c 및 14d는 적절한 바이어싱에 의해 활성화된(가령, 턴온된) 보조 게이트(1450, 1451)를 나타낸다. 보조 게이트(1450, 1451)의 고갈 영역(1461, 1462)은 중앙 SST(1452) 주위에 각각 완전히 고갈된 영역(1470, 1471)일 수 있어서, 더 낮은 스레숄드 전압(Vth)이 중앙 SST(1452)에서 사용될 수 있다.
도 15는 y-축을 따라 드레인 전류 log(ID)의 로그스케일 플롯 대 실리콘으로부터 생성된 데이터를 사용하여 x-축을 따라 스레숄드 전압(Vth)을 나타낸다. 이러한 그래프는, 보조 게이트가 비활성화될 때(가령, 바이어스=로우), 그리고 보조 게이트가 활성화될 때(가령, 바이어스=하이) 각각, log(ID) 대 Vth의 플롯(1570, 1571)을 나타낸다. 보조 게이트가 활성화될 때 스레숄드 전압은 감소될 수 있다는 것을 볼 수 있다.
도 16은 도 14a-14d의 실시예를 포함할 수 있는 도 3의 장치의 실시예의 단면도를 나타낸다. 도 16의 도시된 실시예는 데이터 라인 사전-전하 및 센스 작업을 위한 데이터 라인 클램프 트랜지스터를 위한 스레숄드 전압(Vth) 변조를 사용할 수 있다.
도 16은 그 두 개의 보조 게이트(1601, 1602)가 있는 데이터 라인 클램프 SST(1600)을 나타낸다. 대안적인 실시예는 더 많거나 더 적은 수의 보조 게이트를 사용할 수 있다. 데이터 라인 클램프 SST(1600)의 드레인/소스 영역(1610) 중 하나는 전도체(1621)에 의해 데이터 라인(1620)에 연결될 수 있다. 데이터 라인 클램프 SST(1600)의 다른 드레인/소스 영역(1611)은 페이지 버퍼 드라이버 트랜지스터(1660)의 드레인/소스 영역(1650)에 연결될 수 있다. 데이터 라인 클램프 SST(1600)는, 가령 메모리 셀(300)의 복수의 스트링 상면까지 후면 회로(302)의 일부가 되는 페이지 버퍼 드라이버(1660)에 선택적으로 연결되기 위하여, 기판(1670) 내의 수직 상호연결부로서 사용될 수 있다.
도 16의 실시예는 단지 설명을 위함이다. 본 명세서에 기술된 바와 같은 SST는 도 16에 도시된 것 이외의 다른 사용예를 가질 수 있다. 예를 들어, SST는 도 17에 도시된 바와 같이, 전하 펌프 회로 내의 트랜스퍼 게이트로서 사용될 수 있다.
도 17은 SST(1700-1703)을 사용하여 트랜스퍼 게이트로서의 전하 펌프 회로의 실시예의 개략도를 나타낸다. 도 9a-9c의 보조 게이트 실시예를 사용하여, 전형적인 종래 기술의 전하 펌프 트랜스퍼 게이트에 비해, 더 낮은 스레숄드 전압(Vth)이 달성될 수 있다. 이는, 전형적인 종래 기술의 전하 펌프보다 비교적 더 높은 효율성과 더 낮은 전력을 초래할 수 있다.
도 18a 및 18b는 SST의 또 다른 실시예를 나타낸다. 도 18a는 SST(1800-1803)가 커패시터로서 사용될 수 있는 전하 펌프의 개략도를 나타낸다. 또한, SST는 다이오드 연결된 트랜지스터(M0-M4)로서 사용될 수 있다. 도 18b의 실시예에서, 커패시터(1800-1803) 및 다이오드 연결된 트랜지스터(M0-M4)는 기판(301) 내에 형성된다.
도 19a-19g는 도 3의 장치를 위한 기판과 같은, 기판 내의 서라운드 게이트 트랜지스터(SGT)를 형성하기 위한 프로세스 흐름을 나타낸다. SGT가 형성되어서, 이들의 접촉부는, 이후의 단계에서 메모리 셀의 복수의 스트링에 연결되기 위하여, 기판(1900)의 상면을 통해 접근 가능하게 된다. 결과로 나온 트랜지스터는 전형적인 종래 기술의 SGT에 비해, 비교적 감소된 면적을 가질 수 있는, 프로그램 및 삭제 전압을 위한 비교적 고전압(가령, 대략 15-20V) 서라운드 게이트 트랜지스터(HV-SGT)로서 사용될 수 있다.
도 19a에 도시된 바와 같이, 프로세스는, 전기적 절연성 물질(가령, 산화물, SiO2)로 채워질 수 있는 복수의 오프닝(가령, 트렌치(1910-1913))를 형성함에 의해 기판(1900) 내의 트렌치 소자격리를 생성할 수 있다. 도 19b는 기판(1900) 내에 형성된 다양한 이온 주입 및 확산 영역(1920-1923)을 나타낸다. 예를 들어, 두 개의 제1 소자격리 트렌치(1910, 1911) 사이에, n-채널 HV-SGT 게이트(1920)가 형성될 수 있다. 두 개의 제2 소자격리 트렌치(1912, 1913) 사이에, p-채널 HV-SGT 게이트(1921)가 형성될 수 있다. p-웰(1922)은 추가적인 회로를 위한 하나의 영역내에서 형성될 수 있는 반면, n-웰(1923)은 추가적인 회로를 위한 또 다른 영역 내에서 형성될 수 있다.
도 19c는 n-채널 게이트(1920) 내에 형성된 오프닝(가령, 트렌치(1930)) 및 p-채널 게이트(1921) 내에 형성된 오프닝(가령, 트렌치(1931))를 나타낸다. 트랜치(1930, 1931)는 각각 전기적 절연성 물질(1932, 1933)(가령, 산화물, SiO2)로 라이닝될 수 있다.
도 19d는 게이트 내에 형성되고, 게이트의 반대 전도성을 가진 반도체 물질(가령, 폴리실리콘)으로 채워진 절연체-라이닝된 트렌치(1930, 1931)를 나타낸다. 다시 말해, n-채널 게이트(1920) 내의 트렌치(1930)는 p-도핑된 반도체 물질(1934)로 채워질 수 있는 반면, p-채널 게이트(1921) 내의 트렌치(1931)는 n-도핑된 반도체 물질(1935)로 채워질 수 있다. 반도체 물질(1934, 1935)은 결국 각각의 HV-SGT를 위한 채널 게이트로서 역할을 할 수 있다. 그리고 나서, 소스(1936, 1937)(가령, 각각 n+ 및 p+)는 이들 각각의 반도체 물질(1934, 1935)의 상단 부분내에 형성될 수 있다.
도 19e는 기판(1900) 내에 형성된 결과로 나온 HV-SGT(1950, 1951)를 나타낸다. 메모리 셀(300)의 복수의 스트링은 기판(1900) 위에 형성될 수 있다. 이러한 경우에, 메모리 셀(300)의 복수의 스트링은 p-웰(1922) 및 n-웰(1923) 위에 형성될 수 있다. HV-SGT(1950)들 중 하나는, 드라이버 트랜지스터(가령, 제어 게이트 드라이버)로서 사용될 메모리 셀(300)의 복수의 스트링에 전도체(1960)를 통해 연결될 수 있다. 기계적 지지부(1961)는 메모리 셀(300)의 복수의 스트링 위에 형성될 수 있다. 이전 실시예와 같이, 기계적 지지부(1961)는 일시적이거나 영구적일 수 있다.
도 19f는 기판(1900)의 일부를 제거하는 그라인딩 프로세스의 결과를 나타낸다. 이러한 프로세스는 p-웰(1922) 및 n-웰(1923)은 물론, HV-SGT(1950, 1951)의 후면을 노출시킨다. 실시예에서, 기판(1900)은 대략 2 ㎛로 감소될 수 있다. 다른 실시예는 다른 두께를 사용할 수 있다.
도 19g는 드레인(1970, 1971)(가령, 각각 n+ 및 p+)이 이들 각각의 HV-SGT(1950, 1951)의 반도체 물질(1934, 1935)의 노출된 말단내에 형성될 수 있다는 것을 나타낸다. 게이트 접촉부(1972, 1973)(가령, 각각 p+ 및 n+)도 이들 각각의 HV-SGT(1950, 1951)의 게이트(1920, 1921)를 바이어스하는데 사용될 수 있는 것과 같이 형성될 수 있다. 추가적인 회로(1990, 1991)는 각각의 웰(1922, 1923)을 통해 접근될 수 있는 기판(1900)의 후면상에 형성될 수 있다.
도 20은 도 19a-19g의 HV-SGT(1950, 1951)의 또 다른 실시예를 나타낸다. 도 20의 실시예에서, 에칭 프로세스(가령, 방향성 에칭)는 후면 드레인(1970, 1971) 및 게이트 접촉부(1972, 1973)를 형성하기 이전에, 채널 영역 길이을 짧게하는데 사용될 수 있다.
도 21은, 데이터 라인과 액세스 라인이 메모리 셀(300)의 복수의 스트링의 상단에 위치되는 것이 아니라, 기판의 양면에 위치될 수 있는 실시예의 단면도를 나타낸다. 도 21은 로컬 데이터 라인(2100)이 트랜지스터의 상단 소스/드레인(2103)에 연결된 전도체(2101)를 통해, 수직 상호연결부로서의 역할을 하는 트랜지스터(2102)(가령, HV-SST)에 연결된다는 것을 나타낸다. 트랜지스터의 후면 소스/드레인(2104)은 글로벌 데이터 라인(미도시) 및 로컬 데이터 라인 래치(2106) 모두에 연결된다.
도 22는 도 21의 단면도의 개략도를 나타낸다. 이러한 도면은 메모리 셀(300)의 복수의 스트링에 연결되는 로컬 데이터 라인 래치(2106)에 연결된 글로벌 데이터 라인(2200)을 나타낸다. 메모리 셀(300)의 복수의 스트링은 기판의 상면에 있다. 래치(2106) 및 글로벌 데이터 라인(2200)은 기판의 후면에 있다. 기판의 후면에 있는 래치(2106)는 기판 내에 형성되는 HV-SST(2102)에 의해 메모리 셀의 복수의 스트링에 연결된다. 이러한 실시예는, 동일한 서브-어레이에서 복수의 로컬 데이터 라인과 줄지어 있는 글로벌 데이터 라인을 공유함은 물론, 복수의 페이지 리드 및 프로그램 작업을 가능하게 할 수 있다.
도 23은 바닥 데이터 라인 아키텍처를 가진 기판의 상면에 형성된 메모리 셀의 복수의 스트링의 단면도를 나타낸다. 소스(2300)는 기판으로부터 가장 멀리 있는 메모리 셀의 복수의 스트링의 상단에 도시되는 반면, 데이터 라인(2301)은 메모리 셀의 복수의 스트링과 기판 사이에 있는 메모리 셀의 복수의 스트링의 바닥에 있다. 데이터 라인은 기판내에 형성된 HV-SST(2302)의 상면 소스/드레인 영역(2304)에 연결된다. 후면 소스/드레인 영역(2305)은 페이저 버퍼 회로(2306)에 연결된다. HV-SST(2307)의 제어 게이트는 데이터 라인 클램프 게이트(미도시)에 연결된다.
예를 들어, 장치는 회로, 집적 회로 다이, 메모리 장치, 메모리 어레이 또는 다른 구조물 중에서 이러한 회로, 다이, 장치 또는 어레이를 포함하는 시스템일 수 있다.
결론
하나 이상의 실시예는 기판의 후면에 지지 회로가 있는 장치를 포함하고, 이는 가령, 지지 회로에 의해 경험되는 열 비축을 줄이는데 도움을 준다. 이는 우선 메모리 셀 복수의 스트링이 형성될 수 있고, 그 다음에 더욱 열 민감성일 수 있는 지지 회로(가령, CMOS)가 기판의 후면에 형성될 수 있다.
특정한 실시예가 본 명세서에 설명되고 기술되지만, 동일한 목적을 달성하기 위해 계산되는 임의의 준비가 도시된 특정한 실시예를 대체할 수 있다는 것은 기술 분야의 당업자에 의해 인식될 것이다. 많은 적응예가 기술 분야의 당업자에게 명백할 것이다. 따라서, 본 출원은 임의의 적응예 및 변형예를 커버하도록 의도된다.

Claims (16)

  1. 메모리 장치에 있어서, 상기 메모리 장치는,
    기판의 제1 면의 위에서 연장되는 복수의 메모리 셀 스트링을 포함하는 메모리 어레이;
    상기 기판의 상기 제1 면에 대향하는 상기 기판의 제2 면 상에 있고, 복수의 트랜지스터를 포함하는 지지 회로; 및
    상기 기판을 통해 연장되고 상기 지지 회로를 상기 메모리 어레이에 연결시키는 수직 상호연결부들
    을 포함하고,
    상기 수직 상호연결부들은 상기 기판에서의 각각의 오프닝과 각각이 연관된 복수의 기판 트랜지스터를 포함하고, 상기 기판 트랜지스터들은 각각,
    상기 오프닝을 라이닝(lining)하는 절연체;
    상기 오프닝 내에서 그리고 상기 절연체 내에서 연장하는 전도체 물질; 및
    상기 오프닝 주위에서 연장하는 확산 영역
    을 포함하는, 메모리 장치.
  2. 제 1 항에 있어서, 상기 지지 회로는 상보성 금속 산화막 반도체(CMOS) 회로인 메모리 장치.
  3. 제 1 항에 있어서, 상기 수직 상호연결부들은 상기 기판 내의 쓰루 실리콘 비아(through silicon via; TSV)들을 포함하는 메모리 장치.
  4. 제 1 항에 있어서, 상기 수직 상호연결부들은 적어도 부분적으로 상기 기판 내의 오프닝들 각각을 통해 형성된 서라운드 기판 트랜지스터(surround substrate transistor)들을 포함하고, 상기 서라운드 기판 트랜지스터들은,
    상기 오프닝을 라이닝하고 중앙 오프닝을 정의하는 게이트 절연체;
    상기 게이트 절연체 내의 상기 중앙 오프닝을 채우는 전도체 물질;
    상기 오프닝 주위의 그리고 상기 기판의 상기 제1 면에 인접하는 환형 패턴에서의 제1 확산 영역; 및
    상기 오프닝 주위의 그리고 상기 기판의 상기 제2 면에 인접하는 환형 패턴에서의 제2 확산 영역
    을 포함하는 메모리 장치.
  5. 제 4 항에 있어서, 상기 수직 상호연결부들은, 상기 서라운드 기판 트랜지스터들 중 적어도 하나의 주위의 보조 게이트(assist gate)를 더 포함하여, 상기 서라운드 기판 트랜지스터의 채널 영역이 상기 보조 게이트의 사용을 통해 고갈될 수 있도록 하는, 메모리 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 수직 상호연결부들은 상기 기판 내에 형성된 하나 이상의 서라운드 게이트 트랜지스터(SGT)들을 더 포함하고, 상기 서라운드 게이트 트랜지스터들은,
    상기 기판의 상기 제1 면과 상기 기판의 상기 제1 면에 대향하는 제3 면 사이에서 연장되는 상기 확산 영역; 및
    상기 확산 영역으로부터 유전 물질에 의해 분리되고 상기 확산 영역 내에서 연장되는 반도체 채널 물질을 포함하는 메모리 장치.
  7. 제 6 항에 있어서, 상기 제3 면은 상기 기판의 상기 제2 면과 동일한 메모리 장치.
  8. 제 1 항에 있어서, 상기 복수의 메모리 셀 스트링의 각각은 상기 기판의 상기 제1 면으로부터 외부로 연장되는 반도체 기둥을 포함하는 메모리 장치.
  9. 제 6 항에 있어서, 상기 제3 면은 상기 기판의 상기 제2 면에 대해 들어가 있는(recessed) 메모리 장치.
  10. 제 6 항에 있어서, 상기 서라운드 게이트 트랜지스터는,
    상기 기판의 상기 제3 면에 인접하여 위치되고 상기 반도체 채널 물질과 통신하는 드레인;
    상기 기판의 상기 제1 면에 인접하여 위치되고 상기 반도체 채널 물질과 통신하는 소스; 및
    상기 기판의 상기 제3 면에 인접하여 위치되고 상기 확산 영역과 통신하는 게이트 접촉부
    를 더 포함하는 메모리 장치.
  11. 방법에 있어서, 상기 방법은,
    기판의 제1 면 위에 메모리 셀들의 복수의 스트링을 포함하는 메모리 어레이를 제작하는 단계;
    상기 기판의 상기 제1 면에 대향하는 상기 기판의 제2 면 상에 지지 회로를 제작하는 단계; 및
    상기 기판을 통해 연장되고 상기 지지 회로를 상기 메모리 어레이에 연결시키는 수직 상호연결부들을 형성하는 단계
    를 포함하고,
    상기 수직 상호연결부들을 형성하는 단계는 상기 기판에 복수의 트랜지스터를 형성하는 단계를 포함하며, 각각의 기판 트랜지스터를 형성하는 것은,
    상기 기판에 오프닝을 형성하는 것;
    상기 오프닝을 라이닝하는 절연체를 형성하는 것;
    상기 오프닝 내에서 그리고 상기 절연체 내에서 연장하는 전도체 물질을 형성하는 것; 및
    상기 오프닝 주위에서 연장하는 확산 영역을 형성하는 것
    을 포함하는, 방법.
  12. 제 11 항에 있어서, 상기 기판의 상기 제1 면 상에, 상기 기판의 전도성과 반대의 전도성을 가진 웰(well)을 주입하는 단계를 더 포함하는 방법.
  13. 제 12 항에 있어서, 상기 메모리 어레이를 제작하는 단계는, 상기 기판으로부터 외부로 연장되고, 상기 웰에 연결되는 복수의 반도체 기둥을 제작하는 단계를 포함하는 방법.
  14. 제 11 항에 있어서, 상기 수직 상호연결부들을 형성하는 단계는, 상기 기판 내의 오프닝들 각각 내에 하나 이상의 서라운드 기판 트랜지스터를 형성하는 단계를 포함하고, 상기 서라운드 기판 트랜지스터들은,
    상기 오프닝을 라이닝하고 중앙 오프닝을 정의하는 게이트 절연체;
    상기 게이트 절연체 내의 상기 중앙 오프닝을 채우는 전도체 물질;
    상기 오프닝 주위의 그리고 상기 기판의 상기 제1 면에 인접하는 환형 패턴에서의 제1 확산 영역; 및
    상기 오프닝 주위의 그리고 상기 기판의 상기 제2 면에 인접하는 환형 패턴에서의 제2 확산 영역
    을 포함하는 방법.
  15. 제 11 항에 있어서, 상기 수직 상호연결부들을 형성하는 단계는, 하나 이상의 서라운드 게이트 트랜지스터를 형성하는 단계를 포함하고, 상기 서라운드 게이트 트랜지스터들은,
    상기 기판의 상기 제1 면과 상기 기판의 상기 제1 면에 대향하는 제3 면 사이에서 연장되는 확산 영역;
    상기 확산 영역으로부터 유전 물질에 의해 분리되고 상기 확산 영역 내에서 연장되는 반도체 채널 물질;
    상기 기판의 상기 제3 면에 인접하여 위치되고 상기 반도체 채널 물질과 통신하는 드레인;
    상기 기판의 상기 제1 면에 인접하여 위치되고 상기 반도체 채널 물질과 통신하는 소스; 및
    상기 기판의 상기 제3 면에 인접하여 위치되고 상기 확산 영역과 통신하는 게이트 접촉부
    를 포함하는 방법.
  16. 제 15 항에 있어서, 상기 제3 면은 상기 기판의 상기 제2 면에 대해 들어가 있는(recessed) 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
KR20150122369A (ko) * 2014-04-22 2015-11-02 삼성전자주식회사 반도체 장치
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9780112B2 (en) 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
US10446606B2 (en) * 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
CN107527918B (zh) 2017-08-31 2019-02-12 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
KR102566771B1 (ko) 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20200046576A (ko) * 2018-10-25 2020-05-07 삼성전자주식회사 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
US11690210B2 (en) * 2018-12-31 2023-06-27 Micron Technology, Inc. Three-dimensional dynamic random-access memory array
US10734388B1 (en) 2019-01-15 2020-08-04 Micron Technology, Inc. Integrated assemblies having threshold-voltage-inducing-structures proximate gated-channel-regions, and methods of forming integrated assemblies
KR102286428B1 (ko) * 2019-01-22 2021-08-05 서울대학교 산학협력단 3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
US11094704B2 (en) * 2019-10-31 2021-08-17 Sandisk Technologies Llc Method of forming a three-dimensional memory device and a driver circuit on opposite sides of a substrate
JP2021150511A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20210117728A (ko) 2020-03-20 2021-09-29 삼성전자주식회사 수직형 메모리 소자
KR20210121335A (ko) 2020-03-26 2021-10-08 삼성전자주식회사 반도체 소자
KR102648152B1 (ko) 2020-04-17 2024-03-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치
US11538827B2 (en) * 2020-07-23 2022-12-27 Macronix International Co., Ltd. Three-dimensional memory device with increased memory cell density
KR20220043315A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 메모리 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229494A (ja) * 2001-12-20 2003-08-15 Tobu Denshi Kk 垂直シリコン−オン−インシュレータ構造の円筒形トランジスタ及びその製造方法
JP2004140133A (ja) * 2002-10-17 2004-05-13 Seiko Epson Corp 半導体集積回路及びその製造方法
JP2009146942A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
US20110092030A1 (en) 2009-04-14 2011-04-21 NuPGA Corporation System comprising a semiconductor device and structure
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
US20110267092A1 (en) 2008-07-15 2011-11-03 Hargan Ebrahim H Apparatus and methods for through substrate via test

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02194560A (ja) * 1989-01-23 1990-08-01 Oki Electric Ind Co Ltd 半導体装置
GB9023096D0 (en) 1990-10-24 1990-12-05 Int Computers Ltd Database search processor
JP3289101B2 (ja) 1996-01-25 2002-06-04 東京エレクトロン株式会社 フラッシュ・ディスク・システムの初期化方法及び装置
JPH11177071A (ja) * 1997-12-11 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP2001140133A (ja) 1999-11-11 2001-05-22 Murata Mach Ltd 紡績装置
US6516380B2 (en) 2001-02-05 2003-02-04 International Business Machines Corporation System and method for a log-based non-volatile write cache in a storage controller
US7498652B2 (en) 2004-04-26 2009-03-03 Texas Instruments Incorporated Non-uniformly doped high voltage drain-extended transistor and method of manufacture thereof
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
KR101088061B1 (ko) * 2005-10-24 2011-11-30 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
KR100673020B1 (ko) * 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7657705B2 (en) 2006-09-27 2010-02-02 Lsi Corporation Method and apparatus of a RAID configuration module
US8285707B2 (en) 2006-11-08 2012-10-09 International Business Machines Corporation Method of querying relational database management systems
JP5016928B2 (ja) * 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100886429B1 (ko) * 2007-05-14 2009-03-02 삼성전자주식회사 반도체 소자 및 제조방법
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP5370802B2 (ja) 2008-03-25 2013-12-18 株式会社大一商会 遊技機
US7964912B2 (en) 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US20100157644A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8334704B2 (en) * 2009-02-20 2012-12-18 Apple Inc. Systems and methods for providing a system-on-a-substrate
JP5714564B2 (ja) 2009-03-30 2015-05-07 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011023687A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
US8101438B2 (en) 2009-07-27 2012-01-24 Silverbrook Research Pty Ltd Method of fabricating printhead integrated circuit with backside electrical connections
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8288795B2 (en) * 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
JP5144698B2 (ja) * 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
KR101688598B1 (ko) * 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
KR101703106B1 (ko) * 2011-01-04 2017-02-06 삼성전자주식회사 부분-이레이즈 동작을 수행할 수 있는 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 장치들
JP2012159903A (ja) 2011-01-31 2012-08-23 Fujitsu Semiconductor Ltd データ処理システム、データ処理装置、及びデータ処理方法
US8478736B2 (en) 2011-02-08 2013-07-02 International Business Machines Corporation Pattern matching accelerator
KR101855169B1 (ko) * 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
US20130173655A1 (en) 2012-01-04 2013-07-04 International Business Machines Corporation Selective fetching of search results
KR20130100459A (ko) 2012-03-02 2013-09-11 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8519516B1 (en) 2012-03-12 2013-08-27 Micron Technology, Inc. Semiconductor constructions
KR102008422B1 (ko) * 2012-12-17 2019-08-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20150060971A1 (en) * 2013-09-03 2015-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229494A (ja) * 2001-12-20 2003-08-15 Tobu Denshi Kk 垂直シリコン−オン−インシュレータ構造の円筒形トランジスタ及びその製造方法
JP2004140133A (ja) * 2002-10-17 2004-05-13 Seiko Epson Corp 半導体集積回路及びその製造方法
JP2009146942A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
US20110267092A1 (en) 2008-07-15 2011-11-03 Hargan Ebrahim H Apparatus and methods for through substrate via test
US20110092030A1 (en) 2009-04-14 2011-04-21 NuPGA Corporation System comprising a semiconductor device and structure
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置

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