CN106104693A - 具有垂直存储器单元串及支持电路的方法及设备 - Google Patents

具有垂直存储器单元串及支持电路的方法及设备 Download PDF

Info

Publication number
CN106104693A
CN106104693A CN201580011706.0A CN201580011706A CN106104693A CN 106104693 A CN106104693 A CN 106104693A CN 201580011706 A CN201580011706 A CN 201580011706A CN 106104693 A CN106104693 A CN 106104693A
Authority
CN
China
Prior art keywords
substrate
memory cell
hole
cell strings
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580011706.0A
Other languages
English (en)
Other versions
CN106104693B (zh
Inventor
长谷川·武裕
作井浩司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN201910599243.4A priority Critical patent/CN110400589A/zh
Publication of CN106104693A publication Critical patent/CN106104693A/zh
Application granted granted Critical
Publication of CN106104693B publication Critical patent/CN106104693B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明揭示了设备及方法。一种此设备包含形成于衬底的顶侧上的存储器单元串。支持电路形成于所述衬底的背侧上且通过所述衬底中的垂直互连件耦合到所述存储器单元串。所述垂直互连件可为晶体管，例如环绕衬底晶体管及/或环绕栅极晶体管。

Description

具有垂直存储器单元串及支持电路的方法及设备
优先权申请
本申请案主张2014年1月22日申请的序列号为14/161,170的美国申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。
背景技术
存储器装置通常被提供为计算机或其它电子装置中的内部装置半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及非易失性(例如快闪)存储器。
在于集成电路晶片上形成数目不断增加的存储器单元的持续过程中，存储器制造者已相对最近地开始开发使用半导体支柱形成的三维(3D)存储器。形成沿此支柱的垂直存储器单元串的过程可产生可损坏晶片上的其它电路的热预算(例如，在高温操作期间传递到晶片的热能的总量)。在形成同一晶片上的这些支柱的多个层中使用的热预算可加剧此问题。
一般需要在不损坏存储器支持电路的情况下制造更紧凑的存储器装置。
附图说明
图1说明存储器单元串的实施例的示意图。
图2说明根据图1的存储器单元串的半导体构造的实施例的横截面图。
图3说明具有位于衬底的顶侧上的多个存储器单元串及位于所述衬底的背侧上的CMOS电路的设备的实施例的横截面图。
图4说明根据图3的实施例的存储器电路的实施例的示意图。
图5A到5G说明用于形成根据图3的实施例的设备的方法的横截面图。
图6说明具有环绕衬底晶体管的设备的另一实施例的横截面图。
图7说明根据图6的实施例的设备的示意图。
图8说明具有环绕衬底晶体管的设备的另一实施例的横截面图。
图9A到9C说明多个环绕衬底晶体管的俯视图及横截面操作图。
图10A到10B说明紧凑型环绕衬底晶体管的实施例的顶部及横截面图。
图11A到11H说明用于形成根据图10A到10B的实施例的紧凑型环绕衬底晶体管的方法的实施例。
图12A到12F说明用于形成紧凑型环绕衬底晶体管的方法的另一实施例。
图13说明包含多个半导体支柱及紧凑型环绕衬底晶体管的设备的实施例的横截面图。
图14A到14D说明使用阈值电压调制的环绕衬底晶体管的顶部及横截面操作图。
图15说明根据图14A到14D的实施例的对数漏极电流对阈值电压的坐标曲线图。
图16说明包含多个半导体支柱且并入使用环绕衬底晶体管的阈值电压调制的设备的实施例的横截面图。
图17说明将环绕衬底晶体管并入作为转移栅极的电荷泵电路的实施例的示意图。
图18A及18B说明电荷泵电路及作为电容器的环绕衬底晶体管的等距描绘的示意图。
图19A到19G说明用于在衬底中形成环绕栅极晶体管的方法的实施例。
图20说明根据图19A到19G的实施例并入环绕栅极晶体管的设备的实施例的横截面图。
图21说明将数据线及存取线并入到设备中的衬底的两侧上的设备的实施例的横截面图。
图22说明根据图21的实施例的设备的实施例的示意图。
图23说明具有位于底部上的数据线的设备的实施例的横截面图。
具体实施方式
在以下具体实施方式中，参考形成本文的部分且以说明的方式在其中展示特定实施例的附图。在图式中，相似数字描述贯穿若干视图的大体上类似组件。可在不脱离本发明的范围的情况下利用其它实施例且做出结构、逻辑及电改变。因此，以下具体实施方式不应被视为限制意义。
以下揭示内容仅出于说明目的而涉及NAND非易失性存储器。本发明不限于任何一种类型的存储器。举例来说，存储器可包含非易失性存储器(例如，NAND闪存、NOR闪存、相变存储器(PCM)等等)或易失性存储器(例如DRAM、SARM等等)。
图1说明形成于衬底(展示于图3中)上方的垂直堆叠的存储器单元串100的实施例的示意图。仅出于说明的目的，存储器单元串100经展示具有可形成于位于衬底上方的16个存储器单元叠层(例如层)中的16个存储器单元112。替代实施例可包含与16个存储器单元112相比较更多或更少的存储器单元112及/或更多或更少的存储器单元叠层。
存储器单元串100可包含源极选择装置120，其可为耦合于位于存储器单元串100的一端处的存储器单元112中的一者与共源极126之间的n沟道晶体管。共源极126可包括(例如)常见掺杂的半导体材料及/或其它导电材料的狭槽。共源极126可耦合到参考电压Vss(例如接地)或电压源(例如电荷泵电路(未展示))。
在存储器单元串100的另一端，漏极选择装置130可为耦合于存储器单元112中的一者与数据线(例如位线)134之间的n沟道晶体管。数据线134可最终耦合到感测电路(未展示)用于感测(例如读取)选定存储器单元112的状态。
每一存储器单元112可包括(例如)浮动栅极晶体管或电荷捕获晶体管。每一存储器单元112可为用于存储两个位的数据的单电平单元(SLC)或用于存储两个或两个以上位的数据的多电平单元(MLC)。
存储器单元112、源极选择栅极晶体管120及漏极选择栅极晶体管130可由其相应控制栅极上的信号控制。存储器单元112的控制栅极上的信号可提供于存取线(例如字线)WL0到WL15上。在实施例中，位于存储器单元的行中的存储器单元的控制栅极可至少部分形成存取线。
源极选择栅极晶体管120可接收控制信号，所述控制信号控制源极选择栅极晶体管120以大体上控制存储器单元串100与共源极126之间的传导。漏极选择栅极晶体管130可接收控制信号，所述控制信号控制漏极选择栅极晶体管130使得漏极选择栅极晶体管130可用于选择或取消选择串100。串100可为存储器装置(例如NAND存储器装置)中的存储器单元块中的多个存储器单元串中的一者。
图2说明图1的存储器单元串100的半导体构造的实施例的横截面图。存储器单元112、源极选择栅极晶体管120及漏极选择栅极晶体管130至少部分环绕(例如，环绕或部分环绕)半导体材料210。在一个实施例中，半导体材料210可包括p型多晶硅的支柱且可用作存储器单元112、源极选择栅极晶体管120及漏极选择栅极晶体管130的沟道。存储器单元112、源极选择栅极晶体管120及漏极选择栅极晶体管130可因此与半导体材料210的支柱相关联。半导体材料210的支柱可在源极帽220(例如n+型多晶硅)与漏极帽230(例如n+型多晶硅)之间延伸。源极帽220可与半导体材料210的支柱电接触且可与半导体材料210形成p-n结。漏极帽230可与半导体材料210的支柱电接触且可与半导体材料210形成p-n结。源极帽220可为半导体材料210的支柱的源极且漏极帽230可为半导体材料210的支柱的漏极。源极帽220可耦合到共源极126。漏极帽230可耦合到数据线134。
图3说明具有沿衬底301的顶侧上的支柱形成且从衬底301向外延伸的多个存储器单元串300的设备的实施例的横截面图。举例来说，多个存储器单元串300(如图3中所说明)可形成于衬底301上且从衬底301向外延伸。至少一个存储器单元串可沿每一支柱形成。
多个存储器单元串300可包括跨衬底301的顶侧水平形成的存储器单元串320到323的多个群组(例如块)，如所展示。在另一实施例中，存储器单元串320到323的多个群组可从衬底301的顶侧在叠层(未展示)中垂直延伸而形成。
衬底301可为硅衬底。另一实施例可使用其它衬底材料(例如锗)或衬底材料的组合。衬底301也可包含绝缘体上硅(SOI)构造。
衬底301可包含位于衬底301的背侧上的电路302(例如互补金属氧化物半导体(CMOS)电路)。此电路302可包含用于形成于衬底301的顶侧上的多个存储器单元串300的支持电路。在实施例中，支持电路302可为CMOS电路302。其它实施例可使用不同于用于构造多个存储器单元串300的制造技术的其它集成电路制造技术来构造支持电路302。支持电路302可经界定为可由多个存储器单元串使用或耦合到多个存储器单元串的任何电路。
位于衬底301的背侧上的支持电路302可通过垂直互连件304(例如穿硅通孔(TSV))耦合到多个存储器单元串300。如随后描述，这些垂直互连件304可包含可将支持电路302耦合到多个存储器单元串300的晶体管305(例如高电压晶体管)。在实施例中，如随后描述，晶体管305也可被称为环绕衬底晶体管305(SST)。
如由所属领域的技术人员已知，环绕栅极晶体管(SGT)可包括充当沟道区的中央半导体区，其中源极/漏极区位于沟道区的每一端。控制栅极可围绕中央半导体区。SST的不同之处在于：其包含位于晶体管的中心的控制栅极，其中衬底环绕控制栅极。因此，SST中的沟道区可环绕控制栅极。
为减少支持电路302将暴露于的热预算，多个存储器单元串300可在形成支持电路302之前形成(例如制造)。因此，支持电路302可不暴露到由存储器单元串的多个群组(例如叠层)的制造所产生的总热预算。图5A到5G中说明此制造流程且随后描述此制造流程。
图4说明根据图3的实施例的存储器电路的实施例的示意图。为了清楚的目的，此图式仅展示与存储器单元串320的单个群组、支持电路302及环绕衬底晶体管305相关联的电路。所属领域的技术人员将认识到，此电路可针对存储器单元串的额外群组复制。
通过可形成于图3的衬底301的顶侧上的存储器单元阵列320的示意图在图4中表示图3的存储器单元串320的群组。此存储器单元阵列320可使用形成于衬底301的背侧上的支持电路302。支持电路302可包含(例如)页面缓冲器401到406及解码器410到415。
存储器单元阵列320可通过形成于衬底301的顶侧与衬底301的背侧之间的个别环绕衬底晶体管420到431而耦合到支持电路302。环绕衬底晶体管420到431可被称为高电压晶体管，此归因于其将用于存储器操作(例如编程、擦除)的相对较高电压(例如15V到20V)耦合到存储器阵列320的功能。
图5A到5G说明制造具有位于衬底301的顶侧上的多个存储器单元串及位于衬底的背侧上的支持电路302的设备(如图3中所说明)的工艺流程的实施例。图5A到5G的工艺流程仅用于说明的目的，由于可使用其它工艺流程实现相同或大体上类似结果。
参考图5A，衬底500可包含p型硅衬底。其它实施例可使用其它材料及其它导电性类型。开口(例如孔)510、511可形成(例如经定向蚀刻)于衬底500中且垫衬有电绝缘材料504(例如氧化物、SiO2)且接着用导电材料503(例如金属、多晶硅)进行填充。开口510、511可形成使得其不一直穿过衬底500。扩散区501(例如n+扩散)可形成于衬底500的顶部。可植入具有与衬底导电性相反的导电性的扩散区501。
图5B展示形成于衬底500顶部上的多个存储器单元串。此类串的半导体支柱520到525可耦合到位于衬底500的顶部上的n+扩散501。在实施例中，n+扩散501可操作为多个存储器单元串的源极。
一个开口510中的导电材料可通过导体527耦合到n+扩散501。其它开口511中的导电材料可通过导体526耦合到数据线528。接着，数据线528可耦合到半导体支柱520到525中的每一者。
图5C展示形成于多个支柱520到525上方且耦合到衬底500的机械支撑衬底530。机械支撑衬底530可帮助保护及支撑多个支柱520到525以及其它电路，尤其在图5D中所说明的衬底减薄过程期间。机械支撑衬底530可为暂时性的且稍后被移除或保持为永久性支撑件作为设备的部分。
图5D展示衬底500接着可被减薄。衬底背侧上的研磨工艺可用于减小厚度。举例来说，研磨工艺可用于产生2μm到10μm厚的衬底。
在研磨工艺期间，开口510、511中的导电材料503现暴露于背侧上以便在后续制造步骤中可接近。开口510、511中的导电材料503现在可充当位于顶侧存储器单元串300与背侧支持电路302之间的垂直互连件(例如TSV)(开口510、511中的导电材料503在下文有时被称为垂直互连件510、511)。
图5E展示形成(例如掺杂)到衬底500中的不同导电性的阱531到533。在所说明的实施例中，一个n型阱531及两个p型阱532到533形成于衬底中。其它实施例可形成具有不同导电性的其它数量的阱。
图5F展示如先前图3中所说明的各种支持电路(例如CMOS支持电路)302。支持电路的扩散区可实施于相关联的阱531到533中。支持电路的剩余元件可形成于衬底中以及背侧表面上。举例来说，第一金属层540及第二金属层541可在CMOS制造方法期间形成以便形成(例如)支持电路302的CMOS解码器、缓冲器及晶体管。其它实施例可不使用金属层或CMOS制造方法。
图5G展示其中晶体管(例如HV晶体管)550可形成于衬底500的背侧上的实施例。此晶体管550可用作用于多个存储器单元串的存储器单元的控制栅极的控制栅极驱动器。晶体管550可形成有一对源极/漏极区551、552。源极/漏极区551中的一者可借助于导体553耦合到垂直互连件510中的一者。在已形成衬底500的背侧上的支持电路之后，可移除机械支撑衬底。
图6说明其中垂直互连件510是充当用于多个存储器单元串的存储器单元的控制栅极的控制栅极驱动器的SST 600的设备的实施例的横截面图。在此实施例中，SST 600可具有与其它垂直互连件511大体上类似结构，例如电绝缘材料504及导电材料503。然而，SST600可额外地具有源极/漏极区601、602，其在适当偏置的情况下可形成衬底500中的电绝缘材料504下方的沟道630。导电材料503可充当SST 600的控制栅极。
在图6的实施例中，衬底500的顶侧上的一个源极/漏极区602可耦合到多个存储器单元串的存储器单元的一行控制栅极。衬底500的背侧上的其它源极/漏极区601可耦合到WL地址信号中的一者。导电材料503(例如SST控制栅极)可耦合到未展示的其它存储器支持电路(例如行解码器)。
图7中说明图6的设备的一种此实施方案。图7说明可将SST 600作为垂直互连件并入的图6的设备的实施例的示意图。
示意图展示各自耦合到相应数据线BL0、BL1的多个存储器单元串720、721。特定存储器单元710的控制栅极可耦合到充当多个控制栅极驱动器700的控制栅极驱动器的图6的SST 600的一个源极/漏极连接(例如源极漏极区)。SST 600控制栅极驱动器的其它源极/漏极连接(例如源极/漏极区)可耦合到WL地址信号S0。
用于选择多个控制栅极驱动器700的特定控制栅极驱动器的行解码器701可耦合到多个控制栅极驱动器700的控制栅极。电荷泵702也可耦合到多个控制栅极驱动器700的控制栅极用于产生电压以使控制栅极驱动器偏置。
图8说明类似于图6的SST 600实施例的但SST 600的沟道长度可由衬底的方向蚀刻改变的实施例。蚀刻可形成SST 600可在其中形成的凹陷以便缩短沟道长度且改变SST600的电特性。
图9A到9C说明具有彼此相对靠近使得在晶体管操作期间所产生的其相应电场可影响邻近SST的电特性的多个SST的实施例的俯视图及横截面操作图。图3的设备可并入相对靠近的多个SST，如图7的示意图中所展示且如先前所论述。
图9A说明可形成于衬底中的七个SST 900到906的俯视图。每一SST 900到906可包括位于衬底的顶侧上的圆形源极/漏极区910及位于衬底的背侧上的圆形源极/漏极区913(参见图9B)。电绝缘材料911(例如氧化物、SiO2)可垫衬每一开口的侧且将导电材料(例如控制栅极)912与衬底及源极/漏极区910、913分离。
图9B说明沿贯穿图9A的SST 900、903、906的轴线X-X’的横截面图。此图式展示可由如图9C的操作图中所说明的邻近SST 901到906形成的中心SST 900的完全耗尽的、低阈值沟道区。
SST 900、903、906可由浅沟槽隔离(STI)960分离。其它实施例可使用位于顶部或底部上的仅顶部STI 960、仅底部STI 960或无STI 960。
图9C说明图9A的SST 900到906的俯视操作图。当适当偏置时，外SST 901到906(例如辅助栅极)各自产生围绕中心SST 900的圆形图案中的相应耗尽区920。面向中心SST 900的耗尽区920的约120°的弧921对中心SST 900的沟道区具有影响。因此，由于六个SST 901到906环绕中心SST 900，因此来自每一外SST 901到906的耗尽区弧921可具有对中心SST900的沟道区的360°耗尽影响。此可导致中心SST 900的沟道区的降低的阈值电压Vth。
图10A及10B说明可并入图3的设备的晶体管的另一实施例。此实施例是紧凑型环绕衬底晶体管(C-SST)。此晶体管可并入衬底使得相较于形成于衬底上的晶体管可使用较小占据面积。
图10A说明在衬底1000中以大体上环形图案(例如至少部分地环绕)形成的漏极1001。电绝缘材料(例如栅极绝缘体、氧化物、SiO2)形成于位于漏极1001与大体上环形图案的控制栅极1003(例如金属、多晶硅)之间的大体上环形图案中。另一电绝缘材料1005(例如氧化物、SiO2)形成于位于控制栅极1003与金属塞1004之间的大体上环形图案中，金属塞1004可形成为大体上位于晶体管的中心中的圆形图案。如图10B的横截面图中所展示，第一电绝缘材料1002及第二电绝缘材料1005可为一个连续电绝缘材料。
图10B说明沿X-X’轴线的图10A的C-SST的横截面图。此图式展示添加形成于衬底1000中且耦合到金属塞1004的源极1010。因此，源极1010可通过用作连接的金属塞1004接近衬底1000的顶侧。
C-SST的衬底可为p型块状硅材料或一些其它衬底材料。在衬底1000是p型材料的情况下，漏极1001及源极1010可为N+掺杂区。在另一实施例中，在衬底1000是n型材料的情况下，漏极1001及源极1010可为p型材料。
图11A到11H说明用于形成图10A及10B的C-SST的制造工艺的实施例。图11A及11B分别说明形成于衬底1101中的开口1100的俯视图及横截面图。X-X’轴线经展示平分开口1100且用于说明制造工艺的后续步骤的横截面图。举例来说，图11B、11D、11F及11H说明沿X-X’轴线的工艺的横截面图。
图11C及11D分别说明在栅极绝缘体1102(例如氧化物、SiO2)经形成而垫衬开口1100之后开口1100的俯视图及横截面图。控制栅极材料1103(例如多晶硅、金属)形成于栅极绝缘体1102内使得1103由1102环绕。
图11E及11F分别说明在漏极1105已围绕栅极绝缘体1102的外周边以环形方式掺杂于衬底1101中之后的俯视图及横截面图。开口1106已形成于控制栅极材料1103中。源极1104在开口1106的底部处掺杂到衬底1101中。
图11G及11H分别说明在已使用电绝缘材料(例如氧化物、SiO2)1110垫衬栅极材料1103中的开口的侧之后的俯视图及横截面图。在源极1104上方的开口1106的底部无电绝缘材料1110。金属塞1111接着形成于开口1106中使得其与源极1104接触且在衬底1101的顶侧表面之上延伸。电绝缘材料1110也可在衬底1101的顶侧表面之上延伸且大体上缠绕金属塞1111的延伸的外表面。
图12A到12F说明C-SST的另一实施例。此C-SST可为环形C-SST，其中源极可形成于顶侧表面上使得不再需要先前实施例的金属塞。
图12A及12B分别说明在环形环开口1201在形成到衬底1200中之后的俯视图及横截面图。环形环开口1201使衬底材料的中心支柱1220延伸到衬底1200的顶侧。
图12C及12D分别说明在已使用栅极绝缘体1203(例如氧化物、SiO2)垫衬环形环1201之后的俯视图及横截面图。接着可用栅极材料1204(例如金属、多晶硅)填充栅极绝缘体1203内的环形环1201。
图12E及12F分别说明在漏极1210已围绕环形环1201以环形方式掺杂于衬底1200的顶侧表面上之后的俯视图及横截面图。源极1211可掺杂于环形环1201的中心中的衬底支柱1220的顶部中。在衬底是p型材料的情况下，漏极1210及源极1211可为n型区域。在另一实施例中，在衬底是n型材料的情况下，漏极1210及源极1211可为p型区域。
图13说明并入图3的设备的实施例的C-SST 1400的实施例。在所说明的实施例中，C-SST 1300可用作用于与存储器单元串1312一起使用的选择栅极1311(例如选择栅极漏极)的驱动器晶体管(例如HV驱动器)。C-SST 1300已形成到衬底1301中使得源极可接近到形成于衬底1301的顶侧上的多个存储器单元串1312。在所说明的实施例中，C-SST 1300的源极可通过如图10A及10B的实施例中的金属塞接近。另一实施例可使用图12A到12F的C-SST实施例。
图13的实施例展示多个支柱1310，其可以与C-SST 1300经展示耦合到选择栅极1311的大体上相同的方式耦合到额外驱动器晶体管(未展示)。这些支柱1310可用于将驱动器晶体管耦合到存储器单元控制栅极及其它选择栅极(例如源极选择栅极)。此图式也展示通过数据线接触件1314耦合到存储器单元串的数据线1313。
图14A到14D说明图6及8的实施例的环绕衬底晶体管(SST)的潜在用途，例如其中SST 1452的阈值电压Vth可由相邻SST 1450、1451(例如辅助栅极)调制。此实施例可在图3的设备中用作数据线箝位晶体管。在数据线的预充电操作期间，数据线箝位晶体管的阈值电压Vth可被调制为低。在数据线的感测操作期间，阈值电压Vth可被调制为高，例如针对电荷共享感测。
图14A及14C说明使用两个辅助栅极1450、1451的SST的顶部操作图。图14B及14D说明穿过X-X’轴线的SST的横截面操作图。在所说明的实施例中，辅助栅极1450、1451不具有源极/漏极区。这可导致更紧凑的布局区域。
图14A及14B展示停用(例如关断)的辅助栅极1450、1451。因此，中心SST 1452的偏置可使用较高阈值电压Vth以形成围绕中心SST 1452的耗尽区1460。图14C及14D展示通过适当偏置来启用(例如接通)的辅助栅极1450、1451。辅助栅极1450、1451的耗尽区1461、1462可分别为围绕中心SST 1452的完全耗尽区1470、1471使得较低阈值电压Vth可用于中心SST1452上。
图15说明使用从硅所产生的数据的沿y轴的漏极电流log(ID)对沿x轴的阈值电压Vth的对数坐标曲线图。此图形分别展示在辅助栅极被停用的情况下(例如，偏置＝低)log(ID)对Vth的曲线图1570，及在辅助栅极被启用的情况下(例如，偏置＝高)log(ID)对Vth的曲线图1571。可看出在辅助栅极被启用的情况下可降低阈值电压。
图16说明可并入图14A到14D的实施例的图3的设备的实施例的横截面图。图16的所说明的实施例可将阈值电压Vth调制用于数据线箝位晶体管来进行数据线预充电及感测操作。
图16展示数据线箝位SST 1600，其具有两个辅助栅极1601、1602。替代实施例可使用更多或更少数目的辅助栅极。数据线箝位SST 1600的漏极/源极区1610中的一者可通过导体1621耦合到数据线1620。数据线箝位SST 1600的其它漏极/源极区1611可耦合到页面缓冲器驱动器晶体管1660的漏极/源极区1650。可看出数据线箝位SST 1600可用作衬底1670中的垂直互连件，例如以选择性地将页面缓冲器驱动器1660(其为背侧电路302的部分)耦合到顶侧多个存储器单元串300。
图16的实施例仅用于说明的目的。如本文中所揭示的SST可在图16中所说明的用途之外具有其它用途。举例来说，SST可用作如图17中所说明的电荷泵电路中的转移栅极。
图17展示使用SST 1700-1703作为转移栅极的电荷泵电路的实施例的示意图。使用图9A到9C的辅助栅极实施例，相较于典型的现有技术电荷泵转移栅极，可实现较低阈值电压Vth。此可导致相较于典型的现有技术电荷泵的相对较高的效率及较低功率。
图18A及18B说明SST的另一实施例。图18A展示其中SST 1800到1803可用作电容器的电荷泵的示意图。此外，SST可用作二极管连接的晶体管M0-M4。在图18B的实施例中，电容器1800到1803及二极管连接的晶体管M0-M4是形成于衬底301中的SST。
图19A到19G说明用于形成衬底(例如用于图3的设备的衬底)中的环绕栅极晶体管(SGT)的工艺流程。SGT经形成使得其触点可通过衬底1900的顶侧接近以便在后续步骤中耦合到多个存储器单元串。所得晶体管可针对编程及擦除电压用作相对较高的电压(例如约15V到20V)的环绕栅极晶体管(HV-SGT)，其相较于典型的现有技术SGT可具有相对减少的占据面积。
如图19A中所展示，所述工艺可通过形成可使用电绝缘材料(例如氧化物、SiO2)填充的多个开口(例如沟槽1910到1913)在衬底1900中形成沟槽隔离。图19B展示形成于衬底1900中的各种离子注入及扩散区1920到1923。举例来说，n沟道HV-SGT栅极1920可形成于第一两个隔离沟槽1910、1911之间。p沟道HV-SGT栅极1921可形成于第二两个隔离沟槽1912、1913之间。p阱1922可形成于额外电路的一个区域中，而n阱1923可形成于额外电路的另一区域中。
图19C展示形成于n沟道栅极1920中的开口(例如沟槽1930)及形成于p沟道栅极1921中的开口(例如沟槽1931)。可分别用电绝缘材料1932、1933(例如氧化物、SiO2)垫衬沟槽1930、1931。
图19D展示填充有半导体材料(例如多晶硅)的绝缘体垫衬的沟槽1930、1931，所述半导体材料具有与在其中形成所述半导体材料的栅极相反的导电性。换句话说，n沟道栅极1920中的沟槽1930可填充有p掺杂的半导体材料1934，而p沟道栅极1921中的沟槽1931可填充有n掺杂的半导体材料1935。半导体材料1934、1935可最终充当每一HV-SGT的沟道区。接着，源极1936、1937(例如分别为n+及p+)可形成于其相应半导体材料1934、1935的顶部部分中。
图19E展示形成于衬底1900中的所得HV-SGT 1950、1951。多个存储器单元串300可形成于衬底1900上方。在此情况中，多个存储器单元串300可形成于p阱1922及n阱1923上方。HV-SGT 1950中的一者可通过导体1960耦合到多个存储器单元串300以用作驱动器晶体管(例如控制栅极驱动器)。机械支撑件1961可形成于多个存储器单元串300上方。如在先前实施例中，机械支撑件1961可为暂时的或永久的。
图19F展示移除衬底1900的部分的研磨工艺的结果。此工艺暴露HV-SGT 1950、1951的背侧以及p阱1922及n阱1923。在实施例中，可将衬底1900减少到约2μm。其它实施例可使用其它厚度。
图19G展示可形成于其相应HV-SGT 1950、1951的半导体材料1934、1935的经暴露的端的漏极1970、1971(例如，分别为p+及n+)。栅极接触件1972、1973(例如，分别为p+及n+)也可形成，例如可用于使其相应HV-SGT 1950、1951的栅极1920、1921偏置的那些栅极接触件。额外电路1990、1991可形成于可通过相应阱1922、1923接近的衬底1900的背侧。
图20说明图19A到19G的HV-SGT 1950、1951的另一实施例。在图20的实施例中，蚀刻工艺(例如定向蚀刻)可用于在形成背侧漏极1970、1971及栅极接触件1972、1973之前缩短沟道区长度。
图21说明其中数据线及存取线可定位于衬底的两侧上而非与多个存储器单元串300一起仅定位在顶侧上的实施例的横截面图。图21展示局部数据线2100通过导体2101耦合到充当垂直互连件的晶体管2102(例如HV-SST)，导体2101耦合到晶体管的顶侧源极/漏极2103。晶体管的背侧源极/漏极2104耦合到全局数据线(未展示)及局部数据线锁存器2106两者。
图22说明图21的横截面图的示意图。此视图展示全局数据线2200，其耦合到耦合到多个存储器单元串300的局部数据线锁存器2106。多个存储器单元串300位于衬底的顶侧上。锁存器2106及全局数据线2200位于衬底的背侧上。位于衬底的背侧上的锁存器2106通过形成于衬底中的HV-SST 2102耦合到多个存储器单元串。此实施例可实现多页读取及程序操作以及与同一子阵列中的多个局部数据线共享全局数据线。
图23说明形成于具有底部数据线架构的衬底的顶侧上的多个存储器单元串的横截面图。源极2300经展示位于多个存储器单元串的顶部上距衬底最远，而数据线2301在多个存储器单元串的底部处位于衬底与多个存储器单元串之间。数据线耦合到形成于衬底中的HV-SST 2302的顶侧源极/漏极区2304。背侧源极/漏极区2305耦合到页面缓冲器电路2306。HV-SST 2307的控制栅极耦合到数据线箝位栅极(未展示)。
设备可为(例如)电路、集成电路裸片、存储器装置、存储器阵列或包含此电路、裸片、装置或阵列以及其它结构的系统。
结论
一或多个实施例包含具有位于衬底的背侧上的支持电路的设备，其可(举例来说)帮助减少由支持电路经历的热预算。这可允许首先形成多个存储器单元串，且接着可在衬底的背侧上形成支撑电路(例如CMOS)(其可为更加热敏感的)。
尽管本文中已说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。所属领域的一般技术人员将明白许多修改。因此，本申请案希望涵盖任何修改及变化。

Claims (15)

1.一种存储器设备，其包括：
多个存储器单元串，其位于衬底的第一侧上；及
支持电路，其位于所述衬底的第二侧上且耦合到所述多个存储器单元串。
2.根据权利要求1所述的存储器设备，其中所述支持电路是互补金属氧化物半导体CMOS电路。
3.根据权利要求1所述的存储器设备，其中所述支持电路通过所述衬底中的通孔耦合到所述多个存储器单元串。
4.根据权利要求3所述的存储器设备，其中所述通孔包含形成于所述通孔中的环绕衬底晶体管，每一环绕衬底晶体管包括：
孔，其位于所述衬底中；
绝缘体，其垫衬所述孔；
导体材料，其填充所述绝缘体内的所述孔；及
第一扩散区，其位于围绕所述孔的环形图案中。
5.根据权利要求4所述的存储器设备，其中所述第一扩散区位于所述衬底的顶侧上，且所述存储器设备在所述衬底的背侧上进一步包括位于围绕所述孔的所述环形图案中的第二扩散区。
6.根据权利要求4所述的存储器设备，且其进一步包括：
第二扩散区，其植入所述孔的底部中；及
金属塞，其从所述第二扩散区延伸穿过所述衬底的所述顶侧。
7.根据权利要求4所述的存储器设备，其中所述孔包括环形图案，所述环形图案在所述环形图案的中心中形成支柱，且所述存储器设备进一步包括植入所述支柱的顶部中的第二扩散区。
8.根据权利要求1所述的存储器设备，其中所述多个存储器单元串中的每一者包括从所述衬底向外延伸的半导体支柱。
9.根据权利要求1所述的存储器设备，其中所述多个存储器单元串包括从所述衬底向外延伸的多个存储器单元支柱，其中所述多个存储器单元支柱的源极位于距所述衬底最远的所述多个存储器单元支柱的顶部上，且耦合到所述多个存储器单元支柱的数据线在所述衬底与所述多个存储器单元支柱之间位于所述多个存储器单元支柱的底部上。
10.根据权利要求1所述的存储器设备，且其进一步包括所述衬底的顶侧表面上的阱，所述阱具有与所述衬底相反的导电性，其中所述多个存储器单元串包括耦合到所述阱的多个存储器单元支柱，其中所述阱是所述多个存储器单元串的源极。
11.一种方法，其包括：
将具有导体材料的孔制造于衬底中；
将存储器制造于所述衬底的顶侧上；以及
将支持电路制造于所述衬底的背侧上，其中所述支持电路通过所述导体材料耦合到所述存储器。
12.根据权利要求11所述的方法，且其进一步包括将具有与所述衬底的导电性相反的导电性的阱植入于所述衬底的所述顶侧上。
13.根据权利要求12所述的方法，其中将所述存储器制造于所述衬底的所述顶侧上包括制造从所述衬底向外延伸且耦合到所述阱的多个半导体支柱。
14.根据权利要求11所述的方法，且其进一步包括：
用绝缘体垫衬所述孔；
用所述导体材料填充所述孔；以及
移除所述背侧的部分使得所述孔从所述顶侧延伸到所述背侧。
15.根据权利要求11所述的方法，其中制造所述支持电路在制造所述存储器之后执行。
CN201580011706.0A 2014-01-22 2015-01-21 具有垂直存储器单元串及支持电路的方法及设备 Active CN106104693B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910599243.4A CN110400589A (zh) 2014-01-22 2015-01-21 具有垂直存储器单元串及支持电路的方法及设备

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/161,170 2014-01-22
US14/161,170 US9252148B2 (en) 2014-01-22 2014-01-22 Methods and apparatuses with vertical strings of memory cells and support circuitry
PCT/US2015/012185 WO2015112557A1 (en) 2014-01-22 2015-01-21 Methods and apparatuses with vertical strings of memory cells and support circuitry

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910599243.4A Division CN110400589A (zh) 2014-01-22 2015-01-21 具有垂直存储器单元串及支持电路的方法及设备

Publications (2)

Publication Number Publication Date
CN106104693A true CN106104693A (zh) 2016-11-09
CN106104693B CN106104693B (zh) 2019-07-26

Family

ID=53545372

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201580011706.0A Active CN106104693B (zh) 2014-01-22 2015-01-21 具有垂直存储器单元串及支持电路的方法及设备
CN201910599243.4A Pending CN110400589A (zh) 2014-01-22 2015-01-21 具有垂直存储器单元串及支持电路的方法及设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201910599243.4A Pending CN110400589A (zh) 2014-01-22 2015-01-21 具有垂直存储器单元串及支持电路的方法及设备

Country Status (6)

Country Link
US (4) US9252148B2 (zh)
EP (1) EP3097561A4 (zh)
JP (1) JP6367956B2 (zh)
KR (2) KR102193562B1 (zh)
CN (2) CN106104693B (zh)
WO (1) WO2015112557A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527918A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
CN110400589A (zh) * 2014-01-22 2019-11-01 美光科技公司 具有垂直存储器单元串及支持电路的方法及设备
CN110931489A (zh) * 2018-09-20 2020-03-27 东芝存储器株式会社 半导体存储装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR20150122369A (ko) * 2014-04-22 2015-11-02 삼성전자주식회사 반도체 장치
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
US10446606B2 (en) 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
KR102342853B1 (ko) * 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
KR102566771B1 (ko) 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
US10804293B2 (en) * 2018-10-25 2020-10-13 Samsung Electronics Co., Ltd. Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same
CN113366637A (zh) * 2018-12-31 2021-09-07 美光科技公司 三维动态随机存取存储器阵列
US10734388B1 (en) * 2019-01-15 2020-08-04 Micron Technology, Inc. Integrated assemblies having threshold-voltage-inducing-structures proximate gated-channel-regions, and methods of forming integrated assemblies
KR102286428B1 (ko) * 2019-01-22 2021-08-05 서울대학교 산학협력단 3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
US11094704B2 (en) * 2019-10-31 2021-08-17 Sandisk Technologies Llc Method of forming a three-dimensional memory device and a driver circuit on opposite sides of a substrate
JP2021150511A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20210117728A (ko) 2020-03-20 2021-09-29 삼성전자주식회사 수직형 메모리 소자
KR20210121335A (ko) 2020-03-26 2021-10-08 삼성전자주식회사 반도체 소자
CN113113417B (zh) * 2020-04-17 2024-04-26 长江存储科技有限责任公司 存储器件
US11538827B2 (en) * 2020-07-23 2022-12-27 Macronix International Co., Ltd. Three-dimensional memory device with increased memory cell density
KR20220043315A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 메모리 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101208795A (zh) * 2005-06-24 2008-06-25 美光科技公司 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
US20080283873A1 (en) * 2007-05-14 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20110169071A1 (en) * 2010-01-08 2011-07-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing same
US20130228843A1 (en) * 2012-03-02 2013-09-05 Tai-Soo Lim Nonvolatile memory device and method of fabricating the same

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02194560A (ja) * 1989-01-23 1990-08-01 Oki Electric Ind Co Ltd 半導体装置
GB9023096D0 (en) 1990-10-24 1990-12-05 Int Computers Ltd Database search processor
JP3289101B2 (ja) 1996-01-25 2002-06-04 東京エレクトロン株式会社 フラッシュ・ディスク・システムの初期化方法及び装置
JPH11177071A (ja) * 1997-12-11 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP2001140133A (ja) 1999-11-11 2001-05-22 Murata Mach Ltd 紡績装置
US6516380B2 (en) 2001-02-05 2003-02-04 International Business Machines Corporation System and method for a log-based non-volatile write cache in a storage controller
KR100422412B1 (ko) * 2001-12-20 2004-03-11 동부전자 주식회사 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법
JP2004140133A (ja) * 2002-10-17 2004-05-13 Seiko Epson Corp 半導体集積回路及びその製造方法
US7498652B2 (en) 2004-04-26 2009-03-03 Texas Instruments Incorporated Non-uniformly doped high voltage drain-extended transistor and method of manufacture thereof
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
KR101088061B1 (ko) * 2005-10-24 2011-11-30 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
KR100673020B1 (ko) * 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7657705B2 (en) 2006-09-27 2010-02-02 Lsi Corporation Method and apparatus of a RAID configuration module
US8285707B2 (en) 2006-11-08 2012-10-09 International Business Machines Corporation Method of querying relational database management systems
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP2009146942A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP5370802B2 (ja) 2008-03-25 2013-12-18 株式会社大一商会 遊技機
US7977962B2 (en) 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
US7964912B2 (en) 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US20100157644A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8334704B2 (en) * 2009-02-20 2012-12-18 Apple Inc. Systems and methods for providing a system-on-a-substrate
KR101307490B1 (ko) 2009-03-30 2013-12-11 메기가 코포레이션 상부 포스트-패시베이션 기술 및 하부 구조물 기술을 이용한 집적 회로 칩
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011023687A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
US8101438B2 (en) 2009-07-27 2012-01-24 Silverbrook Research Pty Ltd Method of fabricating printhead integrated circuit with backside electrical connections
US8288795B2 (en) * 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
JP5144698B2 (ja) * 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
JP2011204829A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
KR101688598B1 (ko) * 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
KR101703106B1 (ko) 2011-01-04 2017-02-06 삼성전자주식회사 부분-이레이즈 동작을 수행할 수 있는 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 장치들
JP2012159903A (ja) 2011-01-31 2012-08-23 Fujitsu Semiconductor Ltd データ処理システム、データ処理装置、及びデータ処理方法
US8478736B2 (en) 2011-02-08 2013-07-02 International Business Machines Corporation Pattern matching accelerator
KR101855169B1 (ko) * 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
US20130173655A1 (en) 2012-01-04 2013-07-04 International Business Machines Corporation Selective fetching of search results
US8519516B1 (en) 2012-03-12 2013-08-27 Micron Technology, Inc. Semiconductor constructions
KR102008422B1 (ko) * 2012-12-17 2019-08-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20150060971A1 (en) * 2013-09-03 2015-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101208795A (zh) * 2005-06-24 2008-06-25 美光科技公司 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
US20080283873A1 (en) * 2007-05-14 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20110169071A1 (en) * 2010-01-08 2011-07-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing same
US20130228843A1 (en) * 2012-03-02 2013-09-05 Tai-Soo Lim Nonvolatile memory device and method of fabricating the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110400589A (zh) * 2014-01-22 2019-11-01 美光科技公司 具有垂直存储器单元串及支持电路的方法及设备
US10910389B2 (en) 2014-01-22 2021-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US11430798B2 (en) 2014-01-22 2022-08-30 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
CN107527918A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
CN107527918B (zh) * 2017-08-31 2019-02-12 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
US10541249B2 (en) 2017-08-31 2020-01-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN110931489A (zh) * 2018-09-20 2020-03-27 东芝存储器株式会社 半导体存储装置
CN110931489B (zh) * 2018-09-20 2023-12-05 铠侠股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
CN110400589A (zh) 2019-11-01
CN106104693B (zh) 2019-07-26
US11430798B2 (en) 2022-08-30
US20160148943A1 (en) 2016-05-26
US9252148B2 (en) 2016-02-02
WO2015112557A1 (en) 2015-07-30
US10910389B2 (en) 2021-02-02
JP6367956B2 (ja) 2018-08-01
EP3097561A4 (en) 2018-01-03
KR20160111978A (ko) 2016-09-27
EP3097561A1 (en) 2016-11-30
KR20180107316A (ko) 2018-10-01
KR101939109B1 (ko) 2019-04-11
US20150206587A1 (en) 2015-07-23
US20190341394A1 (en) 2019-11-07
US20210265370A1 (en) 2021-08-26
US10319729B2 (en) 2019-06-11
KR102193562B1 (ko) 2020-12-23
JP2017504217A (ja) 2017-02-02

Similar Documents

Publication Publication Date Title
CN106104693B (zh) 具有垂直存储器单元串及支持电路的方法及设备
KR101113767B1 (ko) 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
JP7333464B2 (ja) 集積アセンブリ及び集積アセンブリを形成する方法
US11683935B2 (en) NOR flash memory
JPH1117035A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2009272513A (ja) 不揮発性半導体記憶装置
KR101230716B1 (ko) 절연 층 아래에 매립된 제 2 제어 게이트를 갖는 ＳｅＯＩ상의 플래시 메모리 셀
JP5889486B1 (ja) 柱状半導体メモリ装置及びその製造方法
TWI756682B (zh) 具有延伸穿過交替材料堆疊之導電柱的集成組件
US20210193675A1 (en) Integrated Assemblies, and Methods of Forming Integrated Assemblies
KR20220111710A (ko) 메모리 디바이스 및 메모리 디바이스를 형성하는 방법
EP2355143A1 (en) Device having a contact between semiconductor regions through a buried insulating layer, and process for fabricating said device
US20210175248A1 (en) Integrated Assemblies, and Methods of Forming Integrated Assemblies
CN112466892A (zh) 存储器、集成电路存储器及制造存储器的方法
US11910596B2 (en) Integrated assemblies and methods of forming integrated assemblies
US20220037358A1 (en) Conductive Structures, Assemblies Having Vertically-Stacked Memory Cells Over Conductive Structures, and Methods of Forming Conductive Structures
US20220310642A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
JPH08293588A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant