CN110931489A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：半导体衬底，具有第1主面及与所述第1主面对向的第2主面；存储单元阵列，设置在所述第1主面上，且积层着存储单元；第1电路，设置在所述第2主面上，使所述存储单元动作；以及导通孔，以贯通所述半导体衬底内的方式设置，将所述存储单元与所述第1电路电连接。

Description

半导体存储装置
相关申请案
本申请案享有以日本专利申请案2018-175779号(申请日：2018年9月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
已知有一种存储单元三维地排列而成的半导体存储装置。
发明内容
实施方式提供一种半导体存储装置，能够提高用来使存储单元动作的周边电路的可靠性，并且能够缩小衬底面积。
实施方式的半导体存储装置具备：半导体衬底，具有第1主面及与所述第1主面对向的第2主面；存储单元阵列，设置在所述第1主面上，且积层着存储单元；第1电路，设置在所述第2主面上，使所述存储单元动作；以及导通孔，以贯通所述半导体衬底内的方式设置，将所述存储单元与所述第1电路电连接。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的框图。
图2是第1实施方式中的存储单元阵列所具有的区块的电路图。
图3是第1实施方式的半导体存储装置的剖视图。
图4是第1实施方式中的存储单元阵列内的存储单元晶体管的剖视图。
图5是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图6是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图7是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图8是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图9是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图10是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图11是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图12是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图13是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图14是表示第1实施方式的半导体存储装置的制造方法的各步骤的剖视图。
图15是第1实施方式的变化例的半导体存储装置的剖视图。
图16是变化例的半导体存储装置中的电路区块的布局图。
图17是表示第2实施方式的半导体存储装置的第1构成例的剖视图。
图18是表示第2实施方式的半导体存储装置的第2构成例的剖视图。
具体实施方式
在以下的实施方式的说明中，关于具有相同功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式是例示用来使该实施方式的技术思想具体化的装置或方法的实施方式，构成零件的材质、形状、构造、配置等并不特定为下述的内容。
各功能区块能够作为硬件、计算机软件的任一者或将两者组合而成的构成来实现。各功能区块并不必须像以下的示例那样进行区分。例如，一部分功能也可由与例示的功能区块不同的功能区块来执行。进而，例示的功能区块也可分割为更细的功能子区块。此处，作为半导体存储装置，列举存储单元晶体管积层在半导体衬底上方的三维积层型NAND(Not And，与非)型闪速存储器为例进行说明。
[第1实施方式]
以下，对第1实施方式的半导体存储装置进行说明。
1.半导体存储装置的构成
1.1半导体存储装置的区块构成
图1是表示第1实施方式的半导体存储装置的构成的框图。作为半导体存储装置的NAND型闪速存储器10具备存储单元阵列11、行解码器12、驱动器13、感测放大器14、地址寄存器15、指令寄存器16以及定序器17。另外，例如，在NAND型闪速存储器10，经由NAND总线而在外部连接有控制器20。控制器20对NAND型闪速存储器10进行访问，并对NAND型闪速存储器10进行控制。
1.1.1各区块的构成
存储单元阵列11具备包含与行及列建立对应的多个非易失性存储单元的多个区块BLK0、BLK1、BLK2、…BLKn(n为0以上的整数)。以后，在记为区块BLK的情况下，表示各区块BLK0～BLKn。存储单元阵列11存储从控制器20提供的数据。关于存储单元阵列11及区块BLK的详细情况将在下文叙述。
行解码器12选择任一个区块BLK，进而选择已选择的区块BLK中的字线。关于行解码器12的详细情况将在下文叙述。
驱动器13对所选择的区块BLK，经由行解码器12供给电压。
感测放大器14在数据读出时，感测从存储单元阵列11读出的数据DAT，并进行必要的运算。然后，将该数据DAT输出至控制器20。感测放大器14在数据写入时，将从控制器20接收的写入数据DAT传输至存储单元阵列11。
地址寄存器15保存从控制器20接收的地址ADD。地址ADD包含指定动作对象的区块BLK的区块地址以及指示所指定的区块内的动作对象的字线的页地址。指令寄存器16保存从控制器20接收的指令CMD。指令CMD例如包含对定序器17命令写入动作的写入指令以及命令读出动作的读出指令等。
定序器17基于保存在指令寄存器16中的指令CMD，对NAND型闪速存储器10的动作进行控制。具体来说，定序器17基于保存在指令寄存器16中的写入指令，对行解码器12、驱动器13以及感测放大器14进行控制，对由地址ADD指定的多个存储单元晶体管进行写入。定序器17还基于保存在指令寄存器16中的读出指令，对行解码器12、驱动器13以及感测放大器14进行控制，从由地址ADD指定的多个存储单元晶体管进行读出。
在NAND型闪速存储器10，如上所述，经由NAND总线而连接着控制器20。NAND总线进行根据NAND接口的信号的发送接收。具体来说，NAND总线例如包含对芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、输入输出信号I/O以及就绪/忙碌信号R/Bn进行通信的总线。输入输出信号I/O以8比特的总线宽度传送。输入输出信号I/O对指令CMD、地址ADD以及数据DAT等进行通信。
其次，使用图1，对控制器20的构成进行说明。控制器20具备主机接口(I/F)电路21、内置存储器22、处理器(CPU)23、缓冲存储器24、NAND接口(I/F)电路25以及ECC(ErrorChecking and Correcting，差错校验纠正)电路26。
主机接口电路21经由主机总线连接于主机器件(未图示)。主机接口电路21将从主机器件接收的命令及数据分别传输至处理器23及缓冲存储器24。另外，主机接口电路21响应来自处理器23的命令，将缓冲存储器24内的数据向主机器件传输。
处理器23对控制器20整体的动作进行控制。例如，处理器23在从主机器件接收到写入命令时，响应写入命令，对NAND接口电路25发行写入命令。在读出及删除时也同样如此。另外，处理器23执行损耗均衡(wear levelling)等用来管理NAND型闪速存储器10的各种处理。此外，以下说明的控制器20的动作既可通过处理器23执行软件(或固件)来实现，或者也可由硬件来实现。
NAND接口电路25经由NAND总线而与NAND型闪速存储器10连接，掌管与NAND型闪速存储器10的通信。NAND接口电路25基于从处理器23接收的命令，将各种信号向NAND型闪速存储器10发送，另外从NAND型闪速存储器10接收各种信号。
缓冲存储器24暂时地保存写入数据或读出数据。缓冲存储器24也可由DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(static random accessmemory，静态随机存取存储器)等构成。
内置存储器22例如为DRAM或SRAM等半导体存储器，用作处理器23的作业区域。内置存储器22保存用来管理NAND型闪速存储器10的固件或各种管理表格等。
ECC电路26进行与存储在NAND型闪速存储器10中的数据相关的错误检测及错误订正处理。也就是说，ECC电路26在数据写入时生成错误订正码，并将错误订正码赋予至写入数据，在数据读出时将错误订正码解码。
1.1.2存储单元阵列11的电路构成
如上所述，存储单元阵列11具备区块BLK0～BLKn。此处，对1个区块BLK的电路构成进行说明。
图2是存储单元阵列11所具有的区块BLK的电路图。如图所示，区块BLK例如包含4个串组件SU0～SU3。以后，在记为串组件SU的情况下，表示各串组件SU0～SU3。串组件SU包含多个NAND串NS。
各NAND串NS包含例如8个存储单元晶体管MT0～MT7及选择晶体管ST1、ST2。以后，在记为存储单元晶体管MT的情况下，表示各存储单元晶体管MT0～MT7。存储单元晶体管(以下，也记为存储单元)MT具备控制栅极与电荷储存层，且非易失地保存数据。存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
串组件SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。相对于此，串组件SU0～SU3各自的选择晶体管ST2的栅极例如连接于1个选择栅极线SGS。选择晶体管ST2的栅极也可连接于针对每个串组件而不同的选择栅极线SGS0～SGS3。另外，处于区块BLK内的串组件SU0～SU3的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。
另外，存储单元阵列11在多个区块BLK0～BLKn间共有位线BL0～BL(L－1)。其中，L为2以上的自然数。在区块BLK内的多个串组件SU0～SU3中，各位线BL共通连接于位于同一列的NAND串NS的选择晶体管ST1的漏极。也就是说，各位线BL在同一列的多个串组件SU0～SU3间将NAND串NS共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。也就是说，串组件SU包含多个连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串NS。
另外，区块BLK包含以字线WL为共通的多个串组件SU。
连接于在串组件SU内共通的字线WL的多个存储单元晶体管MT被称为单元组件CU。单元组件CU的存储容量根据存储单元晶体管MT所存储的数据的比特数而变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储两页数据，在存储3比特数据的情况下存储3页数据。
此外，存储单元阵列11的构成并不限定于所述构成。例如，各区块BLK所包含的串组件SU能够设定为任意个数。各NAND串NS所包含的存储单元晶体管MT以及选择栅极晶体管ST1及ST2各自也能够设定为任意个数。
1.2半导体存储装置的截面构造
其次，使用图3，对第1实施方式的半导体存储装置的截面构造进行说明。图3是第1实施方式的半导体存储装置的剖视图。在图3中，将相互正交且与半导体衬底30面平行的两个方向设为X方向及Y方向，将相对于这些X方向及Y方向(XY面)正交的方向设为Z方向(积层方向)。图3表示沿着字线延伸的X方向的截面。
如图3所示，作为半导体存储装置的NAND型闪速存储器10具有：存储器阵列区域100，设置在半导体衬底30的第1主面；以及周边电路区域200，设置在与第1主面对向的第2主面。半导体衬底30例如使用硅半导体衬底。
存储器阵列区域100具有存储单元阵列11。周边电路区域200具有控制对存储单元晶体管MT进行数据写入、读出以及删除的周边电路。具体来说，周边电路区域200具有行解码器12、驱动器13、感测放大器14、地址寄存器15、指令寄存器16以及定序器17。
在半导体衬底30，设置将存储器阵列区域100所具有的电路与周边电路区域200所具有的电路电连接的导通孔31。导通孔31以从半导体衬底(例如，硅半导体衬底)30的第2主面通到第1主面为止的方式设置。以下，将该导通孔31称为TSV(Through Silicon Via，硅穿孔)31。
1.2.1存储器阵列区域100的构造
以下，使用图3，对存储器阵列区域100的构造进行详细叙述。
在半导体衬底30的第1主面，设置绝缘层40以及导电焊盘47、41A。绝缘层40例如包含氧化硅层。在绝缘层40以及导电焊盘41A，设置导电层41。导电层41作为源极线SL发挥功能。导电层41以及导电焊盘41A例如包含钨(W)或多晶硅。导电焊盘47例如包含钨(W)。
在导电层41，交替地积层多个绝缘层42、多个导电层43、导电层44_0、44_1、44_2、…、44_7以及导电层45。导电层43、44_0～44_7、45在X方向延伸。导电层43作为选择栅极线SGS发挥功能。导电层44_0～44_7分别作为多条字线WL0～WL7发挥功能。导电层45作为选择栅极线SGD发挥功能。绝缘层42例如包含氧化硅层。导电层43、44_0～44_7、45例如包含钨(W)。
在多个绝缘层42以及多个导电层43、44_0～44_7、45，设置着在Z方向延伸的柱状体的存储柱MP。存储柱MP的一端连接于导电层(源极线SL)41。存储柱MP的另一端到达至最上层的绝缘层42的上表面。也就是说，存储柱MP从绝缘层42上表面贯通选择栅极线SGD、多个字线WL0～WL7、选择栅极线SGS以及多个绝缘层42到达至源极线SL。在存储柱MP的另一端，设置着在Z方向延伸的接触插塞CP1，在接触插塞CP1设置着导电层46A。导电层46A例如作为位线BL发挥功能。接触插塞CP1以及导电层46A例如包含钨(W)。关于存储柱MP的详细情况将在下文叙述。
另外，导电层43、44_0～44_7、45具有在X方向依次阶梯状地伸出的区域(以下，记为阶梯区域)。在图3中，表示导电层43、44_0具有阶梯区域43S、44_0S的情况，其它导电层的阶梯区域虽然被省略，但其它导电层也具有在X方向依次伸出的阶梯区域。在阶梯区域，设置着在Z方向延伸的接触插塞CP2。在接触插塞CP2，设置着导电层46B。在导电层46B，设置着朝Z方向的半导体衬底30侧延伸的接触插塞CP3。在接触插塞CP3，设置着导电焊盘47。进而，在导电层46B，设置着朝Z方向的半导体衬底相反侧延伸的接触插塞CP4。也就是说，导电层43、44_0～44_7、45的阶梯区域各自电连接于接触插塞CP2、导电层46B以及接触插塞CP3。另外，根据需要，导电层43、44_0～44_7、45的阶梯区域各自电连接于接触插塞CP2、导电层46B以及接触插塞CP4。接触插塞CP2、CP3、CP4以及导电层46B例如包含钨(W)。
在导电层43、44_0～44_7、45、46A、46B、导电焊盘47以及接触插塞CP1～CP4的周围设置着绝缘层48。在绝缘层48的上表面，设置着电极焊盘49。各电极焊盘49例如经由接触插塞CP4电连接于导电层46B。电极焊盘49例如包含铜(Cu)或铝(Al)。
1.2.2周边电路区域200的构造
其次，使用图3，对周边电路区域200的构造进行详细叙述。
在半导体衬底30的第2主面，设置着n通道型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管(以下，称为nMOS晶体管)32以及p通道型MOS晶体管(以下，称为pMOS晶体管)33。在nMOS晶体管32与pMOS晶体管33之间，设置着使这些晶体管分离的元件分离区域(例如，STI(Shallow trench isolation，浅沟槽隔离区))34A。元件分离区域34A例如包含氧化硅层。
另外，在半导体衬底30内设置着TSV31。在TSV31与半导体衬底30之间，设置着绝缘层34B。TSV31的一端例如经由电极焊盘41A连接于导电层41，或者经由导电焊盘47连接于接触插塞CP3。TSV31例如包含钨(W)。绝缘层34B例如包含氧化硅层。
在半导体衬底30的第2主面上，隔着栅极绝缘膜(未图示)设置着栅极32A、33A。在nMOS晶体管32以及pMOS晶体管33的栅极32A、33A，分别设置着在Z方向延伸的接触插塞CP5A。在nMOS晶体管32以及pMOS晶体管33的源极或漏极32B、33B以及TSV31的另一端，分别设置着在Z方向延伸的接触插塞CP5B。在接触插塞CP5A、CP5B，分别设置着导电层35。在导电层35设置着在Z方向延伸的接触插塞CP6。接触插塞CP5A、CP5B、CP6例如包含钨(W)。导电层35例如包含钨(W)或铜(Cu)。
在nMOS晶体管32、pMOS晶体管33、导电层35以及接触插塞CP5A、CP5B、CP6的周围设置着绝缘层36。在绝缘层36的上表面，设置着电极焊盘37。例如，电极焊盘37经由接触插塞CP6、导电层35、接触插塞CP5B、TSV31、导电焊盘47、接触插塞CP3、导电层46B以及接触插塞CP2，电连接于导电层43的阶梯区域43S。或者，其它电极焊盘37经由接触插塞CP6、导电层35以及接触插塞CP5B，电连接于nMOS晶体管32的源极或漏极32B。绝缘层36例如包含氧化硅层。电极焊盘37例如包含铜(Cu)或铝(Al)。
1.2.3存储柱MP(存储单元晶体管)的构造
其次，使用图4，对设置在存储器阵列区域100内的存储柱MP的存储单元晶体管MT的截面构造进行说明。图4是第1实施方式中的存储单元阵列11内的存储单元晶体管的剖视图。图4是将图3所示的NAND型闪速存储器10在上下方向反转180度表示，省略了导电层间的层间绝缘膜。
如图4所示，存储单元阵列11包含导电层41、43、44_0～44_7、45以及存储柱MP。半导体衬底30的第1主面与XY面对应。在半导体衬底30的上方，隔着绝缘层设置着导电层41。导电层41形成为沿着XY面的平板状，如上所述，作为源极线SL发挥功能。
在导电层41上，从下层起依次设置着导电层43、44_0～44_7、45。这些导电层中在Z方向相邻的导电层隔着层间绝缘膜而积层。导电层43、44_0～44_7、45分别形成为沿着XY面的平板状。如上所述，导电层43作为选择栅极线SGS发挥功能。导电层44_0～44_7从下层起依次分别作为字线WL0～WL7发挥功能。导电层45作为选择栅极线SGD发挥功能。
多个存储柱MP例如在XY方向排列为错位状(未图示)，分别作为1个NAND串NS发挥功能。各存储柱MP被设置成以从导电层45的上表面到达至导电层41的上表面的方式贯通导电层43、44_0～44_7、45。
存储柱MP例如具有阻挡绝缘膜51、电荷储存膜(也称为电荷储存层)52、隧道绝缘膜53以及半导体层54。具体来说，在用来形成存储柱MP的存储孔的内壁，设置着阻挡绝缘膜51。在阻挡绝缘膜51的内壁，设置着电荷储存膜52。在电荷储存膜52的内壁，设置着隧道绝缘膜53。进而，在隧道绝缘膜53的内侧设置着半导体层54。此外，存储柱MP也可设为在半导体层54的内部设置着核心绝缘层(例如，氧化硅层)的构造。
在所述存储柱MP的构成中，存储柱MP与导电层43交叉的部分作为选择栅极晶体管ST2发挥功能。存储柱MP与导电层44_0～44_7交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。各存储单元晶体管MT0～MT7为存储数据或能够存储数据的存储单元。进而，存储柱MP与导电层45交叉的部分作为选择栅极晶体管ST1发挥功能。
半导体层54作为存储单元晶体管MT以及选择栅极晶体管ST1、ST2的通道层发挥功能。在半导体层54的内部，形成NAND串NS的电流路径。
电荷储存膜52具有在存储单元晶体管MT中储存从半导体层54注入的电荷的功能。电荷储存膜52例如包含氮化硅膜。
隧道绝缘膜53在从半导体层54向电荷储存膜52注入电荷时，或在储存在电荷储存膜52中的电荷向半导体层54扩散时，作为电位障壁发挥功能。隧道绝缘膜53例如包含氧化硅膜。
阻挡绝缘膜51防止储存在电荷储存膜52中的电荷向导电层(字线WL)44_0～44_7扩散。阻挡绝缘膜51例如包含氧化硅膜以及氮化硅膜。
在比存储柱MP的上表面靠上方，隔着绝缘膜设置着导电层46A。导电层46A形成为在Y方向延伸的线状，作为位线(或配线层)BL发挥功能。多个导电层46A排列在X方向(未图示)，导电层46A与和每个串组件SU对应的1个存储柱MP电连接。具体来说，在各串组件SU中，在各存储柱MP内的半导体层54上设置着接触插塞CP1，在接触插塞CP1上设置着1个导电层46A。
此外，存储单元阵列11的构成并不限定于所述构成。另外，字线WL以及选择栅极线SGD及SGS的条数分别根据存储单元晶体管MT以及选择栅极晶体管ST1及ST2的个数而变更。选择栅极线SGS也可由分别设置为多层的多个导电层构成。选择栅极线SGD也可由分别设置为多层的多个导电层构成。
进而，关于存储单元阵列11的构成也可为其它构成。例如，记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号中。另外，分别记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的整体在本申请案说明书中通过参照而引用。
2.半导体存储装置的制造方法
其次，对第1实施方式的半导体存储装置的制造方法进行说明。图5～图14是表示第1实施方式的半导体存储装置的制造方法的剖视图。
首先，如图5～图9所示，在半导体衬底(半导体晶圆)30的第1主面上，形成存储器阵列区域100。
先在半导体衬底30上，形成绝缘层40、导电焊盘47、导电层41以及导电焊盘41A。具体来说，例如，利用CVD(Chemical vapor deposition，化学气相沉积)法(或ALD(Atomiclayer deposition，原子层沉积)法)，在半导体衬底30上形成绝缘层40。进而，利用CVD法(或ALD法)，在绝缘层40上以及半导体衬底30上的一部分，形成导电层41、导电焊盘41A以及导电焊盘47。导电层41作为源极线SL发挥功能。导电焊盘41A、47在之后的步骤中与TSV31连接。
其次，在导电层41上形成多个绝缘层42与多个绝缘层61的积层体，在积层体形成存储柱MP。具体来说，例如利用CVD法(或ALD法)，如图5所示，在导电层41上，将多个绝缘层42与多个绝缘层61交替地积层。绝缘层42例如包含氧化硅层，绝缘层61例如包含氮化硅层。
继而，例如利用RIE(Reactive Ion Etching，反应性离子蚀刻)法，如图6所示，在多个绝缘层42与多个绝缘层61形成存储孔62。存储孔62从绝缘层42的表面到达至导电层41的表面为止。
进而，在存储孔62内形成单元绝缘膜50以及半导体层54。单元绝缘膜50为所述阻挡绝缘膜51、电荷储存膜52以及隧道绝缘膜53。具体来说，例如利用CVD法(或ALD法)，如图7所示，在存储孔62的内壁，形成阻挡绝缘膜51。在阻挡绝缘膜51的内壁，形成电荷储存膜52。在电荷储存膜52的内壁，形成隧道绝缘膜53。继而，利用RIE法，将存储孔62底面的单元绝缘膜50去除，露出导电层41的表面。然后，在隧道绝缘膜53的内侧以及存储孔62底面形成半导体层54。根据以上，在形成在积层体的存储孔62内，形成具有单元绝缘膜50以及半导体层54的存储柱MP。
其次，将积层体内的绝缘层61去除而置换为导电层43、44_0～44_7、45，形成选择栅极线SGS、字线WL0～WL7以及选择栅极线SGD。具体来说，在多个绝缘层42与多个绝缘层61的积层体，例如利用RIE法，形成狭缝(未图示)。狭缝从绝缘层42的表面到达至导电层41的表面为止。继而，例如，利用使用磷酸溶液的湿式蚀刻，经由狭缝将绝缘层(氮化硅层)61去除。另一方面，在该湿式蚀刻下绝缘层(氧化硅层)42未被去除而残留。由此，在绝缘层42间形成间隙。
进而，如图8所示，利用CVD法(或ALD法)，以将绝缘层42间的间隙填埋的方式，形成导电层43、44_0～44_7、45。导电层43、44_0～44_7、45作为选择栅极线SGS、字线WL0～WL7以及选择栅极线SGD分别发挥功能。
其次，在积层体的导电层43、44_0～44_7、45形成用来取得接触的阶梯区域。具体来说，利用光刻法将积层体的导电层43、44_0～44_7、45呈阶梯状地蚀刻，在导电层43、44_0～44_7、45分别形成在X方向依次伸出的阶梯区域。在图9中，表示了形成在导电层43、44_0的阶梯区域43S、44_0S。在其它导电层44_1～44_7、45也同样地形成在X方向依次伸出的阶梯区域。
其次，在存储柱MP、导电层41、43、44_0～44_7、45以及导电焊盘47上，分别形成接触插塞CP1～CP3以及导电层(配线)46A、46B。具体来说，例如利用CVD法(或ALD法)，在积层体、存储柱MP、导电焊盘47、导电层41以及阶梯区域上形成绝缘层48。进而，例如利用RIE法，在存储柱MP、导电焊盘47以及阶梯区域上的绝缘层48形成接触插塞用孔。继而，例如利用CVD法(或ALD法)，如图9所示，在接触插塞用孔内填埋导电材，形成接触插塞CP1～CP3。进而，例如利用CVD法(或ALD法)，在接触插塞CP1～CP3上分别形成导电层46A、46B。进而，在导电层46A、46B上形成绝缘层48。接触插塞CP1～CP3的导电材例如包含钨。
其次，如图10所示，例如利用CVD法(或ALD法)，在绝缘层48上形成保护层63。保护层63在之后的步骤中，保护配线层46A、46B以及存储单元阵列。保护层63例如包含氧化硅层或多晶硅层。此外，在之后的步骤中需要将贴合在保护层63上的半导体衬底与保护层63电连接的情况下，可由多晶硅形成保护层63。
其次，如图11所示，在保护层63上，贴合半导体衬底(半导体晶圆)64。具体来说，在保护层63的表面贴合半导体衬底64。由此，保护层63与半导体衬底64具有某种强度地附着。半导体衬底64在之后的步骤中，作为支撑制造时的负载的衬底起作用。半导体衬底64例如包含硅半导体衬底。
其次，如图12～图14所示，在半导体衬底30的第2主面上，形成周边电路区域200。
首先，如图12所示，以能够在半导体衬底30形成TSV31的方式，对半导体衬底30进行研磨，而使半导体衬底30薄板化。具体来说，将图11所示的半导体衬底30在上下方向反转180度，如图12所示，例如，利用研磨机或CMP(Chemical Mechanical polishing，化学机械研磨)对半导体衬底30的第2主面进行研磨。利用研磨而使半导体衬底30的厚度成为能够在半导体衬底30形成TSV31的厚度，例如2～10μm左右(2μm以上且10μm以下)。
其次，如图13所示，在半导体衬底30，形成TSV31以及元件分离区域(例如，STI)34A。具体来说，例如利用RIE法，在半导体衬底30形成TSV用孔。进而，例如利用CVD法(或ALD法)，在TSV用孔形成绝缘层34B。进而，例如利用CVD法(或ALD法)，如图13所示，在绝缘层34B的内侧填埋导电材，而形成TSV31。由此，TSV31从半导体衬底30第2主面到达至第1主面，分别连接于导电焊盘47或导电焊盘41A。TSV31的导电材例如包含钨。另外，在半导体衬底30，形成元件分离区域(例如，STI)34A。
在TSV31的形成中，可以导电焊盘47、41A不与半导体衬底30接触的方式，将TSV用孔开得比导电焊盘47、41A的外径大。另外，也可以事先在半导体衬底30与导电焊盘47、41A之间配置绝缘层，且TSV31贯通该绝缘层到达至导电层47、41A为止的方式形成。另外，如果以到达至与导电层(源极线SL)41相接的导电焊盘41A的方式形成TSV31，那么能够使导电层41与TSV31的连接低电阻化。
其次，如图14所示，在半导体衬底30的第2主面上，形成周边电路、导电层(配线)35以及电极焊盘37。具体来说，在半导体衬底30的第2主面上，形成包含nMOS晶体管32以及pMOS晶体管33的cMOS电路。进而，例如利用CVD法(或ALD法)，在半导体衬底30上、nMOS晶体管32以及pMOS晶体管33上，形成绝缘层36。
继而，在nMOS晶体管32以及pMOS晶体管33的栅极32A、33A上的绝缘层36内，形成接触插塞用孔，在接触插塞用孔内填埋导电材而分别形成接触插塞CP5A。同样地，在nMOS晶体管32以及pMOS晶体管33的源极以及漏极32B、33B上的绝缘层36内，形成接触插塞用孔，在接触插塞用孔内填埋导电材而分别形成接触插塞CP5B。进而，例如利用CVD法(或ALD法)，在接触插塞CP5A、CP5B上分别形成导电层35。接触插塞CP5A，CP5B的导电材例如包含钨。
继而，例如利用CVD法(或ALD法)，在导电层35上形成绝缘层36。进而，在导电层35上的绝缘层36内，形成接触插塞用孔，在接触插塞用孔内填埋导电材而形成接触插塞CP6。进而，例如利用CVD法(或ALD法)，在接触插塞CP6上的绝缘层36形成电极焊盘37。电极焊盘37形成在绝缘层36的上表面，且它的表面露出。
然后，将形成在绝缘层48的保护层63以及半导体衬底64削除。根据以上，制造图14所示的半导体存储装置。
另外，像第2实施方式中所说明的一样，在将多个半导体存储装置三维地积层的情况下，如图3所示，在存储器阵列区域100的上表面形成电极焊盘49。
根据以上，制造第1实施方式的半导体存储装置。
3.第1实施方式的变化例
接下来，对第1实施方式的变化例的半导体存储装置进行说明。变化例的半导体存储装置为在图3所示的截面构造中，设置着贯通所积层的绝缘层42与导电层43、44_0～44_7、45的接触插塞的示例，其它构成与图3所示的构成相同。在该变化例中，主要对与第1实施方式的不同点进行说明。
3.1变化例的半导体存储装置的截面构造
图15是第1实施方式的变化例的半导体存储装置的剖视图。在多个绝缘层42以及多个导电层43、44_0～44_7、45，设置着在Z方向贯通(或延伸)的接触插塞CP7。接触插塞CP7的一端连接于TSV31A。接触插塞CP7的另一端连接于导电层46C。在接触插塞CP7的周围，设置着绝缘层55。接触插塞CP7利用绝缘层55与导电层41、43、44_0～44_7、45绝缘。接触插塞CP7、TSV31A、导电层46C例如包含钨(W)。绝缘层55例如包含氧化硅层。
连接于接触插塞CP7的一端的TSV31A经由接触插塞CP5C连接于导电层35A。导电层35A例如电连接于感测放大器14的电路配线。在TSV31A的周围设置着绝缘层34B。连接于接触插塞CP7的另一端的导电层46C经由接触插塞CP4A连接于电极焊盘49A。电极焊盘49A例如为将施加至周边电路的电源电压等从外部输入的端子。另外，连接于接触插塞CP7的另一端的导电层46C也可不连接于电极焊盘49A，而经由配置在绝缘层48内的配线与作为位线的导电层46A电连接。在该情况下，位线经由接触插塞CP7、TSV31A电连接于设置在周边电路区域200的感测放大器14。接触插塞CP4A、CP5C、导电层35A以及电极焊盘49A例如包含钨(W)。
图16表示变化例的半导体存储装置10m中的电路区块的布局。图16(a)是从Z方向的上方观察半导体存储装置10m的图，图16(b)是从Z方向的下方观察半导体存储装置10m的图。
如图16(a)、(b)所示，在存储单元阵列11的两端配置WL中继(hookup)区域19。WL中继区域19为字线WL呈阶梯状地具有阶面，且在它的阶面部分连接着接点的区域，相当于所述阶梯区域。在WL中继区域19的外侧配置着接触区域18A。在接触区域18A配置着接触插塞CP3以及TSV31。在与该接触区域18A对向的位置配置着行解码器12，各字线WL与行解码器12电连接。
在存储单元阵列11之中配置着一个或多个接触区域18。在接触区域18配置着接触插塞CP7以及TSV31A。在与该接触区域18对向的位置以及它的周围配置着感测放大器14，各位线与感测放大器14电连接。
寄存器及定序器16A配置在行解码器12与感测放大器14之间。寄存器以及定序器16A的位置并不限定于此，例如，寄存器及定序器16A与行解码器12的位置也可相反。
4.第1实施方式的效果
根据第1实施方式的半导体存储装置，能够提高用来使存储单元动作的周边电路的可靠性，并且能够缩小衬底面积。
以下，对本实施方式的关联技术与第1实施方式的效果进行详细叙述。半导体存储装置具备：存储单元阵列，配置着多个存储单元；以及周边电路，用来对存储单元进行写入、读出以及删除等动作。周边电路具有包含pMOS晶体管及nMOS晶体管的cMOS电路、以及下层配线等。这些存储单元阵列与周边电路形成在同一个半导体衬底(或芯片)上。因此，存在如下情况：为了缩小衬底面积(或芯片面积)，而使用将周边电路配置在存储单元阵列之下的构造，也就是在半导体衬底上设置周边电路且在周边电路上设置存储单元阵列的构造。
在此种构造中，必须在形成周边电路之后，形成存储单元阵列。因此，pMOS以及nMOS晶体管或下层配线受到形成存储单元阵列时的热步骤的影响。由此，存在pMOS以及nMOS晶体管的特性或下层配线的电阻值等特性劣化的情况。
在第1实施方式中，在半导体衬底的第1主面设置存储单元阵列，在与第1主面对向的第2主面设置周边电路。进而，将使存储单元阵列与周边电路电连接的导通孔设置在半导体衬底内。由此，能够在半导体衬底的第1主面形成存储单元阵列，然后，在第2主面形成周边电路。结果，能够消除存储单元阵列形成时的热步骤对周边电路的影响。也就是说，能够防止因存储单元阵列形成时的热步骤的影响导致pMOS以及nMOS晶体管的特性或下层配线的电阻值等特性劣化。
进而，并非在半导体衬底的1个主面将存储单元阵列与周边电路并排配置，而在半导体衬底的对向的两个主面(也就是两面)分别配置存储单元阵列与周边电路，所以能够缩小形成存储单元阵列以及周边电路所需要的衬底面积。进而，能够缩小用来形成半导体存储装置的衬底面积，所以能够实现动作时的低消耗电力化或动作的高速化。
另外，由于能够将存储单元阵列形成时的热步骤的影响排除，所以电极焊盘37、49能够使用铝(Al)或铜(Cu)，导电层35能够使用铜(Cu)。由此，能够降低电极的连接电阻以及配线电阻。
[第2实施方式]
接下来，对第2实施方式的半导体存储装置进行说明。在第2实施方式中，表示将第1实施方式中所说明的NAND型闪速存储器(以下，记为存储器芯片)10三维地积层的示例。第1实施方式的多个存储器芯片10通过将设置在存储器芯片各自的上表面的电极焊盘彼此接合，能够将多个存储器芯片10间电连接且积层。此外，第1实施方式的变化例的半导体存储装置10m也能够同样三维地积层。
1.半导体存储装置的构成
第2实施方式的半导体存储装置设为具备3个第1实施方式中所说明的存储器芯片，分别设为10A、10B、10C。存储器芯片10A、10B、10C也可具有完全相同的构成，也可具有各不相同的构成。另外，对具备3个存储器芯片的情况进行说明，但并不限定为3个，也可为两个，也可为4个以上。
图17是表示第2实施方式的半导体存储装置的第1构成例的剖视图。在存储器芯片10A上的Z方向积层存储器芯片10B，在存储器芯片10B上的Z方向积层存储器芯片10C。存储器芯片10A、10B、10C各自具有：存储器阵列区域100，设置着存储单元阵列11；以及周边电路区域200，设置着周边电路。在存储器芯片10A、10B、10C各自的存储器阵列区域100的上表面设置着电极焊盘49。在存储器芯片10A、10B、10C各自的周边电路区域200的上表面设置着电极焊盘37。
存储器芯片10A所具有的存储单元阵列11以及周边电路经由电极焊盘37、49电连接于存储器芯片10B所具有的存储单元阵列11以及周边电路。存储器芯片10B的存储单元阵列11以及周边电路经由电极焊盘37、49电连接于存储器芯片10C所具有的存储单元阵列11以及周边电路。
具体来说，使存储器芯片10A的周边电路区域200的电极焊盘37与存储器芯片10B的存储器阵列区域100的电极焊盘49以对向的方式对合。由此，存储器芯片10A的电极焊盘37与存储器芯片10B的电极焊盘49接合，而电连接。进而，使存储器芯片10B的周边电路区域200的电极焊盘37与存储器芯片10C的存储器阵列区域100的电极焊盘49以对向的方式对合。由此，存储器芯片10B的电极焊盘37与存储器芯片10C的电极焊盘49接合，而电连接。如此一来，存储器芯片10A、10B、10C内的存储单元阵列11以及周边电路电连接。
接下来，使用图18，对第2实施方式的半导体存储装置的第2构成例进行说明。图18是表示第2实施方式的半导体存储装置的第2构成例的剖视图。与第1构成例同样地，在存储器芯片10A上的Z方向积层存储器芯片10B，在存储器芯片10B上的Z方向积层存储器芯片10C。在存储器芯片10A、10B、10C各自的存储器阵列区域100的上表面设置着电极焊盘49，在存储器芯片10A、10B、10C各自的周边电路区域200的上表面设置着电极焊盘37。
如图18所示，使存储器芯片10A的周边电路区域200的电极焊盘37与存储器芯片10B的周边电路区域200的电极焊盘37以对向的方式对合。由此，存储器芯片10A的电极焊盘37与存储器芯片10B的电极焊盘37接合，并电连接。进而，以使存储器芯片10B的存储器阵列区域100的电极焊盘49与存储器芯片10C的存储器阵列区域100的电极焊盘49对向的方式对合。由此，存储器芯片10B的电极焊盘49与存储器芯片10C的电极焊盘49接合，并电连接。如此一来，存储器芯片10A、10B、10C内的存储单元阵列11以及周边电路电连接
如第1以及第2构成例所示，在将多个存储器芯片三维地积层时，也可将周边电路区域200上表面的电极焊盘37与存储器阵列区域100上表面的电极焊盘49连接，也可将周边电路区域200上表面的电极焊盘37彼此连接，进而，也可将存储器阵列区域100上表面的电极焊盘49彼此连接。
其它构成以及构造与所述第1实施方式相同。
2.第2实施方式的效果
在第2实施方式中，通过针对设置在存储器芯片两面的存储器阵列区域100以及周边电路区域200的电极焊盘的任一个使其它存储器芯片的电极焊盘的任一个以对向的方式与之对合，能够将多个存储器芯片容易地三维地(或在Z方向)积层。由此，能够实现半导体存储装置中的存储容量的大容量化。其它效果与所述第1实施方式相同。
[其它变化例等]
进而，在所述实施方式中作为半导体存储装置以NAND型闪速存储器为例进行了说明，但并不限定于NAND型闪速存储器，能够应用于全部的其它半导体存储器，进而能够应用于半导体存储器以外的各种存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样，包含在权利要求书所记载的发明与其均等的范围中。

Claims (18)

1.一种半导体存储装置，其特征在于具有：
半导体衬底，具有第1主面以、及与所述第1主面对向的第2主面；
存储单元阵列，设置在所述第1主面上，积层着存储单元；
第1电路，设置在所述第2主面上，使所述存储单元动作；以及
导通孔，以贯通所述半导体衬底内的方式设置，将所述存储单元与所述第1电路电连接。
2.根据权利要求1所述的半导体存储装置，其特征在于所述存储单元阵列具有三维地配置在所述第1主面上的存储单元。
3.根据权利要求1所述的半导体存储装置，其特征在于所述存储单元阵列具有：积层体，在所述第1主面上交替地积层着多个绝缘层与多个导电层；以及柱状体，相对于所述第1主面在上下方向贯通所述积层体；并且
所述柱状体具有从所述导电层侧依次配置的绝缘膜、电荷储存膜、隧道绝缘膜以及半导体层。
4.根据权利要求1所述的半导体存储装置，其特征在于所述导通孔具有从所述第2主面贯通所述半导体衬底的内部直到所述第1主面为止的导电体。
5.根据权利要求1所述的半导体存储装置，其特征在于所述第1电路包含设置在所述第2主面上的n通道MOS晶体管以及p通道MOS晶体管。
6.根据权利要求1所述的半导体存储装置，其特征在于所述第1电路包含感测放大器，所述感测放大器的一部分配置在相对于所述存储单元阵列在第1方向对向的位置。
7.根据权利要求6所述的半导体存储装置，其特征在于所述存储单元阵列具有第1区域、以及相对于与所述第1方向正交的第2方向与所述第1区域并排配置的第2区域，且具有配置在所述第1区域与所述第2区域之间且配置着贯通所述半导体衬底而将所述存储单元阵列与所述第1电路电连接的接点的接触区域。
8.一种半导体存储装置，其特征在于具有第1以及第2存储器芯片，所述第1以及第2存储器芯片分别具有：半导体衬底，具有第1主面、以及与所述第1主面对向的第2主面；存储单元阵列，设置在所述第1主面上，积层着存储单元；第1电路，设置在所述第2主面上，使所述存储单元动作；以及导通孔，以贯通所述半导体衬底内的方式设置，且将所述存储单元与所述第1电路电连接；
所述第1存储器芯片具有第1焊盘，所述第2存储器芯片具有第2焊盘；
所述第1存储器芯片与所述第2存储器芯片以所述第1焊盘与所述第2焊盘对向的方式对合而配置。
9.根据权利要求8所述的半导体存储装置，其特征在于所述第1焊盘设置在所述第1存储器芯片的所述第1电路的上方，所述第2焊盘设置在所述第2存储器芯片的所述存储单元阵列的上方。
10.根据权利要求8所述的半导体存储装置，其特征在于所述第1焊盘设置在所述第1存储器芯片的所述第1电路的上方，所述第2焊盘设置在所述第2存储器芯片的所述第1电路的上方。
11.根据权利要求8所述的半导体存储装置，其特征在于所述第1焊盘设置在所述第1存储器芯片的所述存储单元阵列的上方，所述第2焊盘设置在所述第2存储器芯片的所述存储单元阵列的上方。
12.根据权利要求8所述的半导体存储装置，其特征在于所述存储单元阵列具有：积层体，在所述第1主面上交替地积层着多个绝缘层与多个导电层；以及柱状体，相对于所述第1主面在上下方向贯通所述积层体；并且
所述柱状体具有从所述导电层侧起依次配置的绝缘膜、电荷储存膜、隧道绝缘膜以及半导体层。
13.根据权利要求8所述的半导体存储装置，其特征在于所述导通孔具有从所述第2主面贯通所述半导体衬底的内部直到所述第1主面为止的导电体。
14.根据权利要求8所述的半导体存储装置，其特征在于所述第1电路包含设置在所述第2主面上的n通道MOS晶体管、以及p通道MOS晶体管。
15.一种半导体存储装置，其特征在于具有：
半导体衬底；
栅极电极，设置在所述半导体衬底上；
栅极绝缘膜，设置在所述半导体衬底与所述栅极电极之间；
半导体层，在第1方向延伸；
多个字线，排列在所述第1方向；
存储部，配置在所述半导体层与所述多个字线的一个之间；
位线，电连接于所述半导体层的一端；以及
源极线，电连接于所述半导体层的另一端；
所述源极线在所述第1方向，配置在所述半导体衬底与所述位线之间；
所述半导体衬底在所述第1方向，配置在所述栅极电极与所述源极线之间。
16.根据权利要求15所述的半导体存储装置，其特征在于所述存储部具有从所述字线侧朝向所述半导体层依次配置的绝缘膜、电荷储存膜以及隧道绝缘膜。
17.根据权利要求15所述的半导体存储装置，其特征在于所述半导体衬底具有配置着所述源极线的侧的第1主面、以及配置着所述栅极电极的侧的第2主面；
所述导通孔具有从所述第2主面贯通所述半导体衬底的内部直到所述第1主面为止的导电体。
18.根据权利要求15所述的半导体存储装置，其特征在于所述第1电路包含设置在所述第2主面上的n通道MOS晶体管、以及p通道MOS晶体管。
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