CN112349726B - 一种半导体结构及其制作方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：形成绝缘结构于衬底中；形成堆叠结构于衬底上；形成第一导电接触结构，其底面与衬底接触，其在衬底上的垂直投影位于绝缘结构的外侧面所包围的区域内并与绝缘结构的外侧面间隔预设距离；从衬底背面形成第二导电接触结构，其往衬底正面方向延伸，并与第一导电接触结构的底面接触，其在衬底上的垂直投影位于绝缘结构的外侧面所包围的区域内并与绝缘结构的外侧面间隔预设距离。本发明先在衬底中形成绝缘结构，再形成堆叠结构与第一、第二导电接触结构。本发明不增加额外工艺，绝缘材料填充成本较低，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响工艺窗口。

Description

一种半导体结构及其制作方法

技术领域

本发明属于半导体集成电路技术领域，涉及一种半导体结构及其制作方法。

背景技术

缺少选择性外延硅-氧化硅-氮化硅-氧化硅(SONO Less)结构可以避免3D Nand由于层数增加带来的SONO刻蚀的挑战。背面引出(Backside Pick Up)可以避免阵列公共源极(ACS)中填充导电材料，避免字线-阵列公共源极之间的漏电流，同时可以去除阵列公共源极引出区域，增加存储区的密度，降低成本。SONO Less结合背面引出架构可以极大的降低高层数3D Nand产品的工艺挑战。

背面顶层金属(Backside Top Metal，简称BTM)焊盘下方与阵列芯片硅之间通过背面深槽隔离(Backside Deep Trench Insulation，简称BDTI)隔开可以显著改善输入/输出电容(Input/Output Capacitance，简称CIO)。

传统方法在穿硅接触(TSC)刻蚀的同时形成BDTI的沟槽，采用TSC侧墙的氧化物将BDTI的沟槽填满作为隔离，该方法成本较高(TSC侧墙氧化物为原子层沉积工艺)，且沉积太厚会影响TSC工艺窗口。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中衬底背面接触结构与存储阵列区域的绝缘成本高、工艺难度大的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底，形成绝缘结构于所述衬底中，所述绝缘结构自所述衬底顶面起始，并往所述衬底底面方向延伸，但未贯穿所述衬底；

形成堆叠结构于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层与导电层，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构外；

形成第一导电接触结构，所述第一导电接触结构的顶面高于所述衬底的顶面，所述第一导电接触结构的底面与所述衬底接触，所述第一导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

从所述衬底背面形成第二导电接触结构，所述第二导电接触结构往所述衬底正面方向延伸，并与所述第一导电接触结构的底面接触，所述第二导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离。

可选地，所述绝缘结构的横截面呈环状，所述第一导电接触结构的底面高于所述绝缘结构的底面。

可选地，所述绝缘结构的横截面呈圆环、椭圆形环或多边形环。

可选地，所述第一导电接触结构的横截面积小于所述衬底被所述绝缘结构围绕的区域的横截面积。

可选地，所述第二导电接触结构的外侧面至少有一部分与所述绝缘结构接触；或者所述第二导电接触结构在所述衬底上的垂直投影小于所述衬底被所述绝缘结构围绕的区域的横截面积，且所述第二导电接触结构不与所述绝缘结构接触。

可选地，所述绝缘结构的横截面呈块状，所述第一导电接触结构在垂直方向上贯穿所述绝缘结构。

可选地，所述绝缘结构的横截面呈圆形、椭圆形或多边形。

可选地，所述第二导电接触结构还与所述第一导电接触结构的一部分侧面接触。

可选地，还包括形成第三导电接触结构的步骤，所述第三导电接触结构与所述导电层接触。

可选地，还包括从背面减薄所述衬底，并在减薄后的所述衬底背面形成绝缘介质层的步骤，所述第二导电接触结构在垂直方向上贯穿所述绝缘介质层。

可选地，减薄所述衬底直至暴露出所述绝缘结构的底面。

可选地，还包括形成第四导电接触结构的步骤，所述第四导电接触结构在垂直方向上贯穿所述绝缘介质层，并与所述衬底接触。

可选地，所述衬底中设有停止层，所述绝缘结构的底面至少延伸至所述停止层的顶面。

可选地，形成所述绝缘结构的方法包括高密度等离子体化学气相沉积法。

本发明还提供一种半导体结构，包括：

衬底；

绝缘结构，在垂直方向上贯穿所述衬底；

堆叠结构，位于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层与导电层，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构外；

第一导电接触结构，所述第一导电接触结构的顶面高于所述衬底的顶面，所述第一导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

第二导电接触结构，与所述第一导电接触结构的底面连接，且所述第二导电接触结构的底面低于所述衬底的底面，所述第二导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离。

可选地，所述第一导电接触结构的底面高于所述绝缘结构的底面。

可选地，所述第二导电接触结构的外侧面至少有一部分与所述绝缘结构接触；或者所述第二导电接触结构不与所述绝缘结构接触。

可选地，所述第一导电接触结构的底面与所述绝缘结构的底面齐平。

可选地，所述绝缘结构的横截面呈圆环、椭圆形环或多边形环。

可选地，所述第二导电接触结构还与所述第一导电接触结构的一部分侧面接触。

可选地，所述半导体结构还包括第三导电接触结构，所述第三导电接触结构与所述导电层接触。

可选地，所述衬底背面还设有绝缘介质层，所述第二导电接触结构在垂直方向上贯穿所述绝缘介质层。

可选地，所述半导体结构还包括第四导电接触结构，所述第四导电接触结构在垂直方向上贯穿所述绝缘介质层，并与所述衬底接触。

如上所述，本发明的半导体结构及其制作方法先在衬底中形成绝缘结构，再形成堆叠结构、第一导电接触结构与第二导电接触结构，其中，绝缘结构可以充当堆叠结构所在衬底区域与第二导电接触结构之间的隔离结构，在制作用于形成第二导电接触结构的通孔时，无需预先在通孔侧壁形成隔离结构。其中，在形成绝缘结构时，可采用底层刻蚀在第二导电接触结构所对应的衬底区域的外围形成环形沟槽结构，也可以将第二导电接触结构所对应的衬底区域全部挖空，然后填充绝缘材料，得到环状或块状的绝缘结构。本发明不需要额外工艺，直接利用零层(Zero)工艺在衬底中形成绝缘结构，绝缘材料填充成本较低，可采用HDP工艺实现，成本明显低于原子层沉积工艺。另外，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响工艺窗口。

附图说明

图1显示为本发明的半导体结构的制作方法的工艺流程图。

图2显示为实施例一中形成绝缘结构于所述衬底中的示意图。

图3显示为实施例一中形成堆叠结构于所述衬底上的示意图。

图4显示为实施例一中形成第一导电接触结构的示意图。

图5显示为实施例一中从所述衬底背面形成第二导电接触结构的示意图。

图6显示为实施例一中所述半导体结构中部分结构的平面布局图。

图7显示为实施例二中形成绝缘结构于所述衬底中的示意图。

图8显示为实施例二中形成堆叠结构于所述衬底上的示意图。

图9显示为实施例二中形成第一导电接触结构的示意图。

图10显示为实施例二中从所述衬底背面形成第二导电接触结构的示意图。

图11显示为实施例二中所述半导体结构中部分结构的平面布局图。

元件标号说明

S1～S4 步骤

101 基底层

102 停止层

103 底层多晶硅层

104 第一隔离层

105 中层多晶硅层

105a 多晶硅层

106 第二隔离层

107 顶层多晶硅层

2 绝缘结构

301 绝缘层

302 导电层

4 介质层

5 第一导电接触结构

501 粘附层

502 导电主体层

6 第三导电接触结构

7 第二导电接触结构

701 粘附层

702 导电主体层

8 绝缘介质层

9 第四导电接触结构

10 非阵列区域

11 阵列区域

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本发明提供一种半导体结构的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

S1：提供一衬底，形成绝缘结构于所述衬底中，所述绝缘结构自所述衬底顶面起始，并往所述衬底底面方向延伸，但未贯穿所述衬底；

S2：形成堆叠结构于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层与导电层，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构外；

S3：形成第一导电接触结构，所述第一导电接触结构的顶面高于所述衬底的顶面，所述第一导电接触结构的底面与所述衬底接触，所述第一导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

S4：从所述衬底背面形成第二导电接触结构，所述第二导电接触结构往所述衬底正面方向延伸，并与所述第一导电接触结构的底面接触，所述第二导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离。

作为示例，请参阅图2，执行步骤S1：提供一衬底，形成绝缘结构2于所述衬底中，所述绝缘结构2自所述衬底顶面起始，并往所述衬底底面方向延伸，但未贯穿所述衬底。

作为示例，所述衬底自下而上依次包括基底层101、停止层102、底层多晶硅层103、第一隔离层104、中层多晶硅层105、第二隔离层106及顶层多晶硅层107，所述基底层101包括但不限于Si基底、Ge基底、SiGe基底、绝缘体上硅(Silicon On Insulator，SOI)基底或绝缘体上锗(Germanium On Insulator，GOI)基底等本领域常用的半导体基底，所述第一隔离层104与所述第二隔离层106可以是氮氧化硅层。所述停止层102用于充当刻蚀停止层和/或研磨停止层，其可以为叠层结构。当然，在其它实施例中，所述衬底的膜层结构可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，直接利用零层(Zero)工艺在所述衬底中形成隔离沟槽，并在所述隔离沟槽中填充绝缘材料，得到所述绝缘结构2。也就是说，形成所述绝缘结构2不需要增加额外的工艺步骤。本实施例中，可采高密度等离子体化学气相沉积法沉积氧化层(例如氧化硅)作为所述绝缘结构2，成本明显低于原子层沉积工艺。另外，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响后续形成所述第二导电接触结构的工艺窗口。

作为示例，所述绝缘结构2的底面至少延伸至所述停止层102的顶面。

作为示例，所述绝缘结构2的横截面呈环状，包括但不限于圆环、椭圆形环或多边形环。环状的所述绝缘结构2包围所述衬底的部分区域。

请参阅图3，执行步骤S2：形成堆叠结构于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层301与导电层302，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构2外。

作为示例，所述绝缘层301包括但不限于氧化硅层，所述导电层302包括但不限于TiN层、Ti层、Ta层、TaN层、W层中的至少一种。所述堆叠结构中可设有多个垂直沟道结构(未图示)，以构成存储串阵列，其中，所述导电层302可充当栅极层。所述堆叠结构的部分区域可呈台阶状，以放置用于引出栅极层的导电接触结构。所述堆叠结构周围可被介质层4包围。

作为示例，在形成所述堆叠结构的过程中，所述中层多晶硅层105位于所述堆叠结构下方的区域被替换为另一多晶硅层105a，且该区域的所述第一隔离层104与所述第二隔离层106也被去除。

请参阅图4，执行步骤S3：形成第一导电接触结构5，所述第一导电接触结构5的顶面高于所述衬底的顶面，所述第一导电接触结构5的底面与所述衬底接触，所述第一导电接触结构5在所述衬底上的垂直投影位于所述绝缘结构2的外侧面所包围的区域内并与所述绝缘结构2的外侧面间隔预设距离。

作为示例，通过光刻、湿法蚀刻和/或干法蚀刻工艺形成在垂直方向上贯穿所述介质层4的通孔，并采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种在通孔中沉积导电材料，以得到所述第一导电接触结构5，所述第一导电接触结构5可用于与外围电路连接或其它导电用途。

作为示例，所述第一导电接触结构5可包括粘附层501与导电主体层502，所述粘附层501包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述导电主体层502包括但不限于钨层。

作为示例，所述第一导电接触结构5的横截面积小于所述衬底被所述绝缘结构2围绕的区域的横截面积。

作为示例，还形成第三导电接触结构6，所述第三导电接触结构6与所述导电层5接触以引出所述导电层5。

请参阅图5，执行步骤S4：从所述衬底背面形成第二导电接触结构7，所述第二导电接触结构7往所述衬底正面方向延伸，并与所述第一导电接触结构5的底面接触，所述第二导电接触结构7在所述衬底上的垂直投影位于所述绝缘结构2的外侧面所包围的区域内并与所述绝缘结构2的外侧面间隔预设距离。

作为示例，采用研磨工艺或其它合适的工艺从背面减薄所述衬底直至暴露出所述绝缘结构2的底面，并在减薄后的所述衬底背面形成绝缘介质层8，所述第二导电接触结构7在垂直方向上贯穿所述绝缘介质层8。所述绝缘介质层8包括但不限于氧化硅层。

作为示例，通过光刻、湿法蚀刻和/或干法蚀刻工艺形成在垂直方向上贯穿所述绝缘介质层8及所述衬底的通孔，并采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种在通孔中沉积导电材料，以得到所述第二导电接触结构7。

作为示例，所述第二导电接触结构7可包括粘附层701与导电主体层702，所述粘附层701包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述导电主体层702包括但不限于钨层。

作为示例，所述第二导电接触结构7还与所述第一导电接触结构5的一部分侧面接触。

作为示例，所述第二导电接触结构7的外侧面可至少有一部分与所述绝缘结构接触，或者所述第二导电接触结构7在所述衬底上的垂直投影小于所述衬底被所述绝缘结构2围绕的区域的横截面积，且所述第二导电接触结构7不与所述绝缘结构2接触。也就是说，所述第二导电接触结构7与所述绝缘结构2可以接触，也可以不接触，当所述第二导电接触结构7与所述绝缘结构2部分接触或不接触时，在形成在垂直方向上贯穿所述绝缘介质层8及所述衬底的通孔时，被所述绝缘结构2包围的衬底材料有部分未被去除，而当所述第二导电接触结构7的外侧面全部与所述绝缘结构2接触时，在形成在垂直方向上贯穿所述绝缘介质层8及所述衬底的通孔时，被所述绝缘结构2包围的衬底材料均被去除。

作为示例，可进一步形成第四导电接触结构9的步骤，所述第四导电接触结构9在垂直方向上贯穿所述绝缘介质层8，并与所述衬底接触以引出衬底。本实施例中，所述第四导电接触结构9与所述衬底中的N型的底部多晶硅层接触。

至此，制作得到一种半导体结构，请参阅图6，显示为所述半导体结构中部分结构的平面布局图，其中，所述绝缘结构2呈环状，所述第一导电接触结构5与所述第二导电接触结构7(未图示)均位于所述绝缘结构2所围成的区域内，所述绝缘结构2将非阵列区域10与阵列区域11隔离。

本实施例的半导体结构的制作方法先在衬底中形成绝缘结构，再形成堆叠结构、第一导电接触结构与第二导电接触结构，其中，绝缘结构可以充当堆叠结构所在衬底区域与第二导电接触结构之间的隔离结构，在制作用于形成第二导电接触结构的通孔时，无需预先在通孔侧壁形成隔离结构。本实施例中，在形成绝缘结构时，采用底层刻蚀在第二导电接触结构所对应的衬底区域的外围形成环形沟槽结构，然后填充绝缘材料，得到环状的绝缘结构。本发明不需要额外工艺，直接利用零层(Zero)工艺在衬底中形成绝缘结构，绝缘材料填充成本较低，可采用HDP工艺实现，成本明显低于原子层沉积工艺。另外，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响工艺窗口。

实施例二

本实施例与实施例一采用基本相同的技术方案，不同之处在于实施例一中形成的绝缘结构为环状，而本实施例中，形成的绝缘结构初始状态为块状。

请参阅图7，执行步骤S1：提供一衬底，形成绝缘结构2于所述衬底中，所述绝缘结构2自所述衬底顶面起始，并往所述衬底底面方向延伸，但未贯穿所述衬底。

作为示例，所述衬底自下而上依次包括基底层101、停止层102、底层多晶硅层103、第一隔离层104、中层多晶硅层105、第二隔离层106及顶层多晶硅层107，所述基底层101包括但不限于Si基底、Ge基底、SiGe基底、绝缘体上硅(Silicon On Insulator，SOI)基底或绝缘体上锗(Germanium On Insulator，GOI)基底等本领域常用的半导体基底，所述第一隔离层104与所述第二隔离层106可以是氮氧化硅层。所述停止层102用于充当刻蚀停止层和/或研磨停止层，其可以为叠层结构。当然，在其它实施例中，所述衬底的膜层结构可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，直接利用零层(Zero)工艺在所述衬底中形成隔离沟槽，并在所述隔离沟槽中填充绝缘材料，得到所述绝缘结构2。也就是说，形成所述绝缘结构2不需要增加额外的工艺步骤。本实施例中，可采高密度等离子体化学气相沉积法沉积氧化层(例如氧化硅)作为所述绝缘结构2，成本明显低于原子层沉积工艺。另外，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响后续形成所述第二导电接触结构的工艺窗口。

作为示例，所述绝缘结构2的底面至少延伸至所述停止层102的顶面。

作为示例，所述绝缘结构2的横截面呈块状，包括但不限于圆形、椭圆形或多边形。

请参阅图8，执行步骤S2：形成堆叠结构于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层301与导电层302，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构2外。

作为示例，所述绝缘层301包括但不限于氧化硅层，所述导电层302包括但不限于TiN层、Ti层、Ta层、TaN层、W层中的至少一种。所述堆叠结构中可设有多个垂直沟道结构(未图示)，以构成存储串阵列，其中，所述导电层302可充当栅极层。所述堆叠结构的部分区域可呈台阶状，以放置用于引出栅极层的导电接触结构。所述堆叠结构周围可被介质层4包围。

作为示例，在形成所述堆叠结构的过程中，所述中层多晶硅层105位于所述堆叠结构下方的区域被替换为另一多晶硅层105a，且该区域的所述第一隔离层104与所述第二隔离层106也被去除。

请参阅图9，执行步骤S3：形成第一导电接触结构5，所述第一导电接触结构5的顶面高于所述衬底的顶面，所述第一导电接触结构5的底面与所述衬底接触，所述第一导电接触结构5在所述衬底上的垂直投影位于所述绝缘结构2的外侧面所包围的区域内并与所述绝缘结构2的外侧面间隔预设距离。

作为示例，通过光刻、湿法蚀刻和/或干法蚀刻工艺形成在垂直方向上贯穿所述介质层4及所述绝缘结构2的通孔，并采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种在通孔中沉积导电材料，以得到所述第一导电接触结构5。

作为示例，所述第一导电接触结构5可包括粘附层501与导电主体层502，所述粘附层501包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述导电主体层502包括但不限于钨层。

作为示例，所述第一导电接触结构5的横截面积小于所述衬底被所述绝缘结构2围绕的区域的横截面积。

作为示例，还形成第三导电接触结构6，所述第三导电接触结构6与所述导电层5接触以引出所述导电层5。

请参阅图10，执行步骤S4：从所述衬底背面形成第二导电接触结构7，所述第二导电接触结构7往所述衬底正面方向延伸，并与所述第一导电接触结构5的底面接触，所述第二导电接触结构7在所述衬底上的垂直投影位于所述绝缘结构2的外侧面所包围的区域内并与所述绝缘结构2的外侧面间隔预设距离。

作为示例，采用研磨工艺或其它合适的工艺从背面减薄所述衬底直至暴露出所述绝缘结构2的底面，并在减薄后的所述衬底背面形成绝缘介质层8，所述第二导电接触结构7在垂直方向上贯穿所述绝缘介质层8。所述绝缘介质层8包括但不限于氧化硅层。

作为示例，通过光刻、湿法蚀刻和/或干法蚀刻工艺形成在垂直方向上贯穿所述绝缘介质层8及所述衬底的通孔，并采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种在通孔中沉积导电材料，以得到所述第二导电接触结构7。

作为示例，所述第二导电接触结构7可包括粘附层701与导电主体层702，所述粘附层701包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述导电主体层702包括但不限于钨层。

作为示例，所述第二导电接触结构7还与所述第一导电接触结构5的一部分侧面接触。

作为示例，所述第二导电接触结构7的外侧面可至少有一部分与所述绝缘结构接触，或者所述第二导电接触结构7在所述衬底上的垂直投影小于所述衬底被所述绝缘结构2围绕的区域的横截面积，且所述第二导电接触结构7不与所述绝缘结构2接触。也就是说，所述第二导电接触结构7与所述绝缘结构2可以接触，也可以不接触，当所述第二导电接触结构7与所述绝缘结构2部分接触或不接触时，在形成在垂直方向上贯穿所述绝缘介质层8及所述衬底的通孔时，被所述绝缘结构2包围的衬底材料有部分未被去除，而当所述第二导电接触结构7的外侧面全部与所述绝缘结构2接触时，在形成在垂直方向上贯穿所述绝缘介质层8及所述衬底的通孔时，被所述绝缘结构2包围的衬底材料均被去除。

作为示例，可进一步形成第四导电接触结构9的步骤，所述第四导电接触结构9在垂直方向上贯穿所述绝缘介质层8，并与所述衬底接触以引出衬底。本实施例中，所述第四导电接触结构9与所述衬底中的N型的底部多晶硅层接触。

至此，制作得到一种半导体结构，请参阅图11，显示为所述半导体结构中部分结构的平面布局图，其中，初始状态为块状所述绝缘结构2最终被所述第一导电接触结构5贯穿，所述第一导电接触结构5与所述第二导电接触结构7(未图示)在所述衬底上的投影均位于所述绝缘结构2内，所述绝缘结构2将非阵列区域10与阵列区域11隔离。

本实施例的半导体结构的制作方法先在衬底中形成绝缘结构，再形成堆叠结构、第一导电接触结构与第二导电接触结构，其中，绝缘结构可以充当堆叠结构所在衬底区域与第二导电接触结构之间的隔离结构，在制作用于形成第二导电接触结构的通孔时，无需预先在通孔侧壁形成隔离结构。本实施例中，在形成绝缘结构时，将第二导电接触结构所对应的衬底区域全部挖空，然后填充绝缘材料，得到块状的绝缘结构。本发明不需要额外工艺，直接利用零层(Zero)工艺在衬底中形成绝缘结构，绝缘材料填充成本较低，可采用HDP工艺实现，成本明显低于原子层沉积工艺。另外，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响工艺窗口。

实施例三

本实施例中提供一种半导体结构，请参阅图5，显示为所述半导体结构的一种剖面结构示意图，包括衬底、绝缘结构2、堆叠结构、第一导电接触结构5及第二导电接触结构7，其中，所述绝缘结构2在垂直方向上贯穿所述衬底，所述堆叠结构位于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层301与导电层302，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构2外，所述第一导电接触结构5的顶面高于所述衬底的顶面，所述第一导电接触结构5在所述衬底上的垂直投影位于所述绝缘结构2的外侧面所包围的区域内并与所述绝缘结构2的外侧面间隔预设距离；所述第二导电接触结构7与所述第一导电接触结构5的底面连接，且所述第二导电接触结构7的底面低于所述衬底的底面，所述第二导电接触结构7在所述衬底上的垂直投影位于所述绝缘结构2的外侧面所包围的区域内并与所述绝缘结构2的外侧面间隔预设距离。

作为示例，在所述第一导电接触结构5及所述第二导电接触结构7所在区域，所述衬底自下而上依次包括底层多晶硅层103、第一隔离层104、中层多晶硅层105、第二隔离层106及顶层多晶硅层107，在所述堆叠结构所在区域，所述衬底自下而上依次包括底层多晶硅层103、多晶硅层105a及顶层多晶硅层107。当然，在其它实施例中，所述衬底的膜层结构可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，所述第一导电接触结构5的底面高于所述绝缘结构2的底面，本实施例中，所述第一导电接触结构5的底面接近所述衬底的顶面所在平面。所述第一导电接触结构5的底面与所述衬底的顶面之间的距离也可以小于所述衬底的厚度一半。

作为示例，在另一实施例中(如图10所示)，所述第一导电接触结构5的底面与所述绝缘结构2的底面齐平或接近齐平。所述第二导电接触结构7的顶面与所述衬底的底面之间的垂直距离也可以小于所述衬底的厚度一半。

作为示例，所述第二导电接触结构7的外侧面至少有一部分与所述绝缘结构2接触；或者所述第二导电接触结构7不与所述绝缘结构2接触。当所述第二导电接触结构7与所述绝缘结构2部分接触或不接触时，所述第二导电接触结构7的部分区域与所述绝缘结构2之间设有衬底材料(不影响所述第二导电接触结构7与堆叠结构下方衬底的隔离)。

作为示例，所述绝缘结构2的横截面呈圆环、椭圆形环或多边形环。

作为示例，所述第二导电接触结构7还与所述第一导电接触结构5的一部分侧面接触。

作为示例，所述半导体结构还包括第三导电接触结构6，所述第三导电接触结构6与所述导电层5接触。

作为示例，所述衬底背面还设有绝缘介质层8，所述第二导电接触结构7在垂直方向上贯穿所述绝缘介质层8。

作为示例，所述半导体结构还包括第四导电接触结构9，所述第四导电接触结构9在垂直方向上贯穿所述绝缘介质层8，并与所述衬底接触。

本实施例的半导体结构利用预先设置于衬底中的绝缘结构实现堆叠结构所在衬底区域与第二导电接触结构之间的隔离，其中，绝缘结构可采用高密度等离子体化学气相沉积绝缘材料，成本较低，且隔离宽度可以自由调控，极大改善了器件输入/输出电容。

综上所述，本发明的半导体结构及其制作方法先在衬底中形成绝缘结构，再形成堆叠结构、第一导电接触结构与第二导电接触结构，其中，绝缘结构可以充当堆叠结构所在衬底区域与第二导电接触结构之间的隔离结构，在制作用于形成第二导电接触结构的通孔时，无需预先在通孔侧壁形成隔离结构。其中，在形成绝缘结构时，可采用底层刻蚀在第二导电接触结构所对应的衬底区域的外围形成环形沟槽结构，也可以将第二导电接触结构所对应的衬底区域全部挖空，然后填充绝缘材料，得到环状或块状的绝缘结构。本发明不需要额外工艺，直接利用零层(Zero)工艺在衬底中形成绝缘结构，绝缘材料填充成本较低，可采用HDP工艺实现，成本明显低于原子层沉积工艺。另外，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响工艺窗口。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种半导体结构的制作方法，其特征在于，包括以下步骤：

提供一衬底，形成绝缘结构于所述衬底中，所述绝缘结构自所述衬底顶面起始，并往所述衬底底面方向延伸，但未贯穿所述衬底；

形成堆叠结构于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层与导电层，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构外；

形成第一导电接触结构，所述第一导电接触结构的顶面高于所述衬底的顶面，所述第一导电接触结构的底面与所述衬底接触，所述第一导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

从所述衬底背面形成第二导电接触结构，所述第二导电接触结构往所述衬底正面方向延伸，并与所述第一导电接触结构的底面接触，所述第二导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

其中，还包括从背面减薄所述衬底，并在减薄后的所述衬底背面形成绝缘介质层的步骤，所述第二导电接触结构在垂直方向上贯穿所述绝缘介质层，所述第二导电接触结构还与所述第一导电接触结构的一部分侧面接触。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述绝缘结构的横截面呈环状，所述第一导电接触结构的底面高于所述绝缘结构的底面。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于：所述绝缘结构的横截面呈圆环、椭圆形环或多边形环。

4.根据权利要求2所述的半导体结构的制作方法，其特征在于：所述第一导电接触结构的横截面积小于所述衬底被所述绝缘结构围绕的区域的横截面积。

5.根据权利要求2所述的半导体结构的制作方法，其特征在于：所述第二导电接触结构的外侧面至少有一部分与所述绝缘结构接触；或者所述第二导电接触结构在所述衬底上的垂直投影小于所述衬底被所述绝缘结构围绕的区域的横截面积，且所述第二导电接触结构不与所述绝缘结构接触。

6.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述绝缘结构的横截面呈块状，所述第一导电接触结构在垂直方向上贯穿所述绝缘结构。

7.根据权利要求6所述的半导体结构的制作方法，其特征在于：所述绝缘结构的横截面呈圆形、椭圆形或多边形。

8.根据权利要求1所述的半导体结构的制作方法，其特征在于：还包括形成第三导电接触结构的步骤，所述第三导电接触结构与所述导电层接触。

9.根据权利要求1所述的半导体结构的制作方法，其特征在于：减薄所述衬底直至暴露出所述绝缘结构的底面。

10.根据权利要求1所述的半导体结构的制作方法，其特征在于：还包括形成第四导电接触结构的步骤，所述第四导电接触结构在垂直方向上贯穿所述绝缘介质层，并与所述衬底接触。

11.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述衬底中设有停止层，所述绝缘结构的底面至少延伸至所述停止层的顶面。

12.根据权利要求1所述的半导体结构的制作方法，其特征在于：形成所述绝缘结构的方法包括高密度等离子体化学气相沉积法。

13.一种半导体结构，其特征在于，包括：

衬底；

绝缘结构，在垂直方向上贯穿所述衬底；

堆叠结构，位于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层与导电层，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构外；

第一导电接触结构，所述第一导电接触结构的顶面高于所述衬底的顶面，所述第一导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

第二导电接触结构，与所述第一导电接触结构的底面连接，且所述第二导电接触结构的底面低于所述衬底的底面，所述第二导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

其中，所述第一导电接触结构的底面与所述绝缘结构的底面齐平，所述第二导电接触结构还与所述第一导电接触结构的一部分侧面接触。

14.根据权利要求13所述的半导体结构，其特征在于：所述绝缘结构的横截面呈圆环、椭圆形环或多边形环。

15.根据权利要求13所述的半导体结构，其特征在于：所述半导体结构还包括第三导电接触结构，所述第三导电接触结构与所述导电层接触。

16.根据权利要求13所述的半导体结构，其特征在于：所述衬底背面还设有绝缘介质层，所述第二导电接触结构在垂直方向上贯穿所述绝缘介质层。

17.根据权利要求16所述的半导体结构，其特征在于：所述半导体结构还包括第四导电接触结构，所述第四导电接触结构在垂直方向上贯穿所述绝缘介质层，并与所述衬底接触。

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