KR20230002798A - 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스 - Google Patents

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KR20230002798A
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린춘 우
쿤 장
종 장
원시 저우
즈량 샤
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

콘택 구조를 형성하기 위한 방법 및 그 반도체 디바이스의 실시예가 개시된다. 예에서, 반도체 디바이스는 절연체 층, 절연체 층 위의 전도성 층, 및 절연체 층과 콘택하고 전도성 층 내의 스페이서 구조를 포함한다. 반도체 디바이스는 또한 스페이서 구조에 있고 절연체 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함한다. 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함한다. 제2 콘택 부분의 상부 표면은 전도성 층의 상부 표면과 동일 평면에 있다.

Description

콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
본 개시내용의 실시예는 콘택 구조를 형성하기 위한 방법 및 그의 반도체 디바이스에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제작 프로세스를 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 접근함에 따라, 평면 프로세스 및 제작 기술은 어렵고 값비싸다. 결과적으로, 평면 메모리 셀의 메모리 밀도가 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 처리할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로의 그리고 메모리 어레이로부터의 신호를 제어하기 위한 주변 디바이스를 포함한다.
콘택 구조를 형성하기 위한 방법 및 그 반도체 디바이스의 실시예가 본원에 개시된다.
일 예에서, 반도체 디바이스는 절연체 층, 절연체 층 위의 전도성 층, 및 절연체 층과 콘택하고 전도성 층 내의 스페이서 구조를 포함한다. 반도체 디바이스는 또한 스페이서 구조에 있고 절연체 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함한다. 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함한다. 제2 콘택 부분의 상부 표면은 전도성 층의 상부 표면과 동일 평면에 있다.
다른 예에서, 반도체 디바이스는 절연체 층, 절연체 층 위의 전도성 층, 및 절연체 층과 콘택하고 전도성 층 내의 스페이서 구조를 포함한다. 반도체 디바이스는 또한 스페이서 구조에 있고 절연체 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함한다. 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함한다. 콘택 구조는 또한 전도성 층의 상부 표면 아래에 있는 콘택 인터페이스에서 제1 콘택 부분의 하부 표면이 제2 콘택 부분의 상부 표면과 콘택하는 것을 포함한다.
또 다른 예에서, 반도체 디바이스를 형성하는 방법은 베이스 구조의 제1 표면으로부터 베이스 구조로 스페이서 구조를 형성하는 단계, 스페이서 구조에 의해 둘러싸인 제1 콘택 부분을 형성하는 단계, 및 제1 콘택 부분과 콘택하는 제2 콘택 부분을 형성하는 단계를 포함한다. 제2 콘택은 베이스 구조의 제2 표면으로부터 베이스 구조 내로 연장된다.
본원에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용을 예시하고, 설명과 함께, 추가로 본 개시내용의 원리를 설명하여 통상의 기술자가 본 개시내용을 만들고 사용할 수 있게 한다.
도 1은 반도체 디바이스의 기존 콘택 구조의 단면도를 예시한다.
도 2a는 본 개시내용의 일부 실시예에 따른, 반도체 디바이스의 예시적인 콘택 구조의 단면도를 예시한다.
도 2b는 본 개시내용의 일부 실시예에 따른, 도 2a의 콘택 구조의 평면도를 예시한다.
도 3a는 본 개시내용의 일부 실시예에 따른, 반도체 디바이스의 다른 예시적인 콘택 구조의 단면도를 예시한다.
도 3b는 본 개시내용의 일부 실시예에 따른, 도 3a의 콘택 구조의 평면도를 예시한다.
도 4a-도 4d는 본 개시내용의 일부 실시예에 따른, 콘택 구조를 형성하기 위한 예시적인 제작 프로세스를 예시한다.
도 5a-도 5d는 본 개시내용의 일부 실시예에 따른, 다른 콘택 구조를 형성하기 위한 예시적인 제작 프로세스를 예시한다.
도 6은 본 개시내용의 다양한 실시예에 따른, 예시적인 반도체 디바이스의 부분을 예시한다.
도 7은 본 개시내용의 일부 실시예에 따른, 콘택 구조를 형성하는 예시적인 방법의 흐름도를 예시한다.
도 8은 본 개시내용의 일부 실시예에 따른, 다른 콘택 구조를 형성하는 예시적인 방법의 흐름도를 예시한다.
본 개시내용의 실시예는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시의 목적을 위한 것임을 이해하여야 한다. 통상의 기술자라면 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시내용이 또한 다양한 다른 애플리케이션에서 이용될 수 있다는 것이 통상의 기술자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등의 인용은, 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 특정 특징, 구조, 또는 특성을 반드시 포함해야 하는 것은 아님을 나타내는 것임을 유의해야 한다. 또한, 그러한 어구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성이 실시예에 관련하여 기재될 때, 명시적으로 기재되는 아니든 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 통상의 기술자의 지식 내에 속한다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에서 사용된 바와 같은 "하나 이상"이라는 용어는 문맥에 따라 적어도 부분적으로 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용되거나 복수의 의미로 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, 단수형("a", "an" 또는 "the")과 같은 용어 또한 문맥에 따라 적어도 부분적으로 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기반한"이라는 용어는 반드시 배타적 요인 세트를 전달하도록 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재 또한 허용할 수 있다.
본 개시내용에서 "상에", "위에" 및 "위쪽에"의 의미가 "위에"가 무언가의 "직접적 상에"를 의미할 뿐만 아니라 그 사이의 중간 피처 또는 층을 갖는 무언가 "상에"의 의미를 포함하고, "위에" 또는 "위쪽에"가 무언가의 "위에" 또는 "위쪽에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 없이 무언가의 "위에" 또는 "위쪽에"(즉, 무언가의 직접적 상에)의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 함이 쉽게 이해되어야 한다.
또한, "밑에", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이함을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 동작 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로), 본원에서 사용되는 공간적으로 상대적인 설명자는 마찬가지로 그에 따라 해석될 수 있다.
본원에 사용된 바와 같이, "기판"이라는 용어는 그 위에 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 상단에 추가된 재료는 패턴화되거나 패턴화되지 않고 있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 다수의 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼 같은 전기적으로 비-전도성 재료로 만들어질 수 있다.
본원에 사용된 바와 같이, "층"이라는 용어는 두께를 갖는 구역을 포함하는 재료 부분을 지칭한다. 층은 밑에 있는 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나 밑에 있는 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 얇은 두께를 갖는 균질 또는 비균질 연속 구조의 구역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면과 하부 표면 사이 또는 그 곳에 있는 임의의 수평 평면의 쌍 사이에 위치될 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 상에, 위에 및/또는 아래에 하나 이상의 층을 가질 수 있다. 층은 다중 층을 포함할 수 있다. 예를 들어, 상호연결 층은 (상호연결 라인 및/또는 수직 상호연결 액세스(VIA) 콘택이 형성되는) 하나 이상의 전도체 및 콘택 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본원에서 사용된 바와 같이, "공칭/공칭적으로"라는 용어는 원하는 값 초과 및/또는 미만의 값의 범위와 함께, 제품 또는 프로세스의 설계 단계 동안 설정되는 구성요소 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 값의 범위는 제조 프로세스 또는 공차의 약간의 변동으로 인할 수 있다. 본원에 사용된 바와 같이, "약"이라는 용어는 대상 반도체 디바이스와 연관된 특정 기술 노드에 기반하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기반하여, "약"이라는 용어는 예를 들어 값의 10-30%(±10%, ±20%, or ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본원에 사용된 바와 같이, 계단 구조는 적어도 2개의 수평 표면(예를 들어, x-y 평면을 따라) 및 적어도 2개(예를 들어, 제1 및 제2) 수직 표면(예를 들어, z축을 따라)을 포함하는 표면 세트를 지칭하여 각각의 수평 표면은 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하고, 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접한다. "스텝(step)" 또는 "계단"은 인접한 표면 세트의 높이에서 수직 시프트를 나타낸다. 본 개시내용에서, "계단"이라는 용어와 "스텝"이라는 용어는 계단 구조의 하나의 레벨을 지칭하며 혼용되어 사용된다. 본 개시내용에서, 수평 방향은 기판(예를 들어, 그 위에 구조의 형성을 위한 제조 플랫폼을 제공하는 기판)의 상단 표면과 평행한 방향(예를 들어, x-방향 또는 y-방향))을 지칭할 수 있고, 수직 방향은 구조의 상단 표면에 수직인 방향(예를 들어, z-방향)을 지칭할 수 있다.
본원에 사용된 바와 같이, "3D NAND 메모리 디바이스"라는 용어는, 메모리 스트링이 기판에 관하여 수직 방향으로 연장되도록 측면-지향 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(string)(본원에서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 지칭한다. 본원에 사용된 바와 같이, "수직/수직으로"라는 용어는 기판의 측면 표면에 공칭적으로 수직인 것을 의미한다.
일부 3D NAND 메모리 디바이스에서, 반도체 플러그는 채널 구조의 측벽을 둘러싸도록 선택적으로 성장되고, 이는 예를 들어 측벽 선택적 에피택셜 성장(SEG: selective epitaxial growth)으로 알려진다. 하단 SEG와 같은 채널 구조의 하부 단부에 형성되는 다른 유형의 반도체 플러그와 비교하여, 측벽 SEG의 형성은 채널 홀(또한 "SONO"펀치로 알려짐)의 하부 표면에 메모리 필름 및 반도체 채널의 에칭을 피하고, 이에 의해 특히 멀티-데크 아키텍처(multi-deck architecture)에서 96개 이상의 레벨을 갖는 것과 같은 고급 기술로 3D NAND 메모리 디바이스를 제작할 때 프로세스 창을 증가시킨다. 또한, 측벽 SEG 구조는 전면 소스 콘택과 워드 라인 사이의 누설 전류 및 기생 커패시턴스(capacitance)를 방지하고 유효 디바이스 면적을 증가시키기 위해 기판의 후면으로부터 소스 콘택을 형성하도록 후면 프로세스와 결합될 수 있다.
주변 구역에 형성되고 메모리 셀과 주변 회로 간의 전기적 콘택을 용이하게 하는 관통-실리콘 콘택(TSV)과 같은 주변 콘택은 또한 이러한 3D NAND 메모리 디바이스의 후면 프로세스를 사용하여 형성될 수 있다. 그러나, 주변 콘택의 제작은 3D NAND 메모리 디바이스의 레벨 증가로 인해 문제에 직면한다. 예를 들어, 후면 프로세스를 사용한 주변 콘택의 형성은 종종 2단계 에칭 프로세스, 예를 들어 기판 위의 제1 콘택 부분을 위한 제1 개구를 형성하기 위한 제1 에칭 프로세스, 및 제2 콘택 부분에 대한 후면으로부터 제2 개구를 형성하기 위한 제2 에칭 프로세스를 포함한다. 전도성 재료가 제2 개구를 채우고 제2 콘택 부분을 형성하기 위해 증착되기 전에 유전체 스페이서가 종종 제2 개구에 증착된다. 2단계 에칭 및 증착 프로세스는 바람직하지 않게 길고 복잡할 수 있다.
도 1은 반도체 디바이스(100)의 기존 콘택 구조의 단면도를 예시한다. 반도체 디바이스(100)는 베이스 구조(104), 베이스 구조(1104) 상의 절연 구조(118), 및 베이스 구조(104) 및 절연 구조(118) 내의 메모리 스택(106)을 포함한다. 베이스 구조(104)는 절연 층(102) 및 절연 층(102) 위의 폴리실리콘 층(108)을 포함한다. 메모리 스택(106)은 복수의 계단의 계단 구조를 가지며 복수의 인터리브된 전도체 층(110) 및 유전체 층(112)을 포함한다. 반도체 디바이스(100)는 또한 폴리실리콘 층(108)으로 연장되고 이에 전기적으로 연결된 복수의 채널 구조(도 1에 도시되지 않음)를 포함한다. 채널 구조와 전도체 층(110)의 교차는 복수의 메모리 셀을 형성한다. 반도체 디바이스(100)는 또한 절연 층(102) 및 폴리실리콘 층(108)에서 연장되는 소스 콘택(126)를 포함한다. 소스 콘택(126)은 폴리실리콘 층(108)과 콘택하고 소스 전압을 인가하기 위해 채널 구조에 전기적으로 연결된다. 반도체 디바이스(100)는 또한 절연 구조(118)에서 연장되고 각각의 계단의 전도체 층(110)과 콘택하는 워드 라인 콘택(114)을 포함한다.
반도체 디바이스(100)는 또한 폴리실리콘 층(108) 내의 스페이서(120) 및 절연 구조(118), 스페이서(120), 및 절연 층(102)에서 연장되는 주변 콘택(116)을 포함한다. 주변 콘택(116)은 절연 구조(118)에서 연장되는 제1 콘택 부분(116-1) 및 베이스 구조(104)에서 연장되는 제2 콘택 부분(116-2)을 포함한다. 제1 및 제2 콘택(116-1 및 116-2)은 메모리 스택(106)과 떨어져 서로 함께 연결된다. 제2 콘택 부분(116-2) 및 소스 콘택(126)은 후면 프로세스에 의해 형성된다. 스페이서(120)는 폴리실리콘 층(108)으로부터 제2 콘택 부분(116-2)을 절연한다.
스페이서(120) 및 제2 콘택 부분(116-2)을 형성하기 위해, 제1 콘택 부분(116-1)이 형성된 후 후면(예를 들어, 하부 표면)으로부터 베이스 구조(104)의 일부를 제거함으로써 홀이 형성된다. 홀은 제1 콘택 부분(116-1)과 콘택할 때까지 절연 층(102) 및 폴리실리콘 층(108)에서 연장된다. 이어서, 유전체 재료가 홀에 증착된다. 제1 콘택 부분(116-1)을 노출시키기 위해 유전 재료의 일부를 제거하기 위한 리세스 에칭 후에, 전도성 재료는 유전체 층 위에 증착되어 홀을 채우고 제2 콘택 부분(116-2)을 형성한다. 폴리실리콘 층(108)의 유전체 재료 부분은 스페이서(120)를 형성한다. 종종, 제2 콘택 부분(116-2)이 제1 콘택 부분(116-1)과 바람직한 콘택을 형성할 수 있도록 하기 위해, 홀은 절연 구조(118) 내로 오버 에칭된다. 홀의 상부 표면(즉, 제2 콘택 부분(116-2)의 상부 표면)은 종종 평평하지 않고, 예를 들어 폴리실리콘 층(108)의 상부 표면과 동일 평면에 있지 않다. 예를 들어, 돌출 구조는 도 1에 도시된 바와 같이 제2 콘택 부분(116-2)의 상부 표면에 형성될 수 있다. 전술한 바와 같이, 주변 콘택(116), 특히 제2 콘택 부분(116-2)의 형성은 길고 복잡할 수 있다. TSV와 같은 주변 콘택을 형성하기 위한 기존의 제작 프로세스는 개선되어야 한다.
본 개시내용에 따른 다양한 실시예는 개선된 반도체 디바이스 및 그의 제조 방법을 제공한다. 개시된 제작 방법에 따르면, 콘택 구조를 형성하기 위해, 스페이서 구조는 베이스 구조의 전면에 형성된다. 스페이서 구조는 에칭 프로세스 다음 에칭 프로세스에 의해 형성된 개구 구조를 채우는 증착 프로세스에 의해 형성될 수 있다. 에칭 및 증착 프로세스는, 별도로 수행될 수 있지만 추가 제작 단계 없이 현재 프로세스 흐름에 통합될 수 있다. 예를 들어, 에칭 프로세스는 제1 콘택 부분의 형성 이전에 반도체 디바이스에 다른 구조를 형성하기 위한 임의의 적합한 에칭/패터닝 프로세스에서 수행될 수 있고, 증착 프로세스는 제1 콘택 부분의 형성 전에 반도체 디바이스 내의 다른 구조를 형성하기 위한 임의의 적합한 증착 프로세스일 수 있다. 일부 실시예에서, 에칭 프로세스는 베이스 구조 상에 임의의 구조가 형성되기 전에 기판에서 구조를 패터닝하기 위해 이용되는 제로 마스크를 사용하여 수행된다. 일부 실시예에서, 에칭 프로세스는 베이스 구조 상의 구조(예를 들어, 메모리 스택의 하단-선택-게이트 컷(cut) 구조)를 패턴화하는 것과 동일한 패터닝 프로세스이다. 일부 실시예에서, 증착 프로세스는 메모리 스택이 위치되는 절연 구조를 형성하는 동일한 증착 프로세스일 수 있다. 따라서 제작 프로세스는 단순화될 수 있다.
스페이서 구조는 트렌치 구조로부터 또는 폴리실리콘 층의 홀로부터 형성될 수 있다. 제2 콘택 부분은 스페이서 구조에 위치되고 폴리실리콘 층으로부터 절연된다. 일부 실시예에서, 전도성 층의 홀로부터 스페이서 구조를 형성하는 것은 제1 콘택 부분의 하부 표면이 절연 층에 더 가까워지게 하여, 제2 전도체 부분을 형성하는 홀을 형성하는 데 필요한 에칭을 감소시키고, 추가로 제작 프로세스를 단순화시킨다.
도 2a는 일부 실시예에 따른 반도체 디바이스(200)의 예시적인 콘택 구조의 단면도를 예시한다. 도 2b는 일부 실시예에 따른 반도체 디바이스(200)의 콘택 구조의 평면도를 예시한다. 설명의 편의를 위해, 도 2a 및 도 2b는 함께 설명된다.
도 2a에 도시된 바와 같이, 반도체 디바이스(200)는 베이스 구조(204), 베이스 구조(204) 위의 절연 구조(218), 및 절연 구조(218) 및 베이스 구조(204) 내에서 연장하는 콘택 구조(216)를 포함한다. 반도체 디바이스(200)는 또한 베이스 구조(204)가 위치되는 기판을 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(200)는 베이스 구조(204) 위 및 절연 구조(218) 내에 메모리 스택(206)을 포함한다. 반도체 디바이스(200)는 절연 구조(218)에서 메모리 스택(206)과 콘택하고 이에 전도적으로 연결된 워드 라인 콘택(214)을 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(200)는 베이스 구조(204)와 콘택하고 이에 전도적으로 연결된 소스 콘택 구조(226)를 포함한다. 일부 실시예에서, 콘택 구조(216)는 반도체 디바이스(200)의 주변 구역에 위치된다. 메모리 스택(206)은 반도체 디바이스(200)의 코어 구역 및/또는 계단 구역에 위치될 수 있다. 예로서, 본 개시내용에서, 반도체 디바이스는 3D NAND 메모리 디바이스로 표현되고, 콘택 구조, 예를 들어, 216은 3D NAND 메모리 디바이스에서 주변 콘택으로서 설명된다. 일부 실시예에서, 콘택 구조(216)는 주변 회로와 반도체 디바이스(200)의 베이스 구조(204)의 대향 측면 상의 콘택 패드(도시되지 않음)를 전기적으로 연결하여, 주변 회로는 콘택 패드를 통해 외부 회로에 전기적으로 연결될 수 있다. 일부 실시예에서, 콘택 구조(216)는 반도체 디바이스(200)의 베이스 구조(204)의 대향 측면 상의 소스 콘택 구조(226) 및 주변 회로에 전기적으로 연결되어, 주변 회로는 3D NAND 메모리 디바이스의 소스의 동작을 제어하기 위해 소스 콘택 구조(226)에 전기적으로 연결될 수 있다. 이러한 콘택 구조를 형성하기 위한 구조 및 제작 방법이 임의의 다른 적합한 구조/디바이스에서 또한 콘택 구조를 형성하는 데 이용될 수 있음이 이해되어야 한다.
반도체 디바이스(200)의 기판은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 임의의 다른 적합한 재료를 포함할 수 있다. 일부 실시예에서, 기판은 그라인딩, 에칭, 화학적 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화된 기판(예를 들어, 반도체 층)이다. 일부 실시예에서, 기판은 제거되고 반도체 디바이스(200)에 포함되지 않는다. x, y, 및 z 축이 반도체 디바이스에서 구성요소의 공간적 관계를 추가로 예시하기 위해 본 개시내용의 도면에 포함된다는 것이 유의된다. 예로서, 반도체 디바이스(200)의 기판은 x-방향 및 y-방향(즉, 측면 방향)으로 측방향으로 연장되는 2개의 측면 표면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. z 방향은 x-y 평면(즉, x-방향과 y-방향에 의해 형성되는 평면)에 수직인 방향을 나타낸다. 본원에 사용된 바와 같이, 하나의 구성요소(예를 들어, 층 또는 디바이스)가 반도체 디바이스(예를 들어, 반도체 디바이스(200))의 다른 구성요소(예를 들어, 층 또는 디바이스)의 "상에", "위에" 또는 "아래에" 있는지 여부는 기판이 z-방향에서 반도체 디바이스의 가장 낮은 평면에 배치될 때 z-방향(즉, 수직 방향)으로 반도체 디바이스의 기판에 관련하여 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
일부 실시예에서, 반도체 디바이스(200)는 비모놀리식 3D NAND 메모리 디바이스의 일부이며, 여기서 구성요소는 상이한 기판에 별도로 형성되고 이어서 페이스-투-페이스 방식(face-to-face manner), 페이스-투-백 방식(face-to-back manner), 또는 백-투-백 방식(back-to-back manner)으로 본딩된다. 반도체 디바이스(200)의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합-신호 주변 회로와 같은 주변 디바이스(도시되지 않음)는 도 2a에 도시된 구성요소가 형성되는 메모리 어레이 기판과 다른 별도의 주변 디바이스 기판 상에 형성될 수 있다. 메모리 어레이 기판이 이후에 상세히 설명되는 바와 같이 반도체 디바이스(200)로부터 제거될 수 있고, 주변 디바이스 기판이 반도체 디바이스(200)의 기판이 될 수 있음이 이해되어야 한다. 주변 디바이스 기판과 메모리 어레이 디바이스 기판이 본딩되는 방식에 따라, 메모리 어레이 디바이스(예를 들어, 도 2a에 도시됨)가 원래 포지션에 있을 수 있거나 반도체 디바이스(200)에서 거꾸로 뒤집힐 수 있다는 것이 추가로 이해된다. 참조의 편의를 위해, 도 2a는 메모리 어레이 디바이스가 원래 포지션에 있는(즉, 거꾸로 뒤집히지 않은) 반도체 디바이스(200)의 상태를 묘사한다. 그러나, 일부 예에서, 도 2a에 도시된 메모리 어레이 디바이스가 반도체 디바이스(200)에서 거꾸로 뒤집힐 수 있고, 이의 상대적 포지션이 이에 따라 변경될 수 있다는 것이 이해된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
도 2a에 도시된 바와 같이, 베이스 구조(204)는 절연 층(202) 및 절연 층(202) 상의 폴리실리콘 층(208)을 포함할 수 있다. 선택적으로, 베이스 구조(204)는 절연 층(202)과 폴리실리콘 층(208) 사이에 정지 층(224)을 포함할 수 있다. 절연 층(202)은 상호연결 라인 및 VIA 콘택이 형성할 수 있는 하나 이상의 층간 유전체(ILD) 층("금속간 유전체(IMD) 층"으로도 알려짐)을 포함할 수 있다. 절연 층(202)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 재료를 포함할 수 있다. 일부 실시예에서, 절연 층(202)은 실리콘 산화물을 포함한다. 정지 층(224)은, 있다면 절연 층(202) 바로 위에 배치될 수 있다. 정지 층(224)은 단층 구조 또는 다층 구조일 수 있다. 일부 실시예에서, 정지 층(224)은 단층 구조이고 고유전율(high-k) 유전체 층을 포함한다. 일부 실시예에서, 정지 층(224)은 이중층 구조이고 제2 정지 층 상의 제1 정지 층을 포함한다. 제1 정지 층은 실리콘 질화물을 포함할 수 있고, 제2 정지 층은 고유전율 유전체를 포함할 수 있다. 고유전율 유전체 층은 예를 들어 몇 가지 예를 들면 산화알루미늄, 산화하프늄, 산화지르코늄 또는 산화티타늄을 포함할 수 있다. 일 예에서, 정지 층(224)은 알루미늄 산화물을 포함할 수 있다. 아래에서 상세히 설명되는 바와 같이, 정지 층(224)의 기능이 채널 홀의 에칭을 정지시키는 것이기 때문에, 정지 층(224)이 그 위의 층의 재료에 관하여 비교적 높은 에칭 선택도(예를 들어, 약 5보다 큰)를 갖는 임의의 다른 적합한 재료를 포함할 수 있음이 이해된다. 일부 실시예에서, 에칭 정지 층으로서 기능하는 것 외에, 정지 층(224)은 또한 후면 기판 박형 정지 층으로서 기능한다.
폴리실리콘 층(208)은 정지 층(224) 바로 위에 배치될 수 있다. 일부 실시예에서, 패드 산화물 층(예를 들어, 실리콘 산화물 층)은 정지 층(224)과 폴리실리콘 층(208) 사이에 배치되어 폴리실리콘 층(208)과 정지 층(224)(예를 들어, 알루미늄 산화물 층) 사이의 응력을 완화한다. 일부 실시예에 따르면, 폴리실리콘 층(208)은 N-형 도핑된 폴리실리콘 층을 포함한다. 즉, 폴리실리콘 층(208)은 자유 전자를 제공하고 진성 반도체의 전도도를 증가시키는 인(P), 비소(Ar) 또는 안티몬(Sb)과 같은 임의의 적합한 N-형 도펀트로 도핑될 수 있다. 폴리실리콘 층(208)은 폴리실리콘 층(108)의 상단 표면과 하부 표면 사이에 폴리실리콘 서브층(208-1)을 포함할 수 있고 3D NAND 메모리 스트링의 반도체 채널 및 반도체 디바이스(200)의 소스 콘택 구조에 전도적으로 연결될 수 있다. 아래에서 상세히 설명되는 바와 같이, 확산 프로세스로 인해, 폴리실리콘 층(208)은 수직 방향으로 적합하고 균일한 도핑 농도 프로파일을 가질 수 있다. 폴리실리콘 층(208)의 서브층(208-1)이 폴리실리콘 층(208)의 나머지와 동일한 폴리실리콘 재료를 가질 수 있고, 도핑 농도가 확산 후 폴리실리콘 층(208)에서 균일할 수 있기 때문에, 서브층(208-1)이 반도체 디바이스(200)에서 폴리실리콘 층(208)의 나머지로부터 구별가능하지 않을 수 있다는 것이 이해된다. 그럼에도 불구하고, 서브층(208-1)은 채널 구조의 하부 부분에서 메모리 필름 대신 반도체 채널과 콘택하는 폴리실리콘 층(208)의 부분을 지칭한다.
비록 도 2a가 폴리실리콘 층(208)이 정지 층(224) 위에 있음을 도시하지만, 위에서 설명된 바와 같이, 도 2a에 도시된 메모리 어레이 디바이스가 뒤집힐 수 있고, 그에 따라 반도체 디바이스(200)에서 상대적인 포지션이 변경될 수 있기 때문에, 정지 층(224)이 일부 예에서 폴리실리콘 층(208) 위에 있을 수 있다는 것이 이해된다. 일부 실시예에서, 도 2a에 도시된 메모리 어레이 디바이스는 정지 층(224)이 폴리실리콘 층(208) 위에 있도록 반도체 디바이스(200)에서 뒤집혀서(상단에서) 주변 디바이스(하단에서)에 본딩된다. 본 개시내용에서 폴리실리콘 층(208)이 반도체 디바이스(200)의 소스 콘택과 메모리 스택(206) 사이의 전기적 결합을 용이하게 하기 위한 전도성 층으로서 설명되지만, 다양한 실시예에서, 임의의 다른 적합한 전도성 재료는 또한 폴리실리콘 층(208)과 유사한/동일한 기능을 수행하기 위해 메모리 스택(206)과 절연 층(202) 사이에 형성될 수 있다.
메모리 스택(206)은 폴리실리콘 층(208) 위의 복수의 인터리브된 전도체 층(210) 및 유전체 층(212)을 포함할 수 있다. 메모리 스택(206)의 전도체 층(210) 및 유전체 층(212)은 수직 방향으로 교번할 수 있다. 다시 말해서, 메모리 스택(206)의 상단 또는 하단에 있는 것을 제외하고, 각각의 전도체 층(210)은 양측에 2개의 유전체 층(212)이 인접할 수 있고, 각각의 유전체 층(212)은 양측에 2개의 전도체 층(210)이 인접할 수 있다. 전도체 층(210)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 각 전도체 층(210)은 접착 층 및 게이트 유전체 층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 전도체 층(210)의 게이트 전극은 워드 라인으로서 측방향으로 연장되어, 메모리 스택(206)의 하나 이상의 계단 구조에서 끝난다. 유전체 층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 재료를 포함할 수 있다. 메모리 스택(206)은 예를 들어 x/y 방향을 따라 측방향으로 연장되는 복수의 계단을 포함하는 계단 구조를 가질 수 있다. 각각의 계단은 전도체 층(210) 및 유전체 층(212)의 하나 이상의 쌍(전도체/유전체 층 쌍으로 지칭됨)을 포함할 수 있다. 절연 구조(218)에서 연장되는 워드 라인 콘택(214)은 도 2a에 도시된 바와 같이 각각의 계단의 상단 전도체 층(210)과 콘택하고 전도적으로 연결될 수 있다. 워드 라인 콘택(214)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 절연 구조(218)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 반도체 디바이스(200)는 3D NAND 메모리 디바이스이고 메모리 스택(206)에 형성된 복수의 메모리 셀을 포함한다. 메모리 셀은 전도체 층(210)과 메모리 스택(206)의 3D NAND 메모리 스트링의 교차에 의해 형성될 수 있다. 도 6은 메모리 스택(206)의 채널 구조의 단면도를 예시한다.
도 6에 도시된 바와 같이, 채널 구조(612)는 메모리 스택(206) 및 폴리실리콘 층(208)을 통해 수직으로 연장되며, 있는 경우 정지 층(224)에서 정지한다. 즉, 채널 구조(612)는 2개의 부분을 포함할 수 있다: 폴리실리콘 층(208)에 의해 둘러싸인 하부 부분(즉, 폴리실리콘 층(208)과 메모리 스택(206) 사이의 인터페이스 아래) 및 메모리 스택(206)에 의해 둘러싸인 상부 부분(즉, 폴리실리콘 층(208)과 메모리 스택(206) 사이의 인터페이스 위). 본원에 사용된 바와 같이, 구성요소(예를 들어, 채널 구조(612))의 "상부 부분/단부"는 z-방향으로 기판으로부터 더 멀리 떨어진 부분/단부이고, 구성요소(예를 들어, 채널 구조(612))의 "하부 부분/단부"는 기판이 반도체 디바이스(200)의 가장 아래 평면에 배치될 때 z-방향으로 기판에 더 가까운 부분/단부이다. 일부 실시예에서, 각각의 채널 구조(612)는 채널 홀의 에칭이 정지 층(224)에 의해 정지됨에 따라 정지 층(224)을 넘어 더 연장되지 않는다. 예를 들어, 채널 구조(612)의 하부 단부는 정지 층(224)의 상부 표면과 공칭적으로 동일 높이일 수 있다.
채널 구조(612)는 반도체 재료(들)(예를 들어, 반도체 채널(616)로서) 및 유전체 재료(들)(예를 들어, 메모리 필름(614)으로서)로 채워진 채널 홀을 포함할 수 있다. 일부 실시예에서, 반도체 채널(616)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일 예에서, 반도체 채널(616)은 폴리실리콘을 포함한다. 일부 실시예에서, 메모리 필름(614)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함하는 복합 층이다. 채널 홀의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전 재료를 포함하는 캡핑 층(618)으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(612)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 캡핑 층(618), 반도체 채널(616), 터널링 층, 저장 층, 및 메모리 필름(614)의 차단 층은 중심에서 기둥의 외부 표면을 향해 방사상으로 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(614)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다. 일부 실시예에서, 채널 구조(612)는 채널 구조(612)의 상부 부분의 상단에 채널 플러그(620)를 더 포함한다. 채널 플러그(620)는 반도체 재료(예를 들어, 폴리실리콘)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(620)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 6에 도시된 바와 같이, 일부 실시예에 따르면, 채널 구조(612)의 측벽을 따른 반도체 채널(616)의 일부(예를 들어, 채널 구조(612)의 하부 부분에서)는 폴리실리콘 서브층(208-1)과 콘택한다. 즉, 메모리 필름(614)은 일부 실시예에 따라 폴리실리콘 층(208)의 서브층(208-1)과 접하는 채널 구조(612)의 하부 부분에서 분리되어, 반도체 채널(616)이 주변 폴리실리콘 서브층(208-1)과 콘택하도록 노출된다. 결과적으로, 반도체 채널(616)을 둘러싸고 콘택하는 폴리실리콘 서브층(208-1)은 채널 구조(612)의 "측벽 SEG"로 작동할 수 있다. 일부 실시예에서, 소스 콘택 구조(226)는 폴리실리콘 층(208)과 콘택하고 폴리실리콘 층(208)을 통해 반도체 채널(616)에 전기적으로 연결된다.
도 6에 도시된 바와 같이, 일부 실시예에서, 반도체 디바이스(200)는 메모리 스택(206)의 인터리브된 전도체 층(210) 및 유전체 층(212)을 통해 수직으로 연장되는 절연 스페이서(622)를 더 포함한다. 일부 실시예에서, 절연 스페이서(622)는 일부 실시예에 따라 폴리실리콘 층(208) 내로 연장되고 폴리실리콘 서브층(208-1)에서 정지한다. 일부 실시예에서, 절연 스페이서(622)의 하부 단부는 폴리실리콘 서브층(208-1)의 상부 표면과 공칭적으로 동일 높이에 있다. 각각의 절연 스페이서(622)는 또한 채널 구조(612)를 복수의 블록으로 분리하기 위해 측방향으로 연장될 수 있다. 일부 실시예에 따르면, 일부 3D NAND 메모리 디바이스의 슬릿 구조와 달리, 절연 스페이서(622)는 내부에 어떠한 콘택도 포함하지 않는다(즉, 소스 콘택으로서 기능하지 않음). 일부 실시예에서, 각각의 절연 스페이서(622)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전체 재료로 채워진 개구(예를 들어, 슬릿)를 포함한다. 일 예에서, 각각의 절연 스페이서(622)는 절연체 코어(626)로서 실리콘 산화물 및 게이트 유전체 층과 연결되는 고유전율 유전체로 채워질 수 있다.
소스 콘택 구조(226)는 폴리실리콘 층(208)과 콘택하도록 정지 층(224)(즉, 후면)에 대해 폴리실리콘 층(208)의 대향 측으로부터 절연 층(202) 및 정지 층(224)(존재한다면)을 통해 수직으로 연장될 수 있다. 소스 콘택 구조(226)가 폴리실리콘 층(208) 내로 연장하는 깊이는 상이한 예에서 변할 수 있다는 것이 이해된다. 소스 콘택 구조(226)는 반도체 디바이스(200)의 NAND 메모리 스트링의 소스를 (제거된) 메모리 어레이 기판의 후면으로부터 폴리실리콘 층(208)을 통해 주변 디바이스에 전기적으로 연결할 수 있고, 따라서 본원에서 또한 "후면 소스 픽업(pick up)"로 지칭될 수 있다. 소스 콘택 구조(226)는 임의의 적합한 유형의 콘택을 포함할 수 있다. 일부 실시예에서, 소스 콘택 구조(226)는 VIA 콘택을 포함한다. 일부 실시예에서, 소스 콘택 구조(226)는 측방향으로 연장되는 벽형 콘택을 포함한다. 소스 콘택 구조(226)는 금속 층, 예를 들어 텅스텐(W), 코발트(Co), 구리(Cu) 또는 알루미늄(Al)과 같은 하나 이상의 전도성 층 또는 접착 층으로 둘러싸인 실리사이드 층(예를 들어, 질화티타늄(TiN))을 포함할 수 있다.
다시 도 2a 및 도 2B를 참조하면, 콘택 구조(216)는 절연 구조(218) 및 베이스 구조(204)에서 연장될 수 있고 메모리 셀의 동작을 위해 임의의 주변 회로에 전도적으로 연결될 수 있다. 일부 실시예에서, 콘택 구조(216)는 폴리실리콘 층(208) 및 절연 층(202)을 통해 연장된다. 콘택 구조(216)는 절연 구조(218) 내에서 연장되는 제1 콘택 부분(216-1) 및 베이스 구조(204)(예를 들어, 폴리실리콘 층(208) 및 절연 층(202), 및 만약 있다면 정지 층(224))에서 연장되는 제2 콘택 부분(216-2)을 포함할 수 있다. 제1 및 제2 콘택 부분(216-1 및 216-2)은 콘택 인터페이스에서 서로 콘택하고 전도적으로 연결될 수 있다. 반도체 디바이스(200)는 또한 제2 콘택 부분(216-2)이 폴리실리콘 층(208)으로부터 절연되도록 폴리실리콘 층(208) 내에 있고 제2 콘택 부분(216-2)을 둘러싸는 스페이서 구조(220)를 포함할 수 있다.
일부 실시예에서, 도 2b에 도시된 바와 같이, 제2 콘택 부분(216-2)의 측방향 단면적은 제1 콘택 부분(216-1)이 제2 콘택 부분(216-2)과 완전히 오버랩되도록 제1 콘택 부분(216-1)의 측방향 단면적 이상이다. 제1 및 제2 콘택 부분(216-1 및 216-2)의 측방향 단면은 각각 타원형, 정사각형, 직사각형 및 원형과 같은 임의의 적합한 형상을 가질 수 있다. 예를 들어, 제1 및 제2 콘택 부분(216-1 및 216-2)의 측방향 단면은 각각 공칭적으로 원형 및 정사각형일 수 있다. 제2 콘택 부분(216-2)의 상부 표면은 충분히 평평할 수 있고, 예를 들어, 폴리실리콘 층(208)의 상부 표면과 공칭적으로 레벨링/동일평면일 수 있다. 제1 및 제2 콘택 부분(216-1 및 216-2) 사이의 콘택 인터페이스는 폴리실리콘 층(208)의 상부 표면과 동일 평면(또는 적어도 공칭적으로 동일 평면)일 수 있다. 즉, 제1 콘택 부분(216-1)의 하부 표면 및 제2 콘택 부분(216-2)의 상부 표면은 각각 폴리실리콘 층(208)의 상부 표면과 동일 평면(또는 적어도 공칭적으로 동일 평면)일 수 있다. 일부 실시예에서, 제1 및 제2 콘택 부분(216-1 및 216-2)은 각각 텅스텐, 코발트, 구리 또는 알루미늄, 및/또는 실리사이드로 만들어질 수 있다.
스페이서 구조(220)는 제2 콘택 부분(216-2)(또는 콘택 구조(216))이 폴리실리콘 층(208)으로부터 절연되도록 제2 콘택 부분(216-2)과 콘택하고 이를 둘러싸는 폴리실리콘 층(208)에 있을 수 있다. 스페이서 구조(220)의 측방향 치수(예를 들어, x-y 평면에서)는 모든 방향에서 폴리실리콘 층(208)으로부터 제2 콘택 부분(216-2)을 절연하기에 충분히 클 수 있다. 절연 구조(218)와 콘택하는 스페이서 구조(220)의 상부 표면은 폴리실리콘 층(208)의 상부 표면과 동일 평면일 수 있다. 스페이서 구조(220)의 하부 표면은 제2 콘택 부분(216-2)이 폴리실리콘 층(208)으로부터 완전히 절연되도록 절연 층(202)(또는 존재한다면 정지 층(224))과 콘택할 수 있다. 다양한 실시예에서, 스페이서 구조(220)의 하부 표면은 폴리실리콘 층(208)의 하부 표면 이하로 레벨링될 수 있다. 예를 들어, 스페이서 구조(220)의 하부 표면은 정지 층(224) 또는 절연 층(202)에 있을 수 있다. 일부 실시예에서, 스페이서 구조(220)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 스페이서 구조(220)가 절연 구조(218) 및/또는 스페이서 구조(220)와 동일한 재료를 포함하는 경우, 스페이서 구조(220)의 상부 표면 및/또는 하부 표면이 구별가능하지 않을 수 있다는 것이 이해되어야 한다.
도 3a는 일부 실시예에 따른 반도체 디바이스(300)의 다른 예시적인 콘택 구조의 단면도를 예시한다. 도 3b는 일부 실시예에 따른 반도체 디바이스(300)의 콘택 구조의 평면도를 예시한다. 예시의 용이함을 위해, 도 3a 및 도 3b는 함께 설명되고, 반도체 디바이스(200 및 300) 둘 모두의 다른 동일한 구조의 세부사항은 설명의 용이함을 위해 반복되지 않는다.
도 3a에 도시된 바와 같이, 반도체 디바이스(300)는 콘택 구조(316) 및 스페이서 구조(320)를 포함한다. 콘택 구조(316)는 서로 콘택하고 전도적으로 연결된 제1 콘택 부분(316-1) 및 제2 콘택 부분(316-2)을 포함할 수 있다. 콘택 구조(316)는 스페이서 구조(320)가 폴리실리콘 층(208)으로부터 콘택 구조(316)를 절연하도록 스페이서 구조(320)를 통해 연장될 수 있다. 콘택 구조(216)와 달리, 제1 및 제2 콘택 부분(316-1 및 316-2) 사이의 콘택 인터페이스는 폴리실리콘 층(208)의 상부 표면보다 낮을 수 있다. 예를 들어, 콘택 인터페이스(예를 들어, 제1 콘택 부분(316-1)의 하부 표면 및 제2 콘택 부분(316-2)의 상부 표면)는 폴리실리콘 층(208)의 상부 표면과 하부 표면 사이에 있을 수 있다. 일부 실시예에서, 콘택 인터페이스는 폴리실리콘 층(208)의 하부 표면과 동일 평면(또는 적어도 공칭적으로 동일 평면)일 수 있다. 즉, 제1 콘택 부분(316-1)은 폴리실리콘 층(208) 내에서 연장될 수 있다(예를 들어, 이를 통해 연장될 수 있다). 따라서, 제2 콘택 부분(316-2)은 스페이서 구조(320)에서 감소된 두께를 가질 수 있다.
스페이서 구조(220)와 달리, 스페이서 구조(320)는 제1 콘택 부분(316-1)이 폴리실리콘 층(208)으로부터 절연되도록 제1 콘택 부분(316-1)의 적어도 일부를 둘러싼다. 제1 및 제2 콘택 부분(316-1, 316-2) 사이의 콘택 인터페이스가 폴리실리콘 층(208)의 상부 표면과 하부 표면 사이에 있는 경우, 스페이서 구조(320)는 또한 폴리실리콘 층(208)으로부터 제2 콘택 부분(316-2)의 일부를 절연할 수 있다. 일부 실시예에서, 도 3b에 도시된 바와 같이, 제2 콘택 부분(316-2)의 측방향 단면적은 제1 콘택 부분(316-1)이 제2 콘택 부분(316-2)과 완전히 오버랩되도록 제1 콘택 부분(316-1)의 측방향 단면적 이상이다. 제1 및 제2 콘택 부분(316-1 및 316-2), 및 스페이서 구조(320)의 재료 및 형상은 각각 제1 및 제2 콘택 부분(216-1 및 216-2) 및 스페이서 구조(220)에 대한 것과 유사하거나 동일할 수 있고 상세한 설명은 본원에서 반복되지 않는다.
도 4a-도 4d는 본 개시내용의 일부 실시예에 따른 반도체 디바이스를 형성하기 위한 제작 프로세스를 예시한다. 도 7은 본 개시내용의 일부 실시예에 따른 반도체 디바이스를 형성하기 위한 방법(700)의 흐름도를 예시한다. 도 4a-도 4d 및 도 7에 묘사된 반도체 디바이스의 예는 도 2a 및 도 2b에 묘사된 반도체 디바이스를 포함한다. 도 4a-도 4d 및 도 7은 함께 설명된다. 방법(700)에 도시된 동작이 완전하지 않고 다른 동작이 예시된 동작 중 임의의 것 이전, 이후, 또는 그 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 동작은 동시에 수행될 수 있거나, 도 7에 도시된 것과 다른 순서로 수행될 수 있다.
도 7을 참조하면, 방법(700)은 베이스 구조에 트렌치 구조가 형성되고 트렌치 구조에 스페이서 구조가 형성되는 동작(702 및 704)에서 시작한다. 도 4a는 대응하는 구조를 예시한다.
도 4a에 도시된 바와 같이, 제작 프로세스의 시작에서, 트렌치 구조는 베이스 구조(404)에 형성될 수 있다. 트렌치 구조의 형상 및 깊이는 이후에 형성되는 스페이서 구조의 형상 및 깊이와 대응할 수 있다. 베이스 구조(404)는 정지 층(424) 상의 폴리실리콘 층(408)을 포함할 수 있으며, 이는 추가로 절연 층(402) 상에 있다. 폴리실리콘 층(408)은 희생 서브층을 포함할 수 있고, 이는 후속적으로 폴리실리콘 층(408)에 폴리실리콘 서브층을 형성한다. 폴리실리콘 층(408), 정지 층(424) 및 절연 층(402)에 대한 상세한 설명은 폴리실리콘 층(208), 정지 층(224) 및 절연 층(202)에 대한 설명을 참조할 수 있으며, 본원에서 반복하지 않는다.
트렌치 구조는 베이스 구조(404)의 주변 영역(예를 들어, 폴리실리콘 층(408))의 영역을 에워쌀 수 있으므로, 에워싸인 영역(예를 들어, 폴리실리콘 층(408) 내의)은 트렌치 구조 외부의 폴리실리콘 층(408)의 부분으로부터 절연될 수 있다. 일부 실시예에서, 트렌치 구조는 폴리실리콘 층(408)의 상부 표면으로부터 적어도 폴리실리콘 층(408)의 하부 표면까지 연장될 수 있다. 예를 들어, 트렌치 구조의 하부 표면은 정지 층(424) 상에서 또는 정지 층(424) 내에서 정지할 수 있다. 일부 실시예에서, 폴리실리콘 층(408)의 하부 표면은 정지 층(424)에서 정지한다. 트렌치 구조의 두께/깊이는 적어도 z-방향을 따른 폴리실리콘 층(408)의 두께일 수 있다. 트렌치 구조는 포토리소그래피 프로세스 이후에 건식 에칭 및/또는 습식 에칭과 같은 임의의 적절한 패터닝 프로세스에 의해 형성될 수 있다.
베이스 구조(404)는 기판의 일 측(예를 들어, 제1 측)에 형성될 수 있다. 기판은 몇 가지 예를 들면 반도체, 유리, 사파이어, 플라스틱과 같은 임의의 적합한 재료로 만들어진 실리콘 기판 또는 캐리어 기판일 수 있다. 일부 실시예에서, 절연 층(402)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 일부 실시예에서, 정치 층(424)은 알루미늄 산화물과 같은 고유전율 재료를 포함한다. 일부 실시예에서, 폴리실리콘 층(408)은 균일한 도핑 프로파일을 갖는 폴리실리콘을 포함한다. 일부 실시예에서, 절연 층(402), 정지 층(424), 및 폴리실리콘 층(408)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 전기도금, 무전해 증착, 및 이들의 조합과 같은 임의의 적합한 필름 증착 방법에 의해 기판 상에 순차적으로 형성된다. 후속하여, 기판은 콘택 비아와 같은 다양한 구조를 형성하기 위해 제거되거나 박형화될 수 있다. 일부 실시예에서, 기판은 콘택 비아가 베이스 구조(404)의 하부 표면으로부터 형성될 수 있도록 제작 프로세스의 적합한 시간에 제거되거나 박형화된다.
후속적으로, 메모리 스택을 형성하는 유전체 스택은 기판 상의 베이스 구조(404) 상에 형성될 수 있다. 유전체 스택은 복수의 인터리브된 희생 층 및 유전체 층을 포함할 수 있다. 일부 실시예에서, 희생 층 및 유전체 층의 복수 쌍을 갖는 유전체 스택은 폴리실리콘 층(408) 상에 형성된다. 인터리브된 희생 층 및 유전체 층은 대안적으로 폴리실리콘 층(408) 상에 증착되어 유전체 스택을 형성할 수 있다. 일부 실시예에서, 각각의 유전체 층은 실리콘 산화물의 층을 포함하고, 각각의 희생 층은 실리콘 질화물의 층을 포함한다. 일부 실시예에서, 패드 산화물 층(예를 들어, 실리콘 산화물 층, 도시되지 않음)은 폴리실리콘 층(408)과 유전체 스택 사이에 형성된다. 실리콘 산화물과 같은 적합한 유전체 재료를 갖는 절연 구조(418)는 유전체 스택이 절연 구조(418)에 위치되도록 제작 프로세스 동안 적합한 시간에 유전체 스택 및 베이스 구조(404) 위에 증착될 수 있다. 유전체 스택, 절연 구조(418), 및 패드 산화물 층(존재한다면)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
트렌치 구조는 콘택 구조의 제1 콘택 부분이 형성되기 전에 제작 프로세스 동안 임의의 적합한 시간에 반도체 디바이스의 주변 구역에 형성될 수 있다. 일부 실시예에서, 트렌치 구조는 "제로 마스크"를 사용하여 베이스 구조(404)(예를 들어, 폴리실리콘 층(408))를 패터닝함으로써 형성되며, 이는 그 위에 임의의 구조가 형성되기 전에 베이스 구조(404)를 패터닝하는 데 사용된다. 일부 실시예에서, 트렌치 구조는, 예를 들어 하단-선택-게이트 컷 구조를 형성하기 위해, 희생 층 및 유전체 층의 하나 이상의 쌍이 베이스 구조(404) 상에 형성된 후에 유전체 스택을 패터닝함으로써 형성된다. 따라서, 트렌치 구조를 형성하기 위한 패턴은 기존 패터닝 마스크에 통합되어 트렌치 구조를 형성하기 위한 베이스 구조(404)의 에칭은 다른 기존 에칭 동작과 함께 수행되고, 이는 총 에칭 작업의 수를 감소시킬 수 있다. 다양한 실시예에서, 트렌치 구조는 또한 제작 프로세스에 따라 별도의 패터닝/에칭 프로세스에 의해, 또는 다른 적합한 구조와 동시에 형성될 수 있다.
트렌치 구조 내에 스페이서 구조(420)가 형성될 수 있다. 유전체 재료, 예를 들어 실리콘 산화물은 트렌치 구조를 채우도록 증착되어, 스페이서 구조(420)를 형성할 수 있다. 유전체 재료는 CVD, PVD, ALD 및 이들의 조합과 같은 임의의 적합한 막 증착 방법에 의해 증착될 수 있고, 콘택 구조의 제1 콘택 부분이 형성되기 전에 제작 프로세스 동안 임의의 적합한 시간에 증착될 수 있다. 일부 실시예에서, 스페이서 구조(420)는 유전체 스택의 형성 후에 절연 구조(418)를 형성하는 것과 동일한 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 스페이서 구조(420)는 하나 이상의 희생 층 및 유전체 층이 베이스 구조(404) 상에 형성된 후 및 전체 유전체 스택이 형성되기 전에 유전체 스택의 하단-선택-게이트 컷 구조를 형성하는 동일한 증착 프로세스에 의해 형성될 수 있다. 다양한 실시예에서, 스페이서 구조(420)는 또한 제작 프로세스에 따라 별도의 증착 프로세스에 의해 형성될 수 있거나, 다른 적합한 구조와 동시에 유전체 재료로 채워질 수 있다.
콘택 구조의 형성 전에, 도 4a-도 4d에 도시되지 않았지만, 다른 구조는 반도체 디바이스(예를 들어, 유전체 스택)에 형성될 수 있다. 일부 실시예에서, 유전체 스택, 폴리실리콘 층(408)을 통해 수직으로 연장되고 정지 층(424)에서 정지하는 채널 구조가 형성된다. 일부 실시예에서, 채널 구조를 형성하기 위해, 유전체 스택 및 폴리실리콘 층(408)을 통해 수직으로 연장되는 채널 홀, 예를 들어 개구가 형성되고, 메모리 필름(예를 들어, 차단 층, 저장 층 및 터널링 층) 및 반도체 채널은 채널 홀의 측벽을 따라 순차적으로 형성된다. 채널 홀에서의 막 및 층의 증착은 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 채널 플러그는 반도체 채널 위에 그리고 반도체 채널과 콘택하여 형성된다. 일부 실시예에서, 채널 홀을 형성하기 위한 제작 프로세스는 습식 에칭 및/또는 DRIE(deep-ion reactive etching)와 같은 건식 에칭 프로세스를 포함한다. 채널 홀의 에칭은 일부 실시예에 따라 정지 층(424)과 폴리실리콘 층(408)의 재료 사이의 에칭 선택도로 인해 정지 층(424)에 의해 정지될 때까지 계속된다.
폴리실리콘 층(408)과 채널 구조를 전도적으로 연결하기 위해, 반도체 채널과 콘택하고 전도적으로 연결된 폴리실리콘 서브층(408-1)은 폴리실리콘 층(408)에 형성된다. 일부 실시예에서, 메모리 필름의 하부 부분은 제거되어 메모리 필름은 분리된다. 반도체 채널과 콘택하는 폴리실리콘 서브층(408-1)은 희생 서브층을 폴리실리콘 서브층으로 대체함으로써 형성될 수 있다. 폴리실리콘 서브층(408-1)의 형성은 적합한 건식 에칭 및/또는 습식 에칭 프로세스, CVD, PVD, ALD, 및 이들의 조합을 포함할 수 있다. 메모리 셀을 복수의 블록으로 나누는 절연 스페이서는 또한 형성될 수 있다. 절연 스페이서의 형성은 적합한 건식 에칭 및/또는 습식 에칭 프로세스, CVD, PVD, ALD, 및 이들의 조합을 포함할 수 있다. 게이트 교체 프로세스는 복수의 전도체 층을 형성하기 위해 유전체 스택의 희생 층을 대체하기 위해 수행될 수 있다. 복수의 인터리브된 전도체 층(410) 및 유전체 층(412)을 갖는 메모리 스택(406)은 폴리실리콘 층(408) 상에 형성될 수 있다. 게이트 교체 프로세스는 적합한 등방성 에칭 프로세스, CVD, PVD, ALD 및 이들의 조합을 포함할 수 있다. 메모리 스택(406)을 통해 연장되는 채널 구조는 반도체 채널을 통해 폴리실리콘 층(408)과 콘택하고 전도적으로 연결될 수 있다. 일부 실시예에서, 메모리 스택(406)은 (예를 들어, x/y-방향을 따라) 측방향으로 연장되는 복수의 계단을 포함하는 계단 구조를 형성하도록 반복적으로 패턴화될 수 있다. 메모리 스택(406)의 패터닝 프로세스는 반복적인 포토리소그래피 프로세스 및 리세스 에칭(예를 들어, 등방성 에칭 프로세스)을 포함할 수 있다.
다시 도 7을 참조하면, 방법(700)은 제1 콘택 부분이 베이스 구조의 상부 표면 상에 형성되고 스페이서 구조에 의해 둘러싸이는 동작(706)으로 진행한다. 도 4b는 대응하는 구조를 예시한다.
도 4b에 도시된 바와 같이, 제1 콘택 부분(416-1)은 절연 구조(418)에 형성될 수 있고 베이스 구조(404)의 상부 표면 상에 랜딩(land)될 수 있다. 제1 콘택 부분(416-1)의 하부 표면은 제1 콘택 부분(416-1)이 스페이서 구조(420)에 의해 측방향으로 둘러싸이도록 스페이서 구조(420)에 의해 정의된 폴리실리콘 층(408)의 폐쇄 영역에 있을 수 있다. 일부 실시예에서, 제1 콘택 부분(416-1)의 하부 표면은 폴리실리콘 층(408)의 상부 표면 아래로 연장된다. 일부 실시예에서, 제1 콘택 부분(416-1)은 계단에서 전도체 층(410)과의 전도성 연결을 형성하기 위해 각각의 계단 상에 랜딩되는 워드 라인 콘택(414)을 형성하는 동일한 프로세스에 의해 형성된다. 제1 콘택 부분(416-1) 및 워드 라인 콘택(414)은 각각 텅스텐과 같은 적합한 전도성 재료를 포함할 수 있다.
제1 콘택 부분(416-1) 및 워드 라인 콘택(414)의 형성은 패터닝 프로세스에 이어 적합한 막 증착 프로세스를 포함할 수 있다. 패터닝 프로세스는 절연 구조(418)의 부분을 제거하여 제1 콘택 부분(416-1) 및 워드 라인 콘택(414)의 위치 및 포지션에 대응하는 개구를 형성할 수 있다. 일부 실시예에서, 제1 콘택 부분(416-1)을 위한 개구는 절연 구조(418)에서 연장되고 폴리실리콘 층(408)에서 에워싸인 영역을 노출시킨다. 일부 실시예에서, 워드 라인 콘택(414)을 위한 개구는 절연 구조(418)에서 연장되고 대응하는 계단에서 전도체 층(410)을 노출시킨다. 전도성 재료의 증착은 CVD, PVD, ALD, 전기도금, 무전해 도금 및 이들의 조합을 포함할 수 있다.
다시 도 7을 참조하면, 방법(700)은 베이스 구조의 하부 표면으로부터 제1 콘택 부분까지 연장하는 홀이 형성되고, 홀이 스페이서 구조에 의해 둘러싸이는 동작(708)으로 진행한다. 도 4c는 대응하는 구조를 예시한다.
도 4c에 도시된 바와 같이, 베이스 구조(404)의 하부 표면으로부터 제1 콘택 부분(416-1)까지 연장되는 홀(415)이 형성될 수 있다. 홀(415)은 스페이서 구조(420)에 의해 둘러싸일 수 있다. 베이스 구조(404)의 일부, 즉 절연 층(402), 정지 층(424), 및 폴리실리콘 층(408)의 일부는 베이스 구조(404)의 하부 표면, 예를 들어, 절연 층(402)의 하부 표면으로부터 제1 콘택 부분(416-1)으로 연장되는 홀(415)을 형성하기 위해 제거될 수 있다. 홀(415)은 제1 콘택 부분(416-1)과 콘택하고 노출될 수 있다. 도 4c에 도시된 바와 같이, 폴리실리콘 층(408) 내의 홀(415)의 부분은 스페이서 구조(420)에 의해 정의된 폐쇄 영역에 위치될 수 있다. 홀(415)의 측면 치수는 제1 콘택 부분(416-1)과 완전히 콘택하기에 충분히 클 수 있고, 스페이서 구조(420)에 의해 둘러싸인 폐쇄 영역을 초과하지 않도록 충분히 작을 수 있다. 일부 실시예에서, 홀(415)은 스페이서 구조(420) 외부의 폴리실리콘 층(408)으로부터 격리된다. 일부 실시예에서, 홀(415)의 측면 치수는 폐쇄 영역의 측면 치수 이하일 수 있다.
일부 실시예에서, 소스 콘택 구조를 형성하기 위한 다른 홀(425)은 홀(415)을 형성하는 것과 동일한 패터닝 프로세스에서 형성될 수 있다. 홀(425)은 베이스 구조(404), 예를 들어 절연 층(402)의 하부 표면으로부터 폴리실리콘 층(408)까지 연장될 수 있다. 패터닝 프로세스는 적합한 에칭 프로세스, 예를 들어 건식 에칭 및/또는 습식 에칭 프로세스를 포함할 수 있다.
다양한 실시예에서, 베이스 구조(404)가 형성된 기판은 홀(415)의 형성 전에 제거된다. 기판은 그라인딩 프로세스, CMP, 리세스 에칭, 또는 이들의 조합에 의해 제작 프로세스 동안 임의의 적합한 시간에 제거될 수 있다. 일부 실시예에서, 베이스 구조(404)의 하부 표면은 절연 층(402)의 하부 표면이다.
다시 도 7을 참조하면, 방법(700)은 제1 콘택 부분과 콘택하는 제2 콘택 부분이 홀에 형성되는 동작(710)으로 진행한다. 도 4d는 대응하는 구조를 예시한다.
도 4d에 도시된 바와 같이, 제1 콘택 부분(416-1)과 콘택하는 제2 콘택 부분(416-2)은 홀(415)에 형성될 수 있다. 텅스텐과 같은 전도성 재료는 홀(415) 및 다른 홀(425)을 채우기 위해 증착될 수 있다. 전도성 재료를 증착하기 위해 임의의 적합한 필름 증착 방법이 수행될 수 있다. 예를 들어, 증착 방법은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 소스 콘택 구조(426)는 제2 콘택 부분(416-2)을 형성하는 동일한 증착 프로세스에 의해 형성될 수 있다. 제1 및 제2 콘택 부분(416-1 및 416-2)이 서로 콘택하는 콘택 구조(416)는 반도체 디바이스의 주변 회로를 연결하는 절연 구조(418) 및 베이스 구조(404)(예를 들어, 스페이서 구조(420))를 연장하여 형성될 수 있다. 한편, 소스 콘택 구조(426)는 폴리실리콘 층(408)과 콘택하고 전도적으로 연결된 베이스 구조(404)에 형성될 수 있다. 이어서, 채널 구조는 폴리실리콘 층(408) 및 소스 콘택 구조(426)를 통해 소스에 전도적으로 연결될 수 있다.
도 5a-도 5d는 본 개시내용의 일부 실시예에 따른 반도체 디바이스를 형성하기 위한 제작 프로세스를 예시한다. 도 8은 본 개시내용의 일부 실시예에 따른 반도체 디바이스를 형성하기 위한 방법(800)의 흐름도를 예시한다. 도 5a-도 5d 및 도 8에 묘사된 반도체 디바이스의 예는 도 3a 및 도 3b에 묘사된 반도체 디바이스를 포함한다. 도 5a-도 5d 및 도 8은 함께 설명된다. 방법(800)에 도시된 동작이 완전하지 않고 다른 동작이 예시된 동작 중 임의의 것 이전, 이후, 또는 그 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 동작은 동시에 수행될 수 있거나, 도 8에 도시된 것과 다른 순서로 수행될 수 있다. 설명의 편의를 위해, 도 4a-도 4d에 도시된 것과 유사한 도 5a-도 5의 부분은 동일한 도면 부호를 사용하여 묘사되며, 이들 부분에 대한 상세한 설명은 본원에서 반복되지 않는다.
도 8을 참조하면, 방법(800)은 베이스 구조에 제1 홀이 형성되고, 제1 홀에 웰 구조가 형성되는 동작(802 및 804)에서 시작한다. 도 5a는 대응하는 구조를 예시한다.
도 5a에 도시된 바와 같이, 제작 프로세스의 시작에서, 제1 홀은 베이스 구조(404)에 형성될 수 있다. 제1 홀의 형상 및 깊이는 이후에 형성되는 스페이서 구조의 형상 및 깊이와 대응할 수 있다. 일부 실시예에서, 제1 홀의 하부 표면은 정지 층(424)을 노출시킬 수 있다. 일부 실시예에서, 제1 홀의 깊이는 이후에 형성되는 스페이서 구조가 폴리실리콘 층(408)으로부터 콘택 구조를 절연할 수 있도록 폴리실리콘 층(408)의 두께보다 높거나 같을 수 있다. 제1 홀은 제작 프로세스 동안 임의의 적합한 시점에 형성될 수 있고, 다른 구조로 또는 별도의 프로세스로 형성될 수 있다. 적합한 에칭 프로세스, 예를 들어 습식 에칭 및/또는 건식 에칭은 제1 홀을 형성하기 위한 패터닝 프로세스로서 수행될 수 있다. 제1 홀을 형성하는 위치 및 타이밍에 대한 구체적인 설명은 도 4a-도 4d에서 설명한 트렌치 구조를 참조할 수 있고, 본원에서 반복되지 않는다.
웰 구조(519)는 제1 홀을 유전체 재료로 채우는 것에 의해 베이스 구조(404)에 형성될 수 있다. 웰 구조(519)의 하부 표면은 정지 층(424)과 콘택할 수 있다. 일부 실시예에서, 웰 구조(519)의 하부 표면은 정지 층(424)의 상단 표면 상 또는 아래에 있을 수 있다. 상부 표면 웰 구조(519)는 예시의 용이함을 위해 폴리실리콘 층(408)의 상부 표면과 동일 평면에 있는 표면으로서 정의될 수 있다. 일부 실시예에서, 유전체 재료는 실리콘 산화물을 포함하고, CVD, PVD, ALD, 또는 이들의 조합과 같은 적합한 막 증착 방법으로 형성될 수 있다. 웰 구조(519)를 형성하기 위한 위치 및 타이밍에 대한 상세한 설명은 도 4a-도 4d에서 설명된 스페이서 구조(420)의 설명을 참조할 수 있고, 본원에서 반복되지 않는다.
다시 도 8을 참조하면, 방법(800)은 제1 콘택 부분이 웰 구조에 형성되는 동작(806)으로 진행한다. 도 5b는 대응하는 구조를 예시한다.
도 5b에 도시된 바와 같이, 제1 콘택 부분(516-1)은 웰 구조(519)에 형성될 수 있다. 제1 콘택 부분(516-1)은 절연 구조(418)에 형성되고 웰 구조(519)의 하부 표면에 랜딩될 수 있다. 제1 콘택 부분(516-1)은 웰 구조(519)에 의해 둘러싸일 수 있다. 일부 실시예에서, 제1 콘택 부분(516-1)은 계단에서 전도체 층(410)과의 전도성 연결을 형성하기 위해 각각의 계단 상에 랜딩되는 워드 라인 콘택(414)을 형성하는 동일한 프로세스에 의해 형성된다. 제1 콘택 부분(516-1) 및 워드 라인 콘택(414)은 각각 텅스텐과 같은 적합한 전도성 재료를 포함할 수 있다. 일부 실시예에서, 제1 콘택 부분(516-1)의 하부 표면은 웰 구조(519)의 하부 표면에 도달하지 않지만 제2 콘택 부분이 형성될 때 베이스 구조(404)의 하부 표면으로부터의 에칭이 감소될 수 있도록 폴리실리콘 층(408)의 상부 표면 아래에 있다. 즉, 제2 콘택 부분을 형성하기 위한 제2 홀은 베이스 구조(404), 즉 절연 층(402)의 하부 표면으로부터 폴리실리콘 층(408)의 상부 표면에 도달할 필요가 없다.
제1 콘택 부분(516-1) 및 워드 라인 콘택(414)의 형성은 패터닝 프로세스에 이어 적합한 막 증착 프로세스를 포함할 수 있다. 패터닝 프로세스는 절연 구조(418)의 부분을 제거하여 제1 콘택 부분(516-1) 및 워드 라인 콘택(414)의 위치 및 포지션에 대응하는 개구를 원하는 깊이에 형성할 수 있다. 일부 실시예에서, 제1 콘택 부분(516-1)을 위한 개구는 절연 구조(418)에서 연장되고 폴리실리콘 층(408)에서 에워싸인 영역을 노출시킨다. 일부 실시예에서, 워드 라인 콘택(414)을 위한 개구는 절연 구조(418)에서 연장되고 대응하는 계단에서 전도체 층(410)을 노출시킨다. 전도성 재료의 증착은 CVD, PVD, ALD, 전기도금, 무전해 도금 및 이들의 조합을 포함할 수 있다.
다시 도 8을 참조하면, 방법(800)은 제2 홀이 베이스 구조의 하부 표면으로부터 제1 콘택 부분까지 연장되어 형성되는 동작(808)으로 진행한다. 스페이서 구조가 형성된다. 도 5c는 대응하는 구조를 예시한다.
도 5c에 도시된 바와 같이, 베이스 구조(404)의 하부 표면으로부터 제1 콘택 부분(516-1)까지 연장되는 제2 홀(515)이 형성될 수 있다. 스페이서 구조(520)는 웰 구조(519)의 나머지 부분으로 형성될 수 있다. 제2 홀(515)은 폴리실리콘 층(408)의 스페이서 구조(520)에 의해 둘러싸일 수 있다. 베이스 구조(404)의 일부, 즉 절연 층(402), 정지 층(424), 및 폴리실리콘 층(408)(있다면)의 일부는 베이스 구조(404)의 하부 표면, 예를 들어, 절연 층(402)의 하부 표면으로부터 제1 콘택 부분(516-1)까지 연장되는 제2 홀(515)을 형성하기 위해 제거될 수 있다. 제2 홀(515)은 제1 콘택 부분(516-1)과 콘택하고 노출될 수 있다. 다양한 실시예에서, 제2 홀(515)의 상부 표면은 정지 층(424)의 상부 표면과 동일 평면이거나 그 위에 있을 수 있어서 제1 콘택 부분(516) 및 홀(515)(또는 이후에 형성되는 제2 콘택 부분) 사이에 충분한 콘택을 보장한다. 도 5c에 도시된 바와 같이, 홀(415)의 측면 치수는 제1 콘택 부분(516-1)과 완전히 콘택하기에 충분히 클 수 있고, 스페이서 구조(420)를 초과하지 않도록 충분히 작을 수 있다. 일부 실시예에서, 제2 홀(515)은 스페이서 구조(520) 외부의 폴리실리콘 층(408)으로부터 격리된다. 일부 실시예에서, 제2 홀(515)의 측면 치수는 웰 구조(519)(또는 스페이서 구조(520))의 측면 치수 이하일 수 있다. 일부 실시예에서, 소스 콘택 구조(426)를 형성하기 위한 다른 홀(425)은 홀(415)을 형성하는 것과 동일한 패터닝 프로세스에서 형성될 수 있다. 패터닝 프로세스는 적합한 에칭 프로세스, 예를 들어 건식 에칭 및/또는 습식 에칭 프로세스를 포함할 수 있다.
다시 도 8을 참조하면, 방법(800)은 제2 콘택 부분이 제2 홀에 형성되고 제1 콘택 부분과 콘택하는 동작(810)으로 진행한다. 도 5d는 대응하는 구조를 예시한다.
도 5d에 도시된 바와 같이, 제1 콘택 부분(516-1)과 콘택하는 제2 콘택 부분(516-2)은 제2 홀(515)에 형성될 수 있다. 텅스텐과 같은 전도성 재료는 제2 홀(515) 및 다른 홀(425)을 채우기 위해 증착될 수 있다. 전도성 재료를 증착하기 위해 임의의 적합한 필름 증착 방법이 수행될 수 있다. 예를 들어, 증착 방법은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 소스 콘택 구조(426)는 제2 콘택 부분(516-2)을 형성하는 동일한 증착 프로세스에 의해 형성될 수 있다. 제1 및 제2 콘택 부분(516-1 및 516-2)이 서로 콘택하는 콘택 구조(516)는 반도체 디바이스의 주변 회로를 연결하는 절연 구조(418) 및 베이스 구조(404)(예를 들어, 스페이서 구조(520))를 연장하여 형성될 수 있다. 제1 전도체 부분(516-1)의 하부 표면은 스페이서 구조(520)의 상부 표면 아래에 있을 수 있다. 제2 전도체 부분(516-2)의 상부 표면은 평평/레벨링된 표면일 수 있다.
본 개시내용의 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 절연체 층, 절연체 층 위의 전도성 층, 및 절연체 층과 콘택하고 전도성 층 내의 스페이서 구조를 포함한다. 반도체 디바이스는 또한 스페이서 구조에 있고 절연체 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함한다. 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함한다. 제2 콘택 부분의 상부 표면은 전도성 층의 상부 표면과 동일 평면에 있다.
일부 실시예에서, 전도성 층은 폴리실리콘을 포함한다.
일부 실시예에서, 제2 콘택 부분의 측방향 단면적은 제1 콘택 부분의 측방향 단면적보다 크거나 같다.
일부 실시예에서, 반도체 디바이스는 인터리브된 전도성 층 및 전도성 층 위의 그리고 콘택 구조와 떨어져 있는 유전체 층을 포함하는 메모리 스택을 더 포함한다. 일부 실시예에서, 반도체 디바이스는 또한 메모리 스택 내 및 전도성 층 내로의 채널 구조를 포함한다. 채널 구조는 반도체 채널을 포함한다. 반도체 채널의 하부 부분은 전도성 층과 콘택한다. 제2 콘택 구조는 절연 층에서 수직으로 연장되고 전도성 층과 콘택한다.
일부 실시예에서, 채널 구조는 반도체 채널과 콘택하고 반도체 채널을 둘러싸는 메모리 층을 더 포함한다. 일부 실시예에서, 반도체 채널이 전도성 층과 콘택하도록 메모리 층의 하부 부분은 분리되어 반도체 채널을 노출시킨다.
일부 실시예에서, 스페이서 구조는 유전체 재료를 포함한다.
일부 실시예에서, 제1 콘택 구조는 절연 층 및 전도성 층의 대향 측면 상의 콘택 패드와 주변 회로를 전기적으로 연결한다.
일부 실시예에서, 제1 콘택 구조는 제2 콘택 구조에 전기적으로 연결된다.
본 개시내용의 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 절연체 층, 절연체 층 위의 전도성 층, 및 절연체 층과 콘택하고 전도성 층 내의 스페이서 구조를 포함한다. 반도체 디바이스는 또한 스페이서 구조에 있고 절연체 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함한다. 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함한다. 콘택 구조는 또한 전도성 층의 상부 표면 아래에 있는 콘택 인터페이스에서 제1 콘택 부분의 하부 표면이 제2 콘택 부분의 상부 표면과 콘택하는 것을 포함한다.
일부 실시예에서, 콘택 구조는 전도성 층의 상부 표면과 동일 평면에 있다.
일부 실시예에서, 전도성 층은 폴리실리콘을 포함한다.
일부 실시예에서, 제2 콘택 부분의 측방향 단면적은 제1 콘택 부분의 측방향 단면적보다 크거나 같다.
일부 실시예에서, 반도체 디바이스는 인터리브된 전도성 층 및 전도성 층 위의 그리고 콘택 구조와 떨어져 있는 유전체 층을 포함하는 메모리 스택, 및 메모리 스택 내에서 전도성 층 내로의 채널 구조를 더 포함한다. 채널 구조는 반도체 채널을 포함한다. 반도체 채널의 하부 부분은 전도성 층과 콘택한다. 제2 콘택 구조는 절연 층에서 수직으로 연장되고 전도성 층과 콘택한다.
일부 실시예에서, 채널 구조는 반도체 채널과 콘택하고 반도체 채널을 둘러싸는 메모리 층을 더 포함한다. 일부 실시예에서, 반도체 채널이 전도성 층과 콘택하도록 메모리 층의 하부 부분은 분리되어 반도체 채널을 노출시킨다.
일부 실시예에서, 스페이서 구조는 유전체 재료를 포함한다.
일부 실시예에서, 제1 콘택 구조는 절연 층 및 전도성 층의 대향 측면 상의 콘택 패드와 주변 회로를 전기적으로 연결한다.
일부 실시예에서, 제1 콘택 구조는 제2 콘택 구조에 전기적으로 연결된다.
본 개시내용의 실시예는 반도체 디바이스를 형성하기 위한 방법을 제공한다. 방법은 베이스 구조의 제1 표면으로부터 베이스 구조로 스페이서 구조를 형성하는 단계, 스페이서 구조에 의해 둘러싸인 제1 콘택 부분을 형성하는 단계, 및 제1 콘택 부분과 콘택하는 제2 콘택 부분을 형성하는 단계를 포함한다. 제2 콘택은 베이스 구조의 제2 표면으로부터 베이스 구조 내로 연장된다.
일부 실시예에서, 스페이서 구조를 형성하는 단계는 제1 표면에서 베이스 구조 내로 연장되는 개구 구조를 형성하기 위해 제1 표면 상의 베이스 구조의 일부를 제거하는 단계를 포함한다. 일부 실시예에서, 스페이서 구조를 형성하는 단계는 개구 구조를 절연 재료로 채우는 단계를 포함한다.
일부 실시예에서, 개구 구조의 하부 표면은 베이스 구조의 제1 표면과 제2 표면 사이에 있다.
일부 실시예에서, 베이스 구조는 절연 층 및 절연 층 위의 전도성 층을 포함한다. 일부 실시예에서, 개구 구조를 형성하는 단계는 트렌치 구조에 의해 둘러싸인 전도성 층의 제1 부분 및 트렌치 구조 외부의 전도성 층의 제2 부분을 형성하기 위해 전도성 층에 트렌치 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 전도성 층의 제1 부분은 트렌치 구조에 의해 전도성 층의 제2 부분으로부터 격리되고, 트렌치 구조의 하부 표면은 절연 층과 콘택한다.
일부 실시예에서, 스페이서 구조에 의해 둘러싸인 제1 콘택 부분을 형성하는 단계는 전도성 층의 제1 부분과 콘택하고 절연 재료에 의해 둘러싸인 제1 콘택 부분을 형성하는 단계를 포함한다.
일부 실시예에서, 제2 콘택 부분을 형성하는 단계는 베이스 구조의 제2 표면으로부터 베이스 구조 내로 연장되고 제1 콘택 부분과 콘택하는 홀을 형성하는 단계를 포함한다. 홀은 스페이서 구조에 의해 전도성 층의 제2 부분으로부터 격리된다. 일부 실시예에서, 제2 콘택 부분을 형성하는 단계는 홀을 전도성 재료로 채우는 단계를 포함한다.
일부 실시예에서, 베이스 구조는 절연 층 및 절연 층 위의 전도성 층을 포함한다. 일부 실시예에서, 개구 구조를 형성하는 단계는 절연 층과 콘택하는 홀의 하부 표면인 전도성 층에 홀을 형성하는 단계를 포함한다.
일부 실시예에서, 스페이서 구조에 의해 둘러싸인 제1 콘택 부분을 형성하는 단계는 절연 재료 내에서 연장되는 제1 콘택 부분을 형성하는 단계를 포함한다. 제1 콘택 부분의 하부 표면은 스페이서 구조의 상부 표면 아래에 있다.
일부 실시예에서, 제1 콘택 부분의 하부 표면은 절연 층과 콘택한다.
일부 실시예에서, 제2 콘택 부분을 형성하는 단계는 베이스 구조의 제2 표면으로부터 베이스 구조 내로 연장되고 제1 콘택 부분과 콘택하는 다른 홀을 형성하는 단계를 포함한다. 홀은 절연 재료에 의해 전도성 층으로부터 격리된다. 일부 실시예에서, 제2 콘택 부분을 형성하는 단계는 홀을 전도성 재료로 채우는 단계를 포함한다.
일부 실시예에서, 베이스 구조는 절연 층, 절연 층 위의 에칭-정지 층, 및 에칭-정지 층 위의 전도성 층을 포함한다. 일부 실시예에서, 개구 구조를 형성하는 단계는 개구 구조의 하부 표면이 에칭-정지 층 상에서 정지할 때까지 전도성 층의 일부를 제거하는 단계를 포함한다.
일부 실시예에서, 방법은 콘택 구조로부터 떨어진 베이스 구조 상에 메모리 스택을 형성하는 단계를 더 포함한다. 메모리 스택이 형성되기 전에 절연 재료가 증착된다.
일부 실시예에서, 방법은 콘택 구조로부터 떨어진 베이스 구조 상에 메모리 스택을 형성하는 단계를 더 포함한다. 메모리 스택의 형성 전에 절연 재료가 증착된다.
일부 실시예에서, 방법은 메모리 스택에 반도체 채널을 포함하는 채널 구조를 형성하는 단계를 더 포함한다. 반도체 채널의 하부 부분은 전도성 층과 콘택한다. 일부 실시예에서, 베이스 구조의 제2 표면으로부터 베이스 구조 내로 연장되고 전도성 층과 콘택하는 콘택 구조를 형성하는 단계. 콘택 구조는 제2 콘택 부분을 형성하는 것과 동일한 프로세스에서 형성된다.
특정 실시예의 전술한 설명은 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이, 관련 기술의 지식을 적용함으로써, 다양한 애플리케이션에 대해 이러한 특정 실시예를 쉽게 수정 및/또는 채택할 수 있는 본 개시내용의 일반적인 특성을 드러낼 것이다. 그러므로, 이러한 적응 및 수정은 본원에 제시된 지침 및 안내에 기반하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있는 것으로 의도된다. 본원의 어구 또는 용어가 제한이 아닌 설명의 목적을 위한 것이므로, 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 통상의 기술자에 의해 해석되는 것이 이해되어야 한다.
본 개시내용의 실시예는 특정 기능의 구현 및 이의 관계를 예시하는 기능적 구축 블록의 도움으로 위에서 설명되었다. 이러한 기능적 구축 블록의 경계는 설명의 편의를 위해 본원에서 임의로 정의되었다. 대안적인 경계는 지정된 기능과 그 관계가 적절하게 수행되는 한 정의될 수 있다.
요약 및 요약 섹션은 본 발명자(들)에 의해 고려된 바와 같이 본 개시내용의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시내용 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지 않는다.
본 개시내용의 폭 및 범위는 위에서-설명된 예시적인 실시예 중 임의의 것에 의해 제한되어서는 안 되며, 다음의 청구범위 및 그 등가물들에 따라서만 정의되어야 한다.

Claims (32)

  1. 반도체 디바이스로서,
    절연 층;
    상기 절연 층 위의 전도성 층;
    상기 전도성 층 내에 있고 상기 절연 층과 콘택하는 스페이서 구조; 및
    상기 스페이서 구조에 있고 상기 절연 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함하고,
    상기 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함하고,
    상기 제2 콘택 부분의 상부 표면은 상기 전도성 층의 상부 표면과 동일 평면에 있는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 전도성 층은 폴리실리콘을 포함하는, 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 콘택 부분의 측방향 단면적은 상기 제1 콘택 부분의 측방향 단면적보다 크거나 같은, 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    인터리브된(interleaved) 전도성 층 및 상기 전도성 층 위에 있고 상기 콘택 구조와 떨어져 있는 유전체 층을 포함하는 메모리 스택;
    상기 메모리 스택 내에 있고 상기 전도성 층 내로의 채널 구조로서, 상기 채널 구조는 반도체 채널을 포함하고, 상기 반도체 채널의 하부 부분은 상기 전도성 층과 콘택하는, 상기 채널 구조; 및
    상기 절연 층에서 수직으로 연장되고 상기 전도성 층과 콘택하는 제2 콘택 구조를 더 포함하는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 채널 구조는 상기 반도체 채널과 콘택하고 상기 반도체 채널을 둘러싸는 메모리 층을 더 포함하고; 그리고
    상기 반도체 채널이 상기 전도성 층과 콘택하도록 상기 메모리 층의 하부 부분은 분리되어 상기 반도체 채널을 노출시키는, 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 스페이서 구조는 유전체 재료를 포함하는, 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 콘택 구조는 상기 절연 층 및 상기 전도성 층의 대향 측면 상의 콘택 패드와 주변 회로를 전기적으로 연결하는, 반도체 디바이스.
  8. 제4항 또는 제5항에 있어서,
    상기 제1 콘택 구조는 상기 제2 콘택 구조에 전기적으로 연결되는, 반도체 디바이스.
  9. 반도체 디바이스로서,
    절연 층;
    상기 절연 층 위의 전도성 층;
    상기 전도성 층 내에 있고 상기 절연 층과 콘택하는 스페이서 구조; 및
    상기 스페이서 구조 내에 있고 상기 절연 층을 통해 수직으로 연장되는 제1 콘택 구조를 포함하고,
    상기 제1 콘택 구조는 서로 콘택하는 제1 콘택 부분 및 제2 콘택 부분을 포함하고,
    상기 제1 콘택 부분의 하부 표면은 상기 전도성 층의 상부 표면 아래에 있는 콘택 인터페이스에서 상기 제2 콘택 부분의 상부 표면과 콘택하는, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 콘택 인터페이스는 상기 전도성 층의 하부 표면과 동일 평면에 있는, 반도체 디바이스.
  11. 제9항 또는 제10항에 있어서,
    상기 전도성 층은 폴리실리콘을 포함하는, 반도체 디바이스.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 콘택 부분의 측방향 단면적은 상기 제1 콘택 부분의 측방향 단면적보다 크거나 같은, 반도체 디바이스.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    인터리브된 전도성 층 및 상기 전도성 층 위에 있고 상기 콘택 구조와 떨어져 있는 유전체 층을 포함하는 메모리 스택;
    상기 메모리 스택 내에 있고 상기 전도성 층 내로의 채널 구조로서, 상기 채널 구조는 반도체 채널을 포함하고, 상기 반도체 채널의 하부 부분은 상기 전도성 층과 콘택하는, 상기 채널 구조; 및
    상기 절연 층에서 수직으로 연장되고 상기 전도성 층과 콘택하는 제2 콘택 구조를 더 포함하는, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 채널 구조는 상기 반도체 채널과 콘택하고 상기 반도체 채널을 둘러싸는 메모리 층을 더 포함하고; 그리고
    상기 반도체 채널이 상기 전도성 층과 콘택하도록 상기 메모리 층의 하부 부분은 분리되어 상기 반도체 채널을 노출시키는, 반도체 디바이스.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 스페이서 구조는 유전체 재료를 포함하는, 반도체 디바이스.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 콘택 구조는 상기 절연 층 및 상기 전도성 층의 대향 측면 상의 콘택 패드와 주변 회로를 전기적으로 연결하는, 반도체 디바이스.
  17. 제13항 또는 제14항에 있어서,
    상기 제1 콘택 구조는 상기 제2 콘택 구조에 전기적으로 연결되는, 반도체 디바이스.
  18. 반도체 디바이스를 형성하는 방법으로서,
    베이스 구조의 제1 표면으로부터 상기 베이스 구조 내로 스페이서 구조를 형성하는 단계;
    상기 스페이서 구조에 의해 둘러싸인 제1 콘택 부분을 형성하는 단계; 및
    상기 제1 콘택 부분과 콘택하는 제2 콘택 부분을 형성하는 단계로서, 상기 베이스 구조의 제2 표면으로부터 상기 베이스 구조 내로 연장되는, 상기 제2 콘택 부분을 형성하는 단계를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 스페이서 구조를 형성하는 단계는:
    상기 제1 표면에서 상기 베이스 구조 내로 연장되는 개구 구조를 형성하기 위해 상기 제1 표면 상의 상기 베이스 구조의 일부를 제거하는 단계; 및
    절연 재료로 상기 개구 구조를 채우는 단계를 포함하는, 방법.
  20. 제18항에 있어서,
    개구 구조의 하부 표면은 상기 베이스 구조의 상기 제1 표면과 상기 제2 표면 사이에 있는, 방법.
  21. 제19항 또는 제20항에 있어서,
    상기 베이스 구조는 절연 층 및 상기 절연 층 위의 전도성 층을 포함하고, 상기 개구 구조를 형성하는 단계는 트렌치 구조에 의해 둘러싸인 상기 전도성 층의 제1 부분 및 상기 트렌치 구조 외부의 상기 전도성 층의 제2 부분을 형성하기 위해 상기 전도성 층에 상기 트렌치 구조를 형성하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 전도성 층의 상기 제1 부분은 상기 트렌치 구조에 의해 상기 전도성 층의 상기 제2 부분으로부터 격리되고,
    상기 트렌치 구조의 하부 표면은 상기 절연 층과 콘택하는, 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 스페이서 구조에 의해 둘러싸인 상기 제1 콘택 부분을 형성하는 단계는:
    상기 전도성 층의 상기 제1 부분과 콘택하고 상기 절연 재료로 둘러싸인 상기 제1 콘택 부분을 형성하는 단계를 포함하는, 방법.
  24. 제18항 내지 제23항 중 어느 한 항에 있어서,
    상기 제2 콘택 부분을 형성하는 단계는:
    상기 베이스 구조의 상기 제2 표면으로부터 상기 베이스 구조 내로 연장되고 상기 제1 콘택 부분과 콘택하는 홀을 형성하는 단계로서, 상기 홀은 상기 스페이서 구조에 의해 전도성 층의 상기 제2 부분으로부터 격리되는, 상기 홀을 형성하는 단계; 및
    전도성 재료로 상기 홀을 채우는 단계를 포함하는, 방법.
  25. 제19항 또는 제20항에 있어서,
    상기 베이스 구조는 상기 절연 층 및 상기 절연 층 위의 전도성 층을 포함하고, 상기 개구 구조를 형성하는 단계는:
    상기 전도성 층에 홀을 형성하는 단계를 포함하고, 상기 홀의 하부 표면은 상기 절연 층과 콘택하는, 방법.
  26. 제25항에 있어서,
    상기 스페이서 구조에 의해 둘러싸인 상기 제1 콘택 부분을 형성하는 단계는:
    상기 절연 재료 내에서 연장되는 제1 콘택 부분을 형성하는 단계를 포함하고, 상기 제1 콘택 부분의 하부 표면은 상기 스페이서 구조의 상부 표면 아래에 있는, 방법.
  27. 제26항에 있어서,
    상기 제1 콘택 부분의 상기 하부 표면은 상기 절연 층과 콘택하는, 방법.
  28. 제18항, 제19항, 및 제25항 내지 제27항 중 어느 한 항에 있어서,
    상기 제2 콘택 부분을 형성하는 단계는:
    상기 베이스 구조의 상기 제2 표면으로부터 상기 베이스 구조 내로 연장되고 상기 제1 콘택 부분과 콘택하는 다른 홀을 형성하는 단계로서, 상기 홀은 절연 재료에 의해 전도성 층으로부터 격리되는, 상기 다른 홀을 형성하는 단계; 및
    상기 전도성 재료로 상기 홀을 채우는 단계를 포함하는, 방법.
  29. 제19항 또는 제20항에 있어서,
    상기 베이스 구조는 절연 층, 상기 절연 층 위의 에칭-정지 층, 및 상기 에칭-정지 층 위의 전도성 층을 포함하고;
    상기 개구 구조를 형성하는 단계는 상기 개구 구조의 하부 표면이 상기 에칭-정지 층 상에서 정지할 때까지 상기 전도성 층의 일부를 제거하는 단계를 포함하는, 방법.
  30. 제18항 내지 제29항 중 어느 한 항에 있어서,
    상기 콘택 구조로부터 떨어져 있는 상기 베이스 구조 상에 메모리 스택을 형성하는 단계를 더 포함하고, 상기 절연 재료는 상기 메모리 스택의 형성 전에 증착되는, 방법.
  31. 제18항 내지 제29항 중 어느 한 항에 있어서,
    상기 콘택 구조로부터 떨어져 있는 상기 베이스 구조 상에 메모리 스택을 형성하는 단계를 더 포함하고, 상기 절연 재료는 상기 메모리 스택의 형성 후에 증착되는, 방법.
  32. 제30항 또는 제31항에 있어서,
    상기 메모리 스택에 반도체 채널을 포함하는 채널 구조를 형성하는 단계로서, 상기 반도체 채널의 하부 부분은 상기 전도성 층과 콘택하는, 상기 채널 구조를 형성하는 단계; 및
    상기 베이스 구조의 상기 제2 표면으로부터 상기 베이스 구조 내로 연장되고 상기 전도성 층과 콘택하는 콘택 구조를 형성하는 단계로서, 상기 콘택 구조는 상기 제2 콘택 부분을 형성하는 것과 동일한 프로세스로 형성되는, 상기 콘택 구조를 형성하는 단계를 더 포함하는, 방법.
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