KR20170011394A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들; 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들; 상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및 상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 메모리 셀들을 적층하기 위해, 도전막들과 절연막들이 교대로 적층된 구조를 가진다. 또한, 공정 상의 효율을 위해, 희생막들과 절연막들을 교대로 적층한 후, 적층된 희생막들을 도전막으로 대체한다. 그러나, 희생막들을 도전막으로 대체하는 공정의 난이도가 높고, 도전막 내부에 잔류하는 반응 가스에 의해 주변 막들이 손상될 수 있다. 또한, 이로 인하여 수율이 낮아지고, 메모리 장치의 특성이 저하될 수 있다.
본 발명의 실시예는 제조 공정이 용이하고 안정적인 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들; 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들; 상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및 상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들; 상기 도전막들 및 상기 절연막들을 관통하는 필라들; 및 상기 필라들의 측벽과 상기 도전막들의 계면 일부 및 상기 절연막들과 상기 도전막들의 계면 일부에 개재된 증착 방지 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막들 및 절연막들을 교대로 형성하는 단계; 상기 희생막들 및 상기 절연막들을 관통하는 필라들을 형성하는 단계; 상기 희생막들 및 상기 절연막들을 관통하고 제1 방향으로 확장된 슬릿을 형성하는 단계; 상기 슬릿을 통해 노출된 상기 희생막들을 제거하여, 개구부들을 형성하는 단계; 상기 개구부들을 통해 노출된 상기 필라들의 측벽 및 상기 절연막들을 적어도 일부 감싸는 증착 방지막을 형성하는 단계; 및 상기 개구부들 내에 도전막들을 형성하는 단계를 포함한다.
필라의 측벽을 적어도 일부 감싸는 구조를 갖는 증착 방지 패턴을 이용하여 게이트 전극을 형성한다. 따라서, 내부에 보이드를 포함하지 않는 치밀한 구조의 게이트 전극을 형성할 수 있다. 또한, 이를 통해, 제조 공정의 난이도를 낮추고 반도체 장치의 구조를 안정화시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 1c는 도 1b의 Ⅲ-Ⅲ' 평면도이고, 도 1d는 도 1b의 Ⅳ-Ⅳ' 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 2b는 도 2a의 Ⅲ-Ⅲ' 평면도이고, 도 2c는 도 2a의 Ⅳ-Ⅳ' 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 3c는 도 3b의 Ⅲ-Ⅲ' 평면도이고, 도 3d는 도 3b의 Ⅳ-Ⅳ' 평면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 4b는 도 4a의 Ⅲ-Ⅲ' 평면도이고, 도 4c는 도 4a의 Ⅳ-Ⅳ' 평면도이다.
도 5a 내지 도 10a 및 도 5b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 11a, 도 11b, 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 13 및 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도로서, 본 실시예에서는 하나의 적층물(ST)이 두 개의 필라 로우를 포함하는 구조에 대해 설명하도록 한다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함하는 적층물(ST), 적층물(ST)을 관통하는 필라들(15) 및 도전막들(11)과 접하는 증착 방지 패턴들(13)을 포함한다.
필라들(15)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열되며, 제1 방향(I-I')으로 중심이 일치되어 배열된 필라들(15)이 하나의 필라 로우를 구성할 수 있다.
필라들(15)은 이웃한 필라들(15)의 중심이 어긋나도록 스태거드 형태로 배열될 수 있다. 예를 들어, 제1 방향(I-I')으로 이웃한 필라들(15)은 중심이 일치되고(A라인 참조), 제2 방향(Ⅱ-Ⅱ')으로 이웃한 필라들(15)은 중심이 소정 간격(△D) 어긋날 수 있다. 이와 같이, 필라들(15)을 스태거드 형태로 배열할 경우, 필라들의 밀집도를 증가시킬 수 있다.
여기서, 필라들(15)은 반도체 물질을 포함할 수 있으며, 예를 들어. 실리콘(Si), 저마늄(Ge) 등을 포함할 수 있다. 필라들(15)은 메모리 셀, 선택 트랜지스터 등의 채널막일 수 있다. 본 도면에는 도시되지 않았으나, 필라들(15)은 오픈된 중심 영역을 포함하고, 오픈된 중심 영역 내에는 갭필 절연막이 채워질 수 있다.
또한, 필라들(15)이 메모리 셀의 채널막인 경우, 필라들(15)과 도전막들(11)의 사이에 메모리막이 개재될 수 있다. 예를 들어, 메모리막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함하며, 데이터 저장막은 실리콘, 질화물, 나노 닷, 상변화 물질 등을 포함할 수 있다. 필라들(15)이 선택 트랜지스터의 채널막인 경우, 필라들(15)과 도전막들(11)의 사이에 게이트 절연막이 개재될 수 있다. 예를 들어, 게이트 절연막은 산화물, 질화물 등을 포함할 수 있다. 참고로, 메모리막과 게이트 절연막이 동일한 물질로 형성되는 것도 가능하다.
도전막들(11)은 금속물을 포함할 수 있으며, 예를 들어, 텅스텐(W), 텅스텐 질화물(WNx) 등을 포함할 수 있다. 도전막들(11)은 메모리셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 절연막들(12)은 산화물, 질화물 등을 포함할 수 있다. 절연막들(12)을 통해 적층된 게이트 전극들을 상호 절연시킬 수 있다.
증착 방지 패턴들(13)은 희생막들(미도시됨)을 도전막들(11)로 대체하는 과정에서, 도전 물질이 형성되는 위치를 제어하기 위한 것이다. 증착 방지 패턴들(13)은 비도전성 물질을 포함할 수 있으며, 질소 원자(N), 산소 원자(O) 등을 포함할 수 있다. 예를 들어, 증착 방지 패턴들(13)은 질화막 또는 산화막일 수 있다.
또한, 증착 방지 패턴들(13)은 필라들(15)의 측벽을 적어도 일부 감싸고, 도전막들(11)과 절연막들(12)의 계면에 개재될 수 있다. 예를 들어, 증착 방지 패턴들(13)은 필라들(15)의 측벽 및 도전막들(11)의 표면을 감싸도록 "C" 형태의 단면을 가질 수 있다.
반도체 장치는 복수의 적층물들(ST)을 포함할 수 있으며, 적층물들(ST) 사이에는 제1 방향(I-I')으로 평행하게 확장된 슬릿들(SL)이 위치될 수 있다. 본 도면에는 도시되지 않았으나, 슬릿들(SL) 내에는 슬릿 절연막들이 채워질 수 있고, 슬릿 절연막은 슬릿(SL)을 완전히 채우거나 내부에 에어 갭을 포함할 수 있다.
반도체 장치는 도전막들(11)과 절연막들(12)의 사이 및 도전막들(11)과 필라들(15)의 사이에 개재된 베리어 패턴들(14)을 더 포함할 수 있다. 예를 들어, 베리어 패턴들(14)은 증착 방지 패턴들(13)과 절연막들(12)사이에 개재될 수 있다. 또한, 베리어 패턴(14)은 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 등을 포함할 수 있다.
도 1b 내지 도 1d는 도 1a의 상세 구조를 설명하기 위한 것으로, 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 1c는 도 1b의 Ⅲ-Ⅲ' 평면도이고, 도 1d는 도 1b의 Ⅳ-Ⅳ' 평면도이다.
도 1b를 참조하면, 반도체 장치는 제1 방향(I-I')으로 확장된 제1 및 제2 슬릿 절연막들(SLI1, SLI2)을 포함하고, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)의 사이에 적층물(ST)이 위치된다. 따라서, 적층물(ST)의 일 측벽(B)은 제1 슬릿 절연막(SLI1)과 접하고, 적층물(ST)의 타 측벽(C)은 제2 슬릿 절연막(SLI2)과 접한다.
도 1c를 참조하면, 적층물(ST)은 제1 슬릿 절연막(SLI1)과 접하는 제1 영역(R1), 제2 슬릿 절연막(SLI2)과 접하는 제2 영역(R2) 및 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)을 포함할 수 있다. 제1 내지 제3 영역들(R1~R3)은 동일한 폭을 갖거나 상이한 폭을 가질 수 있다.
제1 필라들(P1)은 적층물(ST)의 제1 영역(R1)을 관통하고, 제1 방향(I-I')으로 배열된다. 제2 필라들(P2)은 적층물(ST)의 제2 영역(R2)을 관통하고, 제1 방향(I-I')으로 배열된다. 제1 필라들(P1)은 제2 필라들(P2)과 제2 방향(Ⅱ-Ⅱ')으로 이웃하도록 배열되며, 제2 필라들(P2)과 중심이 어긋나도록 배열된다. 또한, 제1 필라들(P1)은 제1 영역(R1)과 제3 영역(R3)의 경계에 위치될 수 있고, 제2 필라들(P2)은 제2 영역(R2)과 제3 영역(R3)의 경계에 위치될 수 있다.
제1 증착 방지 패턴들(13A)은 제1 영역(R1)에 위치된 도전막들(11)과 절연막들(12)의 계면에 개재된다. 제2 증착 방지 패턴들(13B)은 제2 영역(R2)에 위치된 도전막들(11)과 절연막들(12)의 계면에 개재된다.
도 1d를 참조하면, 제1 증착 방지 패턴들(13A)은 제1 필라들(P1)의 측벽을 일부 감싼다. 여기서, 제1 증착 방지 패턴들(13A)은 제1 필라들(P1)의 측벽 중 제1 슬릿 절연막(SLI1)과 마주한 영역에 한해 형성될 수 있다. 즉, 제1 필라들(P1)의 측벽 중 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제2 필라들(P2)과 마주한 영역에는 제1 증착 방지 패턴들(13A)이 형성되지 않는다.
제2 증착 방지 패턴들(13B)은 제2 필라들(P2)의 측벽을 일부 감싼다. 여기서, 제2 증착 방지 패턴들(13B)은 제2 필라들(P2)의 측벽 중 제2 슬릿 절연막(SLI2)과 마주한 영역에 한해 형성될 수 있다. 즉, 제2 필라들(P2)의 측벽 중 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 필라들(P1)과 마주한 영역에는 제2 증착 방지 패턴들(13B)이 형성되지 않는다.
도 1b 내지 도 1d를 참조하면, 베리어 패턴들(14)은 제1 및 제2 필라들(P1, P2)과 도전막들(11)의 사이 및 도전막들(11)과 절연막들(12)의 사이에 개재된다. 또한, 제1 및 제2 증착 방지 패턴들(13A, 13B)은 도전막들(11)과 베리어 패턴들(14)의 계면 일부에 개재된다. 예를 들어, 제1 및 제2 영역들(R1, R2)에서는 도전막들(11)과 베리어 패턴들(14)의 사이에 제1 및 제2 증착 방지 패턴들(13A, 13B)이 개재되고, 제3 영역(R3)에서는 도전막들(11)과 베리어 패턴들(14)의 사이에 제1 및 제2 증착 방지 패턴들(13A, 13B)이 개재되지 않는다. 즉, 제3 영역(R3)에서는 도전막들(11)과 베리어 패턴들(14)이 직접 접한다.
전술한 바와 같은 구조에 따르면, 제1 및 제2 증착 방지 패턴들(13A, 13B)이 제1 및 제2 필라들(P1, P2)의 측벽을 일부 감싸고, 도전막들(11)은 보이드를 포함하지 않는 치밀한 구조를 갖는다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 2b는 도 2a의 Ⅲ-Ⅲ' 평면도이고, 도 2c는 도 2a의 Ⅳ-Ⅳ' 평면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 제1 필라들(P1)은 적층물(ST)의 제1 영역(R1) 내에 위치되고, 제2 필라들(P2)은 적층물(ST)의 제2 영역(R2) 내에 위치된다. 따라서, 제1 증착 방지 패턴들(13A)은 제1 필라들(P1)의 측벽을 전면 감싸고, 제2 증착 방지 패턴들(13B)은 제2 필라들(P2)의 측벽을 전면 감싼다. 또한, 제1 및 제2 증착 방지 패턴들(13A, 13B)은 도전막들(11)과 베리어 패턴들(14)의 계면에 개재된다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도로서, 본 실시예에서는 하나의 적층물(ST)이 네 개의 필라 로우를 포함하는 구조에 대해 설명하도록 한다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함하는 적층물(ST), 적층물(ST)을 관통하는 필라들(25) 및 도전막들(21)과 접하는 증착 방지 패턴들(23)을 포함한다.
필라들(25)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열되며, 제1 방향(I-I')으로 이웃한 필라들(25)은 중심이 일치되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 필라들(25)은 중심이 소정 간격 어긋날 수 있다. 또한, 제1 방향(I-I')으로 중심이 일치되어 배열된 필라들(25)이 하나의 필라 로우를 구성할 수 있다.
베리어 패턴들(24)은 필라들(25)과 도전막들(21)의 사이 및 도전막들(21)과 절연막들(22)의 사이에 개재된다. 또한, 증착 방지 패턴들(23)은 필라들(25)의 측벽을 적어도 일부 감싸고 도전막들(21)과 베리어 패턴들(24)의 계면 일부에 개재된다. 예를 들어, 베리어 패턴들(24)은 증착 방지 패턴들(23)과 절연막들(22)의 사이에 개재된다.
도 3b 내지 도 3d는 도 3a의 상세 구조를 설명하기 위한 것으로, 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 3c는 도 3b의 Ⅲ-Ⅲ' 평면도이고, 도 3d는 도 3b의 Ⅳ-Ⅳ' 평면도이다.
도 3b를 참조하면, 반도체 장치는 제1 방향(I-I')으로 확장된 제1 및 제2 슬릿 절연막들(SLI1, SLI2)을 포함하고, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)의 사이에 적층물(ST)이 위치된다. 따라서, 적층물(ST)의 일 측벽은 제1 슬릿 절연막(SLI1)과 접하고, 적층물(ST)의 타 측벽은 제2 슬릿 절연막(SLI2)과 접한다.
도 3c를 참조하면, 적층물(ST)의 일 측벽으로부터 타 측벽으로 제1 내지 제4 필라들(P1~P4)이 배열된다. 여기서, 제1 방향(I-I')으로 배열된 제1 필라들(P1)은 제1 필라 로우를 구성하고, 제1 방향(I-I')으로 배열된 제2 필라들(P2)은 제2 필라 로우를 구성하고, 제1 방향(I-I')으로 배열된 제3 필라들(P3)은 제3 필라 로우를 구성하고, 제1 방향(I-I')으로 배열된 제4 필라들(P4)은 제4 필라 로우를 구성한다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 필라들(P1)과 제2 필라들(P2)은 중심이 어긋나도록 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제3 필라들(P3)과 제4 필라들(P4)은 중심이 어긋나도록 배열된다. 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제2 필라들(P2)과 제3 필라들(P3)은 중심이 일치되거나 어긋날 수 있다.
적층물(ST)은 제1 슬릿 절연막(SLI1)과 접하는 제1 영역(R1), 제2 슬릿 절연막(SLI2)과 접하는 제2 영역(R2) 및 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)을 포함할 수 있다. 여기서, 제1 필라들(P1)은 적층물(ST)의 제1 영역(R1)을 관통하고, 제4 필라들(P4)은 적층물(ST)의 제2 영역(R2)을 관통하고, 제2 및 제3 필라들은 적층물(ST)의 제3 영역(R3)을 관통한다. 또한, 제1 필라들(P1)은 제1 영역(R1)과 제3 영역(R3)의 경계에 위치될 수 있고, 제4 필라들(P4)은 제2 영역(R2)과 제3 영역(R3)의 경계에 위치되고, 제2 및 제3 필라들(P2, P3)은 제3 영역(R3) 내에 위치될 수 있다.
제1 증착 방지 패턴들(23A)은 제1 영역(R1)에 위치된 도전막들(21)과 절연막들(22)의 계면에 개재된다. 제2 증착 방지 패턴들(23B)은 제2 영역(R2)에 위치된 도전막들(21)과 절연막들(22)의 계면에 개재된다.
도 3d를 참조하면, 제1 증착 방지 패턴들(23A)은 제1 필라들(P1)의 측벽을 일부 감싼다. 여기서, 제1 증착 방지 패턴들(23A)은 제1 필라들(P1)의 측벽 중 제1 슬릿 절연막(SLI1)과 마주한 영역에 한해 형성될 수 있다. 즉, 제1 필라들(P1)의 측벽 중 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제2 필라들(P2)과 마주한 영역에는 제1 증착 방지 패턴들(23A)이 형성되지 않는다.
제2 증착 방지 패턴들(23B)은 제4 필라들(P4)의 측벽을 일부 감싼다. 여기서, 제2 증착 방지 패턴들(23B)은 제4 필라들(P4)의 측벽 중 제2 슬릿 절연막(SLI2)과 마주한 영역에 한해 형성될 수 있다. 즉, 제4 필라들(P4)의 측벽 중 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제3 필라들(P3)과 마주한 영역에는 제2 증착 방지 패턴들(23B)이 형성되지 않는다.
또한, 제2 및 제3 필라들(P2, P3)의 측벽에는 제1 및 제2 증착 방지 패턴들(23A, 23B)이 형성되지 않는다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 4b는 도 4a의 Ⅲ-Ⅲ' 평면도이고, 도 4c는 도 4a의 Ⅳ-Ⅳ' 평면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 내지 도 4c를 참조하면, 제1 필라들(P1)은 적층물(ST)의 제1 영역(R1) 내에 위치되고, 제4 필라들(P4)은 적층물(ST)의 제2 영역(R2) 내에 위치되고, 제2 및 제3 필라들(P2, P3)은 적층물(ST)의 제3 영역(R3) 내에 위치된다. 따라서, 제1 증착 방지 패턴들(23A)은 제1 필라들(P1)의 측벽을 전면 감싸고, 제2 증착 방지 패턴들(23B)은 제4 필라들(P4)의 측벽을 전면 감싼다. 또한, 제1 및 제2 증착 방지 패턴들(23A, 23B)은 도전막들(21)과 베리어 패턴들(24)의 계면에 개재된다.
도 5a 내지 도 10a 및 도 5b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 각 번호의 a도는 단면도이고, 각 번호의 b도는 평면도이다.
도 5a 및 도 5b를 참조하면, 희생막들(31) 및 절연막들(32)을 교대로 형성한다. 여기서, 희생막들(31)은 절연막들(32)에 대해 식각 선택비가 높은 물질일 수 있다. 예를 들어, 희생막들(31)은 질화물 등을 포함하고, 절연막들(32)은 산화물 등을 포함할 수 있다.
이어서, 희생막들(31) 및 절연막들(32)을 관통하는 필라들(33)을 형성한다. 예를 들어, 희생막들(31) 및 절연막들(32)을 관통하는 홀들을 형성한 후, 홀들 내에 필라들(33)을 형성한다. 여기서, 필라들(33)은 반도체 패턴들일 수 있으며, 반도체 패턴들을 형성하기 전에, 홀들의 내벽을 따라 메모리막(미도시됨)을 형성할 수 있다. 메모리막은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있으며, 데이터 저장막은 실리콘, 질화물, 나노 닷, 상변화 물질 등을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 희생막들(31) 및 절연막들(32)을 관통하는 슬릿들(SL)을 형성한다. 여기서, 슬릿들(SL)은 필라들(33)의 사이에 위치되며, 일 방향으로 확장된 라인 형태를 가질 수 있다.
이어서, 슬릿들(SL)을 통해 노출된 희생막들(31)을 제거하여 개구부들(OP)을 형성한다. 개구부들(OP)을 통해 필라들(33) 또는 메모리막이 간헐적으로 노출될 수 있다. 예를 들어, 희생막들(31)이 질화물을 포함하는 경우, 인산 딥 아웃 공정을 이용하여 희생막들(31)을 선택적으로 제거한다.
이어서, 개구부들(OP)을 통해 노출된 절연막들(32)의 표면을 따라 베리어막(34)을 형성한다. 베리어막(34)은 개구부들(OP)을 통해 노출된 필라들(33)의 측벽 또는 메모리막의 표면에도 형성될 수 있다. 베리어막(34)은 개구부(OP)를 완전히 채우지 않는 두께로 형성되며, 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 등을 포함한다. 참고로, 베리어막(34)을 형성하기 전에, 개구부들(OP)의 내면을 따라 메모리막을 형성할 수 있다. 메모리막은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있으며, 데이터 저장막은 실리콘, 질화물, 나노 닷, 상변화 물질 등을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 개구부들(OP)을 통해 노출된 베리어막(34)의 표면에 증착 방지막(35)을 형성한다. 여기서, 증착 방지막(35)은 스텝 커버리지가 나쁜 방식을 이용하여, 개구부들(OP)을 통해 노출된 베리어막들(34)의 표면 일부에 형성될 수 있다. 예를 들어, 베리어막(34)의 표면 중 슬릿(SL)과 인접한 영역에 한해 증착 방지막(35)이 형성될 수 있다.
본 실시예의 경우, 필라들(33)이 스태거드 형태로 배열되므로, 필라들(33)이 적층물의 양 측에 위치된 슬릿(SL) 중 일 측의 슬릿(SL)과 더 가깝게 위치된다. 따라서, 하나의 적층물이 세 개 이상의 필라 로우들을 포함하는 경우, 슬릿(SL)과 상대적으로 인접한 외곽 필라들(33)의 측벽에 한해 증착 방지막(35)이 형성되고, 슬릿(SL)과 상대적으로 이격된 중심 필라들(33)의 측벽에는 증착 방지막(35)이 형성되지 않을 수 있다.
예를 들어, 증착 방지막(35) 형성 공정의 가스 유량, 온도, 압력, 시간 등을 조절하여, 증착 방지막(35)이 형성되는 영역을 조절할 수 있다. 따라서, 필라들(33) 중 슬릿(SL)과 이웃한 필라들(33)의 측벽에 한해 증착 방지막(35)이 형성될 수 있다. 또는, 슬릿(SL)과 이웃한 필라들(33)의 측벽의 전면을 감싸도록 증착 방지막(35)을 형성하거나, 측벽 중 슬릿(SL)과 마주하는 영역에 한해 증착 방지막(35)을 형성할 수 있다.
증착 방지막(35)은 N2 플라즈마 처리 공정, O2 플라즈마 처리 공정 등을 이용하여 형성될 수 있으며, 질화물, 산화물 등을 포함할 수 있다. 예를 들어, N2 플라즈마 처리 공정을 이용하는 경우 베리어막(34) 상에 질화막이 형성되고, O2 플라즈마 처리 공정을 이용하는 경우 베리어막(34) 상에 산화막이 형성된다. 증착 방지막(35) 형성 공정은 상온 내지 500℃의 온도에서 수행될 수 있다. 또한, 증착 방지막(35)은 개구부들(OP)을 완전히 채우지 않는 두께, 예를 들어, 1 내지 100Å의 두께로 형성된다.
도 8a 및 도 8b를 참조하면, 증착 방지막(35)에 의해 노출된 베리어막(34) 상에 도전막들(36A)을 증착한다. 이때, 베리어막(34)의 표면에는 핵 생성용 사이트가 존재하는 반면, 증착 방지막(35)의 표면에는 핵 생성용 사이트가 존재하지 않는다. 따라서, 증착 방지막(35)의 표면이 베리어막(34)의 표면에 비해 상대적으로 접착력이 작으며, 그에 따라, 증착 방지막(35) 상에는 도전막들(36A)이 증착되지 않고 베리어막(34) 상에 선택적으로 도전막들(36A)이 증착될 수 있다. 따라서, 제2 방향(Ⅱ-Ⅱ')으로 마주하는 필라들(33)의 사이에 도전막들(36A)이 증착되고, 제2 방향(Ⅱ-Ⅱ')으로 마주하는 필라들(33)과 슬릿들(SL)의 사이에는 도전막들(36A)이 증착되지 않는다. 이를 통해, 개구부들(OP)의 내부, 즉, 필라들(33)의 사이 공간에 우선적으로 도전막들(36A)을 채울 수 있다. 여기서, 도전막들(36A)은 금속물을 포함할 수 있으며, 예를 들어, 텅스텐(W), 텅스텐 질화물(WNx) 등을 포함한다.
도 9a 및 도 9b를 참조하면, 개구부들(OP)이 채워지도록 도전막들(36B)을 증착한다. 이때, 먼저 형성된 도전막들(36A)의 표면으로부터 금속 물질이 증착되므로, 증착 방지막들(35)이 형성된 영역에도 도전막들(36B)이 형성될 수 있다. 또한, 증착 공정을 이용하므로, 도전막들(36B)이 슬릿(SL)의 내면에 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 슬릿(SL) 내에 형성된 베리어막(34), 증착 방지막(35) 및 도전막들(36B)을 제거한다. 이를 통해, 상호 분리된 베리어 패턴들 (34A), 증착 방지 패턴들(35A) 및 도전 패턴들(36C)이 형성된다. 여기서, 베리어 패턴들(34A)은 필라들(33)의 측벽 및 절연막들(32)을 감싸는 형태를 갖는다. 증착 방지 패턴들(35A)은 필라들의 측벽을 적어도 일부 감싸고 도전 패턴들(36C)과 절연막들(32)의 사이에 개재된 형태를 갖는다. 또한, 도전 패턴들(36C)은 필라들(33)을 각각 감싸는 형태를 가지며, 일부 영역은 베리어 패턴들(34A)과 접하고 일부 영역은 증착 방지 패턴들(35A)과 접한다.
이어서, 슬릿들(SL) 내에 슬릿 절연막(37)을 형성한다. 슬릿 절연막(37)은 산화물을 포함할 수 있으며, 내부에 에어 갭을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 개구부들(OP)의 내부로부터 도전물을 증착시키므로, 보이드 없이 치밀한 구조를 갖는 도전 패턴들(36C)을 형성할 수 있다. 따라서, 도전 패턴들(36C)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극인 경우, 소자가 균일한 특성을 갖게 된다.
도 11a, 도 11b, 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 각 번호의 a도는 단면도이고 각 번호의 b도는 평면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11a 및 도 11b를 참조하면, 베리어막들(34) 상에 시드막들(38)을 형성한다. 여기서, 시드막(38)은 후속 도전막의 형성 시에 핵 생성용 사이트를 제공하기 위한 것으로, 시드막(38)으로부터 도전막을 선택적으로 성장시킬 수 있다. 단, 시드막(38) 중 증착 방지막(35)에 의해 커버된 부분은 소스 가스와 접하지 않으므로, 도전막이 성장하지 않는다. 따라서, 도전막이 성장되는 위치를 조절할 수 있다.
시드막(38)은 후속 공정에서 형성하고자 하는 도전막과 동일한 물질을 포함할 수 있다. 예를 들어, 시드막(38)은 텅스텐(W), 텅스텐 질화물(WNx) 등을 포함할 수 있다. 참고로, 베리어막들(34)은 생략하고 시드막들(38)만 형성하는 것도 가능하다.
이어서, 시드막(38) 상에 증착 방지막(35)을 형성한다. 예를 들어, N2 플라즈마 처리 공정을 이용하여 증착 방지막(35)을 형성하는 경우, 시드막(38) 상에 텅스텐 질화막(WNx)을 포함하는 증착 방지막(35)이 형성된다. 또한, O2 플라즈마 처리 공정을 이용하여 증착 방지막(35)을 형성하는 경우, 시드막(38) 상에 텅스텐 산화막(WOx)을 포함하는 증착 방지막(35)이 형성된다.
이어서, 증착 방지막(35)에 의해 노출된 시드막(38)으로부터 도전막(36A)을 성장시킨다. 이때 핵 생성용 사이트가 존재하는 시드막(38)으로부터 도전막(36A)이 성장하므로, 증착 방지막(35) 상에는 도전막(36A)이 성장하지 않는다.
도 12a 및 도 12b를 참조하면, 도전막들(36A)을 성장시켜 도전 패턴들(36C)을 형성한다. 이와 같이, 시드막(38)을 이용하여 도전 패턴들(36C)을 형성하는 경우, 개구부들(OP) 내에 선택적으로 도전막을 성장시키므로, 적층된 도전 패턴들(36C)이 브릿지되는 것을 방지할 수 있다.
이어서, 슬릿들(SL) 내에 형성된 시드막들(38), 증착 방지막들(35) 및 베리어막들(34)을 제거하여, 시드 패턴들(38A), 증착 방지 패턴들(35A) 및 베리어 패턴들(34A)을 형성한다. 참고로, 슬릿들(SL) 내에도 도전막들이 형성된 경우, 시드막들(38), 증착 방지막들(35) 및 베리어막들(34)의 제거 시에 함께 제거한다.
전술한 바와 같은 공정에 따르면, 증착 방지막(35)을 형성하기 전에 시드막(38)을 형성함으로써, 개구부들(OP)의 내부에 도전막들(36A)을 보다 용이하게 형성할 수 있다. 또한, 개구부들(OP) 내에 한해 도전 패턴들(36C)을 성장시키므로, 도전 패턴(36C) 분리 공정을 생략할 수 있다.
참고로, 본 실시예에서는 도 1a 내지 도 1d를 참조하여 설명한 반도체 장치를 제조하는 방법에 대해 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 실시예에서 설명한 필라들(33)의 개수, 배열 형태, 증착 방지막(35)이 형성되는 영역 등은 변경 가능하며, 그에 따라, 도 2a 내지 도 4c를 참조하여 설명한 반도체 장치를 제조할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 12b를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들; 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들; 상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및 상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 12b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들; 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들; 상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및 상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 15은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 12b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들; 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들; 상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및 상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 14를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 12b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들; 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들; 상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및 상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 증착 방지 패턴 14: 베리어 패턴
15: 필라

Claims (20)

  1. 제1 방향으로 확장된 제1 및 제2 슬릿 절연막들;
    상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제1 슬릿 절연막들과 접하는 제1 영역, 상기 제2 슬릿 절연막들과 접하는 제2 영역 및 제1 영역과 제2 영역 사이의 제3 영역이 정의되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물의 상기 제1 영역을 관통하고, 상기 제1 방향으로 배열된 제1 필라들;
    상기 적층물의 상기 제2 영역을 관통하고, 상기 제1 방향으로 배열된 제2 필라들; 및
    상기 제1 필라들의 측벽을 적어도 일부 감싸고, 상기 제1 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제1 증착 방지 패턴들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 필라들은,
    상기 제1 방향과 교차된 제2 방향으로 이웃한 상기 제1 필라들과 중심이 어긋나도록 배열된
    반도체 장치.
  3. 제2항에 있어서,
    상기 제2 필라들의 측벽을 적어도 일부 감싸고, 상기 제2 영역에 위치된 상기 도전막들과 상기 절연막들의 계면에 개재된 제2 증착 방지 패턴들
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 적층물의 상기 제3 영역을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 이웃한 제1 필라들과 중심이 어긋나도록 배열된 제3 필라들; 및
    상기 적층물의 상기 제3 영역을 관통하고, 상기 제2 방향으로 이웃한 제2 필라들과 중심이 어긋나도록 배열된 제4 필라들
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 필라들은 상기 제1 영역 내에 위치하고, 상기 제1 증착 방지 패턴들은 상기 제1 필라들의 측벽을 전면 감싸는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 필라들은 상기 제1 영역과 상기 제3 영역의 경계에 위치하고, 상기 제1 증착 방지 패턴들은 상기 제1 필라들의 측벽 일부를 감싸는
    반도체 장치.
  7. 제6항에 있어서,
    상기 제1 증착 방지 패턴들은,
    상기 제1 필라들의 측벽 중 상기 제1 슬릿 절연막과 마주한 영역에 한해 형성된
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 증착 방지 패턴들은 질소 원자(N) 또는 산소 원자(O)를 포함하는
    반도체 장치.
  9. 교대로 적층된 도전막들 및 절연막들;
    상기 도전막들 및 상기 절연막들을 관통하는 필라들; 및
    상기 필라들의 측벽과 상기 도전막들의 계면 일부 및 상기 절연막들과 상기 도전막들의 계면 일부에 개재된 증착 방지 패턴들
    을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 필라들은,
    제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열되고, 상기 제1 방향으로 이웃한 필라들은 중심이 일치되고 상기 제2 방향으로 이웃한 필라들은 중심이 어긋나는
    반도체 장치.
  11. 제10항에 있어서,
    상기 증착 방지 패턴들은,
    상기 제2 방향으로 마주한 상기 필라들의 측벽을 제외한 나머지 측벽에 한해 형성된
    반도체 장치.
  12. 제9항에 있어서,
    상기 도전막들 및 상기 절연막들을 관통하고 제1 방향으로 확장된 슬릿들
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 증착 방지 패턴들은,
    상기 필라들 중 상기 슬릿들과 상기 제1 방향과 교차된 제2 방향으로 마주한 외곽 필라들의 측벽에 한해 형성된
    반도체 장치.
  14. 제13항에 있어서,
    상기 증착 방지 패턴들은,
    상기 외곽 필라들의 측벽 전면을 감싸는
    반도체 장치.
  15. 제13항에 있어서,
    상기 증착 방지 패턴들은,
    상기 외곽 필라들의 측벽 중 상기 슬릿 절연막과 마주한 일부 측벽을 감싸는
    반도체 장치.
  16. 희생막들 및 절연막들을 교대로 형성하는 단계;
    상기 희생막들 및 상기 절연막들을 관통하는 필라들을 형성하는 단계;
    상기 희생막들 및 상기 절연막들을 관통하고 제1 방향으로 확장된 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 희생막들을 제거하여, 개구부들을 형성하는 단계;
    상기 개구부들을 통해 노출된 상기 필라들의 측벽 및 상기 절연막들을 적어도 일부 감싸는 증착 방지막을 형성하는 단계; 및
    상기 개구부들 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 증착 방지막을 형성하기 전에, 상기 개구부들을 통해 노출된 상기 필라들의 측벽 및 상기 절연막들을 감싸는 베리어막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 증착 방지막을 형성하기 전에, 상기 개구부들을 통해 노출된 상기 필라들의 측벽 및 상기 절연막들을 감싸는 시드막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 도전막들을 형성하는 단계는,
    상기 증착 방지막에 의해 노출된 상기 개구부들의 내부로부터 상기 도전막들을 채우는
    반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 증착 방지막을 형성하는 단계는,
    N2 플라즈마 공정 또는 O2 플라즈마 공정을 이용하는
    반도체 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10038008B1 (en) * 2017-01-30 2018-07-31 Micron Technology, Inc. Integrated structures and NAND memory arrays
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
KR20210042759A (ko) 2019-10-10 2021-04-20 삼성전자주식회사 메모리 장치
KR20230002798A (ko) * 2020-07-31 2023-01-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
KR20220167989A (ko) * 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US12057400B2 (en) 2021-08-06 2024-08-06 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
WO2023114737A1 (en) * 2021-12-13 2023-06-22 Lam Research Corporation Tungsten wordline fill in high aspect ratio 3d nand architecture

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004032196A2 (en) * 2002-10-03 2004-04-15 Pan Jit Americas, Inc. Method of fabricating semiconductor by nitrogen doping of silicon film
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US9093369B2 (en) * 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
KR101933116B1 (ko) * 2012-09-13 2018-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150110965A (ko) 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9484357B2 (en) * 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
US9515079B2 (en) * 2014-12-16 2016-12-06 Sandisk Technologies Llc Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
US9780182B2 (en) * 2015-02-04 2017-10-03 Sandisk Technologies Llc Molybdenum-containing conductive layers for control gate electrodes in a memory structure
CN104701323B (zh) * 2015-03-16 2017-12-19 武汉新芯集成电路制造有限公司 一种存储结构
US9799671B2 (en) * 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts

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