KR20150096582A - 트랜지스터, 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 중심 영역 및 상기 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 상기 중심 영역에 형성된 제1 베리어 패턴, 상기 제1 베리어 패턴 내에 형성되고 상기 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 상기 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들; 및 상기 도전 패턴들과 교대로 적층된 절연막들을 포함할 수 있다.

Description

트랜지스터, 반도체 장치 및 그 제조 방법 {TRANSISTOR, SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 트랜지스터, 반도체 장치 및 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 트랜지스터, 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 게이트 전극들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들은 도전막들을 대체하는 과정에서 적층물 내에 반응 가스가 잔류되고, 반류된 반응 가스에 의해 주변 막들이 손상되어 메모리 소자의 특성이 저하되는 문제점이 유발된다.
본 발명의 실시예는 소자의 특성이 형성된 트랜지스터, 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 중심 영역 및 상기 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 상기 중심 영역에 형성된 제1 베리어 패턴, 상기 제1 베리어 패턴 내에 형성되고 상기 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 상기 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들; 및 상기 도전 패턴들과 교대로 적층된 절연막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 트랜지스터는 채널막; 상기 채널막의 측벽을 감싸는 제1 베리어 패턴, 상기 제1 베리어 패턴 내에 형성되고 상기 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하고, 상기 채널막을 중심으로 일측의 사이드 영역에 한해 형성된 도전 패턴을 포함하는 게이트 전극; 및 상기 채널막과 상기 게이트 전극 사이에 개재된 유전막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 물질막들을 제거하여 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 내에 제1 베리어막을 형성하는 단계; 상기 제1 베리어막이 형성된 상기 제1 개구부들 내에, 상기 제1 베리어막과 식각 선택비를 갖는 물질막을 형성하는 단계; 상기 물질막이 형성된 상기 제1 개구부들 내에, 제2 베리어막을 형성하는 단계; 상기 슬릿을 통해 상기 제1 개구부들의 사이드 영역에 형성된 상기 제1 베리어막, 상기 물질막 및 상기 제2 베리어막을 제거하여 제2 개구부들을 형성하는 단계; 및 상기 제2 개구부들 내에 도전 패턴들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 트랜지스터 및 반도체 장치의 제조 공정 난이도를 낮추고, 제조 과정에서 주변 막들이 손상되는 것을 방지할 수 있다. 따라서, 트랜지스터 및 반도체 장치의 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 도 1a는 도전막의 사시도이고, 도 1b는 도 1a의 I-I' 단면도이고, 도 1c는 트랜지스터의 사시도이다.
도 1a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 도전막(10)은 제1 베리어 패턴(11), 물질 패턴(12), 제2 베리어 패턴(13), 제3 베리어 패턴(14) 및 도전 패턴(15)을 포함한다.
도전막(10)은 중심 영역(CR) 및 중심 영역(CR)의 양측에 정의된 사이드 영역(SR)을 포함한다. 도전막(10)은 중심 영역(CR)에 형성된 제1 베리어 패턴(11), 제1 베리어 패턴(11) 내에 형성된 물질 패턴(12) 및 물질 패턴(12) 내에 형성된 제2 베리어 패턴(13)을 포함할 수 있다. 예를 들어, 도전막(10)의 중심 영역(CR)은 제1 베리어 패턴(11), 물질 패턴(12), 제2 베리어 패턴(13), 물질 패턴(12) 및 제1 베리어 패턴(11)이 차례로 적층된 구조를 가질 수 있다.
또한, 도전막(10)은 사이드 영역(SR)에 형성된 제3 베리어 패턴(14) 및 제3 베리어 패턴(14) 내에 형성된 도전 패턴(15)을 더 포함할 수 있다. 예를 들어, 제3 베리어 패턴(14)은 도전 패턴(15)을 감싸는 C 형태로 형성된다.
여기서, 물질 패턴(12)은 제1 베리어 패턴(11)과 식각 선택비를 갖는 물질로 형성되며, 비도전성 물질을 포함할 수 있다. 예를 들어, 물질 패턴(12)은 산화물, 질화물, 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 게르마늄, 실리콘게르마늄 등을 포함할 수 있다. 제1, 제2 또는 제3 베리어 패턴(11, 13, 14)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN) 등의 도전성 물질을 포함할 수 있다. 또한, 도전 패턴(15)은 텅스텐(W), 텅스텐 질화물(WNx) 등의 금속물을 포함할 수 있다.
본 도면에서는 하나의 도전막(10)을 도시하였는데, 반도체 장치는 적층된 복수의 도전막들(10) 및 적층된 도전막들(10)의 사이에 개재된 복수의 절연막들을 포함할 수 있다. 예를 들어, 도전막들(10)은 끝단에 패드부가 정의되도록 계단 형태로 적층될 수 있다. 또한, 도전막(10)은 트랜지스터의 게이트 전극일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 도전막(10)을 관통하는 적어도 하나의 반도체 패턴(16)을 더 포함할 수 있다. 반도체 패턴들(16)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 배열된 반도체 패턴들(16)은 하나의 열을 구성한다. 이러한 경우, 도전막(10)은 적어도 하나의 열을 감싸게 된다.
여기서, 반도체 패턴(16)은 도전막(10)의 중심 영역(CR)을 관통하거나, 중심 영역(CR)과 사이드 영역(SR)의 경계를 관통할 수 있다. 또한, 반도체 패턴(16)은 중심이 오픈된 형태를 갖거나, 중심까지 채워진 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 반도체 패턴(16)은 트랜지스터의 채널막일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴(16)과 도전막(10) 사이에 개재된 유전막(17)을 더 포함할 수 있다. 여기서, 유전막(17)은 선택 트랜지스터의 게이트 절연막이거나, 메모리 셀 트랜지스터의 다층 유전막일 수 있다. 예를 들어, 다층 유전막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함한다. 또한, 데이터 저장막은 질화막 등의 전하트랩막, 폴리실리콘, 상변화 물질, 나노 닷 등을 포함할 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제2 베리어 패턴(13) 내에 에어 갭이 형성될 수 있다. 또한, 제3 베리어 패턴(14)을 생략하는 것도 가능하다.
도 1b에 도시된 바와 같이, I-I' 단면에서 제1 베리어 패턴(11)은 반도체 패턴(16)의 측벽을 따라 형성된다. 따라서, 제1 베리어 패턴(11)은 반도체 패턴(16)의 측벽 및 물질 패턴(12)을 감싸도록 C 형의 단면을 가질 수 있다. 물질 패턴(12)은 제1 베리어 패턴(11)의 내면을 따라 형성되고 C 형태의 단면을 가질 수 있다. 또한, 제2 베리어 패턴(13)은 물질 패턴(12)의 홈을 채우면서, 물질 패턴(12)과 제3 베리어 패턴(14) 사이에 개재될 수 있다. 참고로, 제2 베리어 패턴(13)과 제3 베리어 패턴(14)은 일체로 연결된 하나의 막일 수 있으며, 이에 대해서는 도 7a 및 도 7b를 참조하여 후술하도록 한다.
도 1c에 도시된 바와 같이, 트랜지스터(Tr)는 채널막(CH), 채널막(CH)의 측벽을 감싸는 게이트 전극(G) 및 채널막(CH)과 게이트 전극(G)의 사이에 개재된 다층 유전막(D)을 포함한다. 여기서, 채널막(CH)은 앞서 설명한 반도체 패턴(16)일 수 있고, 게이트 전극(G)은 앞서 설명한 도전막(10)일 수 있고, 다층 유전막(D)은 앞서 설명한 유전막(17)일 수 있다.
게이트 전극(G)은 채널막(CH)의 측벽을 감싸는 제1 베리어 패턴(11), 제1 베리어 패턴(11) 내에 형성된 물질 패턴(12) 및 물질 패턴(12) 내에 형성된 제2 베리어 패턴(13)을 포함한다. 또한, 게이트 전극(G)은 채널막(CH)을 중심으로 일측(S1)의 사이드 영역(SR)에 형성된 제3 베리어 패턴(14) 및 제3 베리어 패턴(14) 내에 형성된 도전 패턴(15)을 포함할 수 있다. 예를 들어, 게이트 전극(G)은 일측(S1)의 사이드 영역(SR)에 한해 제3 베리어 패턴(14) 및 도전 패턴(15)을 포함하고, 타측(S2)은 중심 영역(CR) 및 사이드 영역(SR) 모두 제1 베리어 패턴(11), 물질 패턴(12) 및 제2 베리어 패턴(13)으로 채워진다. 따라서, 게이트 전극(G)이 채널막(CH)을 중심으로 일측(S1)과 타측(S2)이 상이한 비대칭 구조를 가질 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 도 2a는 도전막의 사시도이고, 도 2b는 도 2a의 I-I' 단면도이고, 도 2c는 트랜지스터의 사시도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 도전막(20)은 제1 베리어 패턴(21), 물질 패턴(22), 제2 베리어 패턴(23), 제3 베리어 패턴(24), 도전 패턴(25) 및 에어 갭(AG)을 포함한다. 또한, 반도체 장치는 도전막(20)을 관통하는 반도체 패턴(26) 및 유전막(27)을 더 포함할 수 있다.
에어 갭(AG)은 도전막(20)의 중심 영역(CR)의 일부에 위치된 빈 공간일 수 있다. 예를 들어, 중심 영역(CR) 중에서도 반도체 패턴들(26) 사이에 위치된 코어 영역(C)에 에어 갭(AG)이 위치된다. 증착 공정으로 제1 베리어 패턴(21)을 형성하는 경우, 반응 가스가 슬릿(미도시됨) 등의 절단면을 통해 유입되어 제1 베리어 패턴(21)을 형성한다. 따라서, 반응 가스의 유입 경로(화살표 참조)에서 가장 멀리 위치된 코어 영역(C)에 제1 베리어 패턴(21)이 증착되기 전에, 반도체 패턴들(26) 사이의 공간이 제1 베리어 패턴(21)으로 완전히 채워져, 반응 가스의 유입 경로가 차단될 수 있다. 이러한 경우, 코어 영역(C)에 더 이상 반응 가스가 유입되지 못하고 빈 공간으로 남게 된다. 즉, 에어 갭(AG)이 형성된다.
도 2c에 도시된 바와 같이, 트랜지스터(Tr)는 채널막(CH), 채널막(CH)의 측벽을 감싸는 게이트 전극(G) 및 채널막(CH)과 게이트 전극(G)의 사이에 개재된 다층 유전막(D)을 포함한다. 여기서, 채널막(CH)은 앞서 설명한 반도체 패턴(26)일 수 있고, 게이트 전극(G)은 앞서 설명한 도전막(20)일 수 있고, 다층 유전막(D)은 앞서 설명한 유전막(27)일 수 있다.
게이트 전극(G)은 채널막(CH)을 중심으로 일측(S1)과 타측(S2)이 상이한 구조를 가질 수 있다. 예를 들어, 게이트 전극(G)의 일측(S1)은 중심 영역(CR)에 형성된 제1 베리어 패턴(21), 물질 패턴(22) 및 제2 베리어 패턴(23)을 포함하고, 사이드 영역(SR)에 제3 베리어 패턴(24) 및 도전 패턴(25)을 포함한다. 또한, 게이트 전극(G)의 타측(S2)은 중심 영역(CR) 및 사이드 영역(SR)이 모두 제1 베리어 패턴(21) 및 제1 베리어 패턴(21) 내의 에어 갭(AG)을 포함한다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 도 3a는 도전막의 사시도이고, 도 3b는 도 3a의 I-I' 단면도이고, 도 3c는 트랜지스터의 사시도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 도전막(30)은 제1 베리어 패턴(31), 물질 패턴(32), 제2 베리어 패턴(33), 제3 베리어 패턴(34), 도전 패턴(35) 및 에어 갭(AG)을 포함한다. 또한, 도전막(30)은 반도체 패턴(36) 및 유전막(37)을 더 포함할 수 있다.
에어 갭(AG)의 면적은 반도체 패턴들(36) 간의 간격(W)에 따라 달라질 수 있다. 예를 들어, 제1 베리어 패턴(31)을 형성한 후 물질 패턴(22)을 증착하는 과정에서 반도체 패턴들(36) 사이의 공간이 완전히 채워진다. 이러한 경우, 코어 영역(C)의 물질 패턴(22) 내에 에어 갭(AG)이 형성되며, 도 2a 내지 도 2c를 참조하여 설명한 실시예에 비해 에어 갭(AG)이 좁은 면적을 갖는다.
도 3c에 도시된 바와 같이, 트랜지스터(Tr)는 채널막(CH), 채널막(CH)의 측벽을 감싸는 게이트 전극(G) 및 채널막(CH)과 게이트 전극(G)의 사이에 개재된 다층 유전막(D)을 포함한다. 여기서, 채널막(CH)은 앞서 설명한 반도체 패턴(36)일 수 있고, 게이트 전극(G)은 앞서 설명한 도전막(30)일 수 있고, 다층 유전막(D)은 앞서 설명한 유전막(37)일 수 있다.
게이트 전극(G)은 채널막(CH)을 중심으로 일측(S1)과 타측(S2)이 상이한 구조를 가질 수 있다. 예를 들어, 게이트 전극(G)의 일측(S1)은 중심 영역(CR)에 형성된 제1 베리어 패턴(21), 물질 패턴(32) 및 제2 베리어 패턴(33)을 포함하고, 사이드 영역(SR)에 제3 베리어 패턴(34) 및 도전 패턴(35)을 포함한다. 또한, 게이트 전극(G)의 타측(S2)은 중심 영역(CR) 및 사이드 영역(SR)이 모두 제1 베리어 패턴(31), 제1 베리어 패턴(31) 내의 물질 패턴(32) 및 물질 패턴(32) 내의 에어 갭(AG)을 포함한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 채널막(CH)을 따라 적층된 복수의 트랜지스터들(Tr1~Tr3)을 포함한다. 여기서, 채널막(CH)은 종횡비가 큰 형태로 형성된다. 따라서, 채널막(CH)의 하부로 갈수록, 채널막(CH)의 폭은 감소되고(W1≥W2) 채널막(CH)들 간의 간격은 증가된다(W3≤W4). 따라서, 상부에 형성된 트랜지스터(Tr)의 게이트 전극과 하부에 형성된 트랜지스터(Tr)의 게이트 전극이 상이한 구조를 가질 수 있다.
예를 들어, 최하부에 형성된 제1 트랜지스터(Tr1)는 앞서 도 1a 내지 도 1c를 참조하여 설명한 구조를 가질 수 있다. 제1 트랜지스터(Tr1)의 상부에 형성된 제2 트랜지스터(Tr2)는 앞서 도 2a 내지 도 2c를 참조하여 설명한 구조를 가질 수 있다. 또한, 제2 트랜지스터(Tr2)의 상부에 형성된 제3 트랜지스터(Tr3)는 앞서 도 3a 내지 도 3c를 참조하여 설명한 구조를 가질 수 있다. 참고로, 채널막들(CH) 간의 간격, 채널막들(CH)의 형태, 증착 조건 등에 따라, 제1 내지 제3 트랜지스터들(TR1~Tr3)의 적층 순서가 변경될 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a에 도시된 바와 같이, 복수의 제1 물질막들(51) 및 복수의 제2 물질막들(52)을 교대로 형성한다. 여기서, 제1 물질막들(51)은 선택 트랜지스터, 메모리 셀 트랜지스터 등의 게이트 전극을 형성하기 위한 것이고, 제2 물질막들(52)은 적층된 게이트 전극들을 전기적으로 분리시키는 절연막을 형성하기 위한 것일 수 있다.
제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 일 예로, 제1 물질막들(51)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(52)은 산화물을 포함하는 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막들(51)은 질화물을 포함하는 제1 희생막으로 형성되고, 제2 물질막들(52)은 산화물을 포함하는 제2 희생막으로 형성될 수 있다.
이어서, 제1 및 제2 물질막들(51, 52)을 관통하는 반도체 패턴(53)을 형성한다. 예를 들어, 제1 및 제2 물질막들(51, 52)을 관통하는 홀(H)을 형성한 후, 홀(H) 내에 반도체 패턴(53)을 형성한다. 반도체 패턴(53)은 중심이 오픈되거나, 중심까지 채워지거나, 이들을 조합한 형태를 가질 수 있다. 오픈된 중심에는 절연막이 채워질 수 있다. 또한, 반도체 패턴(53)을 형성하기 전에, 홀(H) 내에 유전막(미도시됨)을 형성할 수 있다.
이어서, 제1 및 제2 물질막들(51,52)을 관통하는 슬릿(SL)을 형성한다. 예를 들어, 슬릿(SL)은 제1 물질막들(51)을 모두 노출시키는 깊이로 형성된다.
도 5b에 도시된 바와 같이, 슬릿(SL)을 통해 노출된 제1 물질막들(51)을 제거하여 제1 개구부들(OP1)을 형성한다. 이어서, 제1 개구부들(OP1) 내에 제1 베리어막(54)을 형성한다. 이때, 제1 개구부들(OP1) 및 슬릿(SL)의 내면을 따라 제1 베리어막(54)이 형성될 수 있다. 예를 들어, 제1 베리어막(54)은 티타늄질화물(TiN)을 포함한다.
이어서, 제1 베리어막(54)이 형성된 제1 개구부들(OP1) 내에 제1 베리어막(54)과 식각 선택비를 갖는 물질막(55)을 형성한다. 이때, 제1 개구부들(OP1) 및 슬릿(SL)의 내면을 따라 물질막(55)이 형성될 수 있다. 예를 들어, 물질막(55)은 산화물을 포함한다.
이어서, 물질막(55)이 형성된 제1 개구부들(OP1) 내에 제2 베리어막(56)을 형성한다. 이때, 제1 개구부들(OP1) 및 슬릿(SL)의 내면을 따라 제2 베리어막(56)이 형성될 수 있다. 또한, 제1 개구부들(OP1)이 채워지는 두께로 제2 베리어막(56)이 형성될 수 있으며, 제2 베리어막(56) 내에 심(seam;점선 참조)이 형성될 수 있다. 예를 들어, 제2 베리어막(56)은 티타늄질화물(TiN)을 포함한다.
제1 베리어막(54), 물질막(55) 및 제2 베리어막(56)은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 예를 들어, 제1 개구부(OP1)의 폭, 후속 식각 공정 조건에 따른 각 막들의 식각 속도, 반도체 패턴들(53) 간의 간격 등을 고려하여, 제1 베리어막(54), 물질막(55) 및 제2 베리어막(56)의 두께를 결정한다.
참고로, 본 도면에는 도시되지 않았으나, 반도체 패턴들(53) 간의 간격에 따라, 제1 베리어막(54), 물질막(55) 또는 제2 베리어막(56) 내에 에어 갭이 형성될 수 있다.
도 5c에 도시된 바와 같이, 물질막(55)이 노출되도록 제2 베리어막(56)을 일부 식각한다. 예를 들어, 건식 식각 공정을 이용하여 제2 베리어막(56)을 선택적으로 식각한다. 이와 같이, 건식 식각 공정을 이용하는 경우, 제2 베리어막(56)이 심을 포함하더라도 제2 베리어막(56)이 식각되는 두께를 용이하게 조절할 수 있다.
도 5d에 도시된 바와 같이, 노출된 물질막(55)을 일부 식각하여 물질 패턴(55A)을 형성한다. 예를 들어, 습식 식각 공정을 이용하여 물질막(55)을 선택적으로 식각한다.
도 5e에 도시된 바와 같이, 제1 베리어막(54) 및 제2 베리어막(56)을 일부 식각하여, 제1 베리어 패턴(54A) 및 제2 베리어 패턴(56A)을 형성한다. 예를 들어, 건식 식각 공정을 이용하여 제1 및 제2 베리어막들(54, 56)을 선택적으로 식각한다. 이때, 식각 공정의 조건에 따라, 제1 및 제2 베리어막들(54, 56)이 식각되는 정도를 조절할 수 있다. 예를 들어, 물질 패턴(55)이 제1 및 제2 베리어막들(54, 56)에 비해 돌출되도록, 제1 및 제2 베리어막들(54, 56)을 식각한다.
이로써, 제1 개구부(OP1)의 사이드 영역(SR)에 형성된 제1 베리어막(54), 물질막(55) 및 제2 베리어막(56)이 제거되어 제2 개구부(OP2)가 형성된다. 또한, 제1 개구부(OP1)의 중심 영역(CR)에는 제1 베리어 패턴(54A), 물질 패턴(55A) 및 제2 베리어 패턴(56A)이 형성된다.
도 5f에 도시된 바와 같이, 제2 개구부(OP2) 내에 도전 패턴(58)을 형성한다. 이때, 도전 패턴(58)을 형성하기 전에 제2 개구부(OP2) 내에 제3 베리어 패턴(57)을 형성할 수 있다. 여기서, 물질 패턴(55A)이 제1 및 제2 베리어 패턴들(54A, 56A)에 비해 돌출된 경우, 물질 패턴(55A)의 돌출 영역을 제3 베리어 패턴(57)이 감싸도록 형성된다. 즉, 물질 패턴(55A)의 일부가 제1 베리어 패턴(54A) 또는 제2 베리어 패턴(56A)에 비해 돌출되어 제3 베리어 패턴(57) 내로 함입될 수 있다.
이로써, 중심 영역(CR)에 제1 베리어 패턴(54A), 물질 패턴(55A) 및 제2 베리어 패턴(56A)을 포함하고, 사이드 영역(SR)에 제3 베리어 패턴(57) 및 도전 패턴(58)을 포함하는 도전막이 형성된다.
참고로, 본 도면에는 도시되지 않았으나, 제1 물질막들(51)이 제1 희생막이고 제2 물질막들(52)이 제2 희생막인 경우, 제2 물질막들(52)을 절연막으로 대체하는 공정을 추가로 실시할 수 있다. 예를 들어, 슬릿(SL)을 통해 제2 물질막들(52)을 제거하여 개구부들을 형성한 후, 개구부들 내에 절연막들을 형성한다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a에 도시된 바와 같이, 반도체 패턴(63), 반도체 패턴(63)을 감싸면서 적층된 제2 물질막들(62), 적층된 제2 물질막들(62)의 사이에 정의된 제1 개구부들(OP1) 및 제1 개구부들(OP1) 내에 위치된 제1 베리어막(64), 물질 패턴(65A) 및 제2 베리어막(66)을 형성한다. 예를 들어, 앞서 도 5a 내지 도 5d를 참조하여 설명한 공정을 이용하여, 이러한 중간 결과물을 형성할 수 있다.
도 6b에 도시된 바와 같이, 제1 베리어막(64) 및 제2 베리어막(66)을 식각하여 제2 개구부(OP2)를 형성한다. 습식 식각 공정으로 제1 베리어막(64) 및 제2 베리어막(66)을 식각할 수 있으며, 제1 베리어막(64)과 제2 베리어막(66)의 물질, 형태 등에 따라, 제1 베리어막(64)과 제2 베리어막(66)의 식각 속도가 동일하거나 상이할 수 있다. 예를 들어, 제2 베리어막(66)이 내부에 심을 포함하는 경우, 제2 베리어막(66) 내부의 심을 통해 식각액이 유입되므로, 제1 베리어막(64)에 비해 제2 베리어막(66)이 빠른 속도로 식각될 수 있다. 따라서, 제1 개구부(OP1) 내에 제1 베리어 패턴(64)이 형성되고, 제2 베리어막(66)은 전부 제거될 수 있다. 또한, 제2 베리어막(66)이 전부 제거된 경우, 물질 패턴(65A) 내부에 홈(G)이 형성된다.
도 6c에 도시된 바와 같이, 물질 패턴(65A) 내의 홈(G)을 채우도록 제2 개구부(OP2) 내에 제2 베리어막(66')을 다시 형성한다. 여기서, 제2 베리어막(66')은 홈(G)을 채우면서 제2 개구부(OP2)의 내면을 따라 형성될 수 있다.
도 6d에 도시된 바와 같이, 제2 베리어막(66')을 식각하여 제2 베리어 패턴(66'A)을 형성한다. 예를 들어, 건식 식각 공정으로 제2 베리어막(66')을 식각한다. 이때, 제1 베리어 패턴(64A)도 일부 식각될 수 있다.
도 6e에 도시된 바와 같이, 제2 개구부(OP2) 내에 제3 베리어 패턴(67) 및 도전 패턴(68)을 형성한다. 제3 베리어 패턴(67)을 생략하고, 도전 패턴(68)만 형성하는 것도 가능하다.
이로써, 중심 영역(CR)에 제1 베리어 패턴(64A), 물질 패턴(65A) 및 제2 베리어 패턴(66'A)을 포함하고, 사이드 영역(SR)에 제3 베리어 패턴(67) 및 도전 패턴(68)을 포함하는 도전막이 형성된다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a에 도시된 바와 같이, 반도체 패턴(73), 반도체 패턴(73)을 감싸면서 적층된 제2 물질막들(72), 제1 베리어 패턴(74A), 물질 패턴(75A) 및 제2 개구부(OP2)를 형성한다. 예를 들어, 앞서 도 6a 및 도 6b를 참조하여 설명한 공정을 이용하여, 이러한 중간 결과물을 형성할 수 있다.
도 7b에 도시된 바와 같이, 물질 패턴(75A)의 홈을 채우도록 제2 개구부(OP2) 내에 제3 베리어 패턴(77)을 형성한다. 이어서, 제3 베리어 패턴(77)이 형성된 제2 개구부(OP2) 내에 도전 패턴(78)을 형성한다. 제3 베리어 패턴(77)을 생략하고, 도전 패턴(78)만 형성하는 것도 가능하다.
이로써, 중심 영역(CR)에 제1 베리어 패턴(74A) 및 물질 패턴(55A)을 포함하고, 사이드 영역(SR)에 제3 베리어 패턴(77) 및 도전 패턴(78)을 포함하는 도전막이 형성된다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 중심 영역 및 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 중심 영역에 형성된 제1 베리어 패턴, 제1 베리어 패턴 내에 형성되고 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들과 도전 패턴들과 교대로 적층된 절연막들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1L0)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1L0)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1L0), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 중심 영역 및 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 중심 영역에 형성된 제1 베리어 패턴, 제1 베리어 패턴 내에 형성되고 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들과 도전 패턴들과 교대로 적층된 절연막들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 중심 영역 및 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 중심 영역에 형성된 제1 베리어 패턴, 제1 베리어 패턴 내에 형성되고 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들과 도전 패턴들과 교대로 적층된 절연막들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 중심 영역 및 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 중심 영역에 형성된 제1 베리어 패턴, 제1 베리어 패턴 내에 형성되고 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들과 도전 패턴들과 교대로 적층된 절연막들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 도전막 11: 제1 베리어 패턴
12: 물질 패턴 13: 제2 베리어 패턴
14: 제3 베리어 패턴 15: 도전 패턴
16: 반도체 패턴 17: 유전막

Claims (27)

  1. 중심 영역 및 상기 중심 영역의 양측에 위치된 사이드 영역이 정의되고, 상기 중심 영역에 형성된 제1 베리어 패턴, 상기 제1 베리어 패턴 내에 형성되고 상기 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 상기 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하는 도전막들; 및
    상기 도전 패턴들과 교대로 적층된 절연막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 도전막들의 상기 중심 영역은 상기 제1 베리어 패턴, 상기 물질 패턴, 상기 제2 베리어 패턴, 상기 물질 패턴 및 상기 제1 베리어 패턴이 차례로 적층된 구조를 갖는
    반도체 장치.
  3. 제1항에 있어서,
    각각의 상기 도전막들은 상기 사이드 영역에 형성된 제3 베리어 패턴 및 제3 베리어 패턴 내에 형성된 도전 패턴을 포함하는
    반도체 장치.
  4. 제3항에 있어서,
    상기 제1, 제2 또는 제3 베리어 패턴은 티타늄막, 티타늄질화막, 탄탈륨막 및 탄탈륨질화막 중 적어도 하나를 포함하고, 상기 도전 패턴은 텅스텐막 및 텅스텐 질화막 중 적어도 하나를 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 물질 패턴은 비도전성인
    반도체 장치.
  6. 제1항에 있어서,
    상기 물질 패턴은 산화막, 질화막, 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 게르마늄막 및 실리콘게르마늄막 중 적어도 하나를 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 도전막들의 상기 중심 영역 또는 상기 중심 영역과 상기 사이드 영역의 경계를 관통하는 반도체 패턴들; 및
    상기 반도체 패턴들과 상기 도전막들 사이에 개재된 유전막들
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    각각의 상기 도전막들은 상기 반도체 패턴들 사이에 코어 영역이 정의되고, 상기 도전막들 중 일부는 상기 코어 영역에 상기 제1 베리어 패턴 및 상기 제1 베리어 패턴 내의 에어 갭을 포함하는
    반도체 장치.
  9. 제7항에 있어서,
    각각의 상기 도전막들은 상기 반도체 패턴들 사이에 코어 영역이 정의되고, 상기 도전막들 중 일부는 상기 코어 영역에 상기 제1 베리어 패턴, 상기 제1 베리어 패턴 내의 상기 물질 패턴 및 상기 물질 패턴 내의 에어 갭을 포함하는
    반도체 장치.
  10. 채널막;
    상기 채널막의 측벽을 감싸는 제1 베리어 패턴, 상기 제1 베리어 패턴 내에 형성되고 상기 제1 베리어 패턴과 식각 선택비를 갖는 물질 패턴 및 물질 패턴 내에 형성된 제2 베리어 패턴을 포함하고, 상기 채널막을 중심으로 일측의 사이드 영역에 한해 형성된 도전 패턴을 포함하는 게이트 전극; 및
    상기 채널막과 상기 게이트 전극 사이에 개재된 유전막
    을 포함하는 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 전극은,
    상기 도전 패턴을 감싸도록 상기 일측의 사이드 영역에 한해 형성된 제3 베리어 패턴을 포함하는
    트랜지스터.
  12. 제11항에 있어서,
    상기 물질 패턴의 일부는 상기 제1 베리어 패턴 또는 상기 제2 베리어 패턴에 비해 돌출되어 상기 제3 베리어 패턴 내로 함입된
    트랜지스터.
  13. 제11항에 있어서,
    상기 제2 베리어 패턴과 상기 제3 베리어 패턴은 일체로 연결된 하나의 막인
    트랜지스터.
  14. 제10항에 있어서,
    상기 물질 패턴 및 상기 제2 베리어 패턴은 상기 게이트 전극의 일측에 한해 형성되고, 상기 게이트 전극은 상기 채널막을 중심으로 타측의 상기 제1 베리어 패턴 내에 형성된 에어 갭을 포함하는
    트랜지스터.
  15. 제10항에 있어서,
    상기 제2 베리어 패턴은 상기 게이트 전극의 일측에 한해 형성되고, 상기 게이트 전극은 상기 채널막을 중심으로 타측의 상기 물질 패턴 내에 형성된 에어 갭을 포함하는
    트랜지스터.
  16. 제10항에 있어서,
    상기 제1 또는 제2 베리어 패턴은 티타늄막, 티타늄질화막, 탄탈륨막 및 탄탈륨질화막 중 적어도 하나를 포함하고, 상기 도전 패턴은 텅스텐막 및 텅스텐 질화막 중 적어도 하나를 포함하는
    트랜지스터.
  17. 제10항에 있어서,
    상기 물질 패턴은 비도전성인
    트랜지스터.
  18. 제10항에 있어서,
    상기 물질 패턴은 산화막, 질화막, 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 게르마늄막 및 실리콘게르마늄막 중 적어도 하나를 포함하는
    트랜지스터.
  19. 제10항에 있어서,
    상기 게이트 전극은 선택 트랜지스터의 게이트 전극이고, 상기 유전막은 게이트 절연막인
    트랜지스터.
  20. 제10항에 있어서,
    상기 게이트 전극은 메모리 셀의 게이트 전극이고, 상기 유전막은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함하는
    트랜지스터.
  21. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 물질막들을 제거하여 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 내에 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막이 형성된 상기 제1 개구부들 내에, 상기 제1 베리어막과 식각 선택비를 갖는 물질막을 형성하는 단계;
    상기 물질막이 형성된 상기 제1 개구부들 내에, 제2 베리어막을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 개구부들의 사이드 영역에 형성된 상기 제1 베리어막, 상기 물질막 및 상기 제2 베리어막을 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 도전 패턴들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 도전 패턴들을 형성하기 전에, 상기 제2 개구부들 내에 제3 베리어 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 제2 개구부들을 형성하는 단계는,
    상기 물질막이 노출되도록 상기 제2 베리어막을 일부 식각하는 단계;
    노출된 상기 물질막을 일부 식각하여 물질 패턴을 형성하는 단계; 및
    상기 제1 베리어막 및 상기 제2 베리어막을 일부 식각하여, 상기 물질 패턴을 감싸는 제1 베리어 패턴 및 상기 물질 패턴 내에 위치된 제2 베리어 패턴을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 베리어 패턴 및 상기 제2 베리어 패턴을 형성하는 단계는,
    건식 식각 공정으로 상기 제1 베리어막 및 상기 제2 베리어막을 일부 식각하는
    반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 제1 베리어 패턴 및 상기 제2 베리어 패턴을 형성하는 단계는,
    습식 식각 공정으로, 상기 제1 베리어막을 일부 식각하여 상기 제1 베리어 패턴을 형성하고, 상기 제2 베리어막을 전부 제거하여 상기 물질 패턴 내에 홈을 형성하는 단계;
    상기 홈을 채우도록 상기 제2 개구부 내에 상기 제2 베리어막을 다시 형성하는 단계; 및
    상기 다시 형성된 제2 베리어막을 건식 식각하여 상기 홈 내에 상기 제2 베리어 패턴을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  26. 제23항에 있어서,
    상기 제1 베리어 패턴 및 상기 제2 베리어 패턴을 형성하는 단계는,
    습식 식각 공정으로, 상기 제1 베리어막을 일부 식각하여 상기 제1 베리어 패턴을 형성하고, 상기 제2 베리어막을 전부 제거하여 상기 물질 패턴 내에 홈을 형성하는
    반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 도전 패턴들을 형성하기 전에, 상기 홈을 채우고 상기 도전 패턴을 감싸는 제3 베리어막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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