KR20150120031A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 반도체 패턴; 상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및 각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 게이트 전극들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들은 도전막들을 대체하는 과정에서 적층물 내에 반응 가스가 잔류되고, 반류된 반응 가스에 의해 주변 막들이 손상되어 메모리 소자의 특성이 저하되는 문제점이 유발된다.
본 발명의 실시예는 소자의 특성이 형성된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴; 상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및 각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 계단 형태로 적층된 절연막들; 상기 절연막들 사이에 개재되고, 상부 도전막에 의해 덮이는 셀 영역 및 연결 영역, 상부 도전막에 의해 노출된 패드 영역을 포함하고, 상기 셀 영역 및 상기 연결 영역은 상기 패드 영역과 상이한 물질로 형성된 도전막들; 상기 도전막들의 상기 셀 영역을 관통하는 채널막들; 및 각각의 상기 도전막들의 상기 패드 영역에 연결된 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 패턴 및 상기 반도체 패턴을 감싸고 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 물질막들을 제거하여 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 및 상기 슬릿 내에 제1 베리어막을 형성하는 단계; 상기 제1 베리어막이 형성된 상기 제1 개구부들 및 상기 슬릿 내에, 상기 제1 베리어막과 식각 선택비를 갖고 각각의 개구부들 내에 위치된 심들을 포함하는 제3 물질막을 형성하는 단계; 상기 심들을 채우는 희생 패턴들을 형성하는 단계; 상기 제1 개구부들 내에 형성된 제1 베리어막, 제3 물질막 및 희생 패턴을 일부 식각하여, 제2 개구부들을 형성하는 단계; 및 상기 제2 개구부들 내에 상기 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 장치의 제조 공정 난이도를 낮추고, 제조 과정에서 주변 막들이 손상되는 것을 방지할 수 있다. 따라서, 반도체 장치의 특성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이고, 도 1b 내지 도 1e는 본 발명의 일 실시예에 따른 도전막의 구조를 나타내는 도면이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 도전막의 구조를 나타내는 도면이다.
도 3a 내지 도 10a 및 도 3b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 1a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 도전막들(10) 및 절연막들(14)이 교대로 형성된 적층물(ST) 및 적층물(ST)을 관통하는 반도체 패턴(15)을 포함한다. 여기서, 도전막들(10)은 셀 트랜지스터, 메모리 셀 등의 게이트 전극이거나, 선택 라인, 워드라인 등일 수 있다. 또한, 반도체 패턴(15)은 채널막일 수 있다.
각각의 도전막들(10)은 반도체 패턴(14)을 감싸는 제1 영역(R1) 및 제1 영역(R1)으로부터 확장된 제2 영역(R2)을 포함한다. 각각의 도전막들(10)의 제2 영역(R2)은 제1 영역(R1)에 비해 두꺼운 두께(T2>T1)를 가질 수 있다. 예를 들어, 제1 영역(R1)은 메모리 셀들이 위치되는 셀 영역(CELL)이고, 제2 영역(R2)은 콘택 플러그가 연결되는 패드 영역(PAD)일 수 있다. 여기서, 상부 도전막은 하부 도전막(10)의 제1 영역(R1)을 덮고 제2 영역(R2)을 노출시키도록 적층될 수 있다.
각각의 도전막들(10)은 제1 영역(R1)과 제2 영역(R2)의 사이에 위치된 제3 영역(R3)을 더 포함할 수 있다. 제3 영역(R3)은 제1 영역(R1)과 실질적으로 동일한 두께(T1)를 가질 수 있다. 예를 들어, 제3 영역(R3)은 셀 영역(CELL)과 패드 영역(PAD) 사이에 위치된 연결 영역(CONNECT)일 수 있다. 여기서, 상부 도전막(10)은 하부 도전막(10)의 제1 및 제3 영역들(R3)을 덮고, 하부 도전막(10)의 제2 영역(R2)을 노출시키도록 적층될 수 있다. 또한, 상부 도전막(10)의 제2 영역(R2) 하부에 하부 도전막(10)의 제3 영역(R3)이 위치될 수 있다. 이러한 구조에 따르면, 하부 도전막(10)이 상부 도전막(10)에 비해 긴 길이를 가지며, 하부에 위치된 도전막(10)일수록 제3 영역(R3)의 길이가 길어진다. 예를 들어, 상부 도전막(10)과 하부 도전막(10)의 제1 영역(R1)은 동일한 길이를 갖고, 하부 도전막(10)의 제3 영역(R3)은 하부 도전막(10)의 제3 영역(R3)에 비해 긴 길이를 갖는다.
참고로, 도 1a에서는 최하부에 위치된 도전막(10)을 기준으로 제1 내지 제3 영역들(R1~R3)을 도시하였으며, 도전막들(10)마다 제1 내지 제3 영역들(R1~R3)의 길이가 상이하게 정의된다. 예를 들어, 최상부의 도전막(10)은 제3 영역(R3)을 포함하지 않을 수 있다.
도 1b 내지 도 1e는 본 발명의 일 실시예에 따른 도전막의 구조를 나타내는 도면으로, 도 1b는 레이아웃도이고, 도 1c는 A-A' 단면도이고, 도 1d는 B-B' 단면도이고, 도 1e는 C-C' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 1b에 도시된 바와 같이, 도전막(10)은 제1 영역(R1)과 제3 영역(R3)이 실질적으로 동일한 구조를 갖고, 제1 영역(R1)과 제2 영역(R2)이 상이한 구조를 가질 수 있다. 즉, 제1 영역(R1)과 제3 영역(R3)은 동일한 물질로 형성되고, 제1 영역(R1)과 제2 영역(R2)은 상이한 물질로 형성될 수 있다. 예를 들어, 도전막(10)은 제1 및 제3 영역(R1, R3)에 베리어 패턴(11) 및 베리어 패턴(11) 내에 위치된 물질 패턴(12)을 포함하고, 제2 영역(R2)에 도전 패턴(13)을 포함한다.
또한, 도전막(10)은 중심 영역(CR) 및 중심 영역(CR)의 양측에 위치된 사이드 영역(SR)을 포함할 수 있다. 이러한 경우, 제2 영역(R2)에 형성된 도전 패턴(13)은 제1 및 제3 영역(R1, R3)의 사이드 영역(SR)까지 확장될 수 있다. 이러한 경우, 제1 및 제3 영역(R1, R3)의 중심 영역(CR)에는 베리어 패턴(11) 및 베리어 패턴(11) 내에 위치된 물질 패턴(12)이 형성되고, 사이드 영역(SR)에는 도전 패턴(13)이 형성된다.
여기서, 물질 패턴(12)은 베리어 패턴(11)에 대해 식각 선택비를 갖는 물질로 형성되며, 산화물, 질화물, 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 게르마늄 및 실리콘게르마늄 중 적어도 하나를 포함할 수 있다. 베리어 패턴(11)은 티타늄, 티타늄질화물, 탄탈륨 및 탄탈륨질화물 중 적어도 하나를 포함할 수 있다. 또한, 도전 패턴(13)은 텅스텐 및 텅스텐 질화물 중 적어도 하나를 포함할 수 있다.
도 1c에 도시된 바와 같이, 적어도 하나의 반도체 패턴(15)이 도전막(10)의 제1 영역(R1)을 관통한다. 예를 들어, 반도체 패턴(15)은 제1 영역(R1)의 중심 영역(CR)을 관통하거나, 중심 영역(CR)과 사이드 영역(SR)의 경계를 관통할 수 있다.
도 1d 및 도 1e에 도시된 바와 같이, 도전막(10)의 제2 영역(R2)에는 콘택 플러그(CP)가 연결된다. 이와 같이, 상대적으로 두꺼운 두께를 갖는 제2 영역(R2)에 콘택 플러그를 연결시킴으로써, 오버레이 마진을 확보하고, 도전막(10)이 관통되어 브릿지가 유발되는 것을 방지할 수 있다. 참고로, 본 도면에서는 제2 영역(R2)의 사이드에 콘택 플러그(CP)가 위치되는 것으로 도시되었으나, 제2 영역(R2)의 중심에 콘택 플러그(CP)가 위치되는 것도 가능하다.
참고로, 도 1b 내지 도 1d에는 도시되지 않았으나, 도전막(10)은 일부 영역에 에어 갭을 포함할 수 있다. 예를 들어, 도전막(10)의 제1 내지 제3 영역(R1~R3) 의 중심 영역(CR)에 에어 갭이 위치되거나, 물질 패턴(12) 내에 에어 갭이 위치될 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 도전막의 구조를 나타내는 도면이다. 도 2a는 레이아웃도이고, 도 2b는 A-A' 단면도이고, 도 2c는 B-B' 단면도이고, 도 2d는 C-C' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2d에 도시된 바와 같이, 도전막(10)은 제1 영역 및 제3 (R1, R3)에 채워진 베리어 패턴(11) 및 제2 영역(R2)에 형성된 도전 패턴(13)을 포함할 수 있다. 또한, 제1 및 제3 영역(R1, R3)의 중심 영역(CR)에는 베리어 패턴(11)이 채워지고, 사이드 영역(SR)에는 도전 패턴(13)이 형성될 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 베리어 패턴(11) 내에 에어 갭이 위치될 수 있다.
도 3a 내지 도 10a 및 도 3b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 각 번호의 a도는 도 1a의 A-A' 단면을 나타내고, 각 번호의 b도는 도 1a의 B-B' 단면을 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b에 도시된 바와 같이, 복수의 제1 물질막들(31) 및 복수의 제2 물질막들(32)을 교대로 형성한다. 제1 물질막들(31)은 선택 트랜지스터, 메모리 셀 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32)은 적층된 게이트 전극들을 전기적으로 분리시키는 절연막을 형성하기 위한 것일 수 있다.
제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 일 예로, 제1 물질막들(31)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(32)은 산화물을 포함하는 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막들(31)은 질화물을 포함하는 제1 희생막으로 형성되고, 제2 물질막들(32)은 산화물을 포함하는 제2 희생막으로 형성될 수 있다.
또한, 제1 물질막들(31)은 제2 물질막들(32)과 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 도전막들의 제2 영역의 두께를 선택적으로 증가시킬 수 있다. 따라서, 적층물(ST) 형성시, 제1 물질막들(31)을 제2 물질막들(32)에 비해 얇은 두께로 형성함으로써, 적층물의 총 높이를 감소시키고, 제조 공정의 난이도를 낮출 수 있다.
이어서, 적층물(ST)을 관통하는 반도체 패턴(33)을 형성한다. 예를 들어, 제1 및 제2 물질막들(31, 32)을 관통하는 홀(H)을 형성한 후, 홀(H) 내에 반도체 패턴(33)을 형성한다. 반도체 패턴(33)은 중심이 오픈되거나, 중심까지 채워지거나, 이들을 조합한 형태를 가질 수 있다. 오픈된 중심에는 절연막이 채워질 수 있다. 또한, 반도체 패턴(33)을 형성하기 전에, 홀(H) 내에 유전막(미도시됨)을 형성할 수 있다. 예를 들어, 유전막은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함한다. 여기서, 데이터 저장막은 폴리실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
이어서, 제1 및 제2 물질막들(31, 32)을 관통하는 슬릿(SL)을 형성한다. 예를 들어, 슬릿(SL)은 제1 물질막들(31)을 모두 노출시키는 깊이로 형성된다. 또한, 슬릿(SL)은 라인 형태, 아일랜드 형태 등 다양한 형태로 형성될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 슬릿(SL) 형성하기 전에 또는 후에 적층물(ST)의 측벽을 계단 형태로 패터닝할 수 있다. 예를 들어, 각 단은 상부의 제2 물질막(32) 및 하부의 제1 물질막(31)을 포함한다. 또한, 각각의 제1 물질막들(31)은 상부의 제2 물질막(32)과 하부의 제2 물질막(32) 사이에 개재된 제1 및 제3 영역들(도 1의 "R1, R3" 참조)과, 상부의 제1 물질막(31)에 비해 확장되어 노출된 제2 영역(도 1의 "R2" 참조)을 포함한다.
도 4a 및 도 4b에 도시된 바와 같이, 슬릿(SL)을 통해 노출된 제1 물질막들(31)을 제거하여 제1 개구부들(OP1)을 형성한다. 여기서, 제1 개구부들(OP1)은 제1 두께(T3)를 갖는다. 이때, 슬릿(SL)을 통해 제1 물질막들(31)을 제거하므로, 슬릿(SL)과 인접할수록 제1 개구부(OP1)의 두께가 증가될 수 있다. 즉, 잔류되는 제2 물질막들(32)이 슬릿(SL)과 가까워질수록 두께가 감소하여 사다리꼴 형태를 가질 수 있다.
이어서, 각각의 제1 개구부들(OP1)의 제2 영역(R2)의 두께를 선택적으로 증가시킨다(T4>T3). 다시 말해, 도 1에서 계단 형태로 패터닝된 제2 영역(R2)에 해당되는 영역들의 두께를 선택적으로 증가시킨다. 예를 들어, 계단 형태로 패터닝되어 노출된 제2 물질막들(32)의 제2 영역(R2)에 불순물을 도핑한다. 불순물이 도핑된 영역은 불순물이 도핑되지 않은 영역에 비해 식각율이 증가되므로, 제1 물질막들(31) 제거시 제2 물질막(32)의 도핑된 영역을 함께 제거할 수 있다. 따라서, 각각의 제1 개구부들(OP1)은 제2 영역(R2)이 제1 및 제3 영역들(R1, R3)에 비해 두꺼운 두께(T4>T3)를 가질 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 제1 개구부들(OP1) 내에 제1 베리어막(34)을 형성한다. 이때, 제1 개구부들(OP1) 및 슬릿(SL)의 내면을 따라 제1 베리어막(34)이 형성될 수 있다. 예를 들어, 제1 베리어막(34)은 티타늄, 티타늄질화물, 탄탈륨 및 탄탈륨질화물 중 적어도 하나를 포함한다. 참고로, 제1 베리어막(34)을 형성하기 전에 유전막(미도시됨)을 형성할 수 있다. 예를 들어, 유전막은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함한다. 여기서, 데이터 저장막은 폴리실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
이어서, 제1 베리어막(34)이 형성된 제1 개구부들(OP1) 내에 제1 베리어막(34)과 식각 선택비를 갖는 제3 물질막(35)을 형성한다. 이때, 제1 개구부들(OP1) 및 슬릿(SL)의 내면을 따라 제3 물질막(35)이 형성될 수 있다. 예를 들어, 제3 물질막(35)은 산화물, 질화물, 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 게르마늄 및 실리콘게르마늄 중 적어도 하나를 포함한다.
여기서, 제3 물질막(35)은 제1 개구부(OP1)의 두께에 따라 일부 영역에 심(S)을 포함할 수 있다. 예를 들어, 상대적으로 얇은 두께(T3)를 갖는 제1 및 제3 영역(R1, R3)에서, 제3 물질막(35)은 제1 개구부(OP1)의 중심은 완전히 채우되, 사이드에 위치된 심(S)을 포함한다. 또한, 상대적으로 두꺼운 두께(T4)를 갖는 제2 영역(R2)에서, 제3 물질막(35)은 제1 베리어막(34)의 표면을 따라 균일한 두께로 형성되며, 제1 개구부(OP1)를 완전히 채우지 않는다. 참고로, 제1 개구부(OP1)의 두께에 따라 심(S)의 깊이가 달라질 수 있다.
이어서, 제3 물질막(35)이 형성된 제1 개구부들(OP1) 내에 희생막(36)을 형성한다. 이때, 제1 개구부들(OP1) 및 슬릿(SL)의 내면을 따라 희생막(36)이 형성될 수 있다. 예를 들어, 희생막(36)은 티타늄, 티타늄질화물, 탄탈륨 및 탄탈륨질화물 중 적어도 하나를 포함한다.
상대적으로 얇은 두께(T3)를 갖는 제1 및 제3 영역(R1, R3)에서, 희생막(36)은 제3 물질막(35) 내의 심(S)을 채우도록 형성된다. 또한, 상대적으로 두꺼운 두께(T4)를 갖는 제2 영역(R2)에서, 희생막(36)은 제1 개구부(OP1)의 표면을 따라 균일한 두께로 형성되며, 제1 개구부(OP1)를 완전히 채우지 않는다(도면 부호 "C" 참조).
도 6a 및 도 6b에 도시된 바와 같이, 제3 물질막(35)이 노출되도록 희생막(36)을 일부 식각한다. 예를 들어, 건식 식각 또는 세정 공정을 이용하여 희생막(36)을 선택적으로 식각한다. 이때, 제1 및 제3 영역(R1, R3)에서는 슬릿(SL) 내에 형성된 희생막(36)이 제거되며, 제3 물질막(35)의 심(S) 내에 채워진 희생막(36)은 제거되지 않는다. 따라서, 제3 물질막(35)의 심(S)을 채우는 희생 패턴들(36A)이 형성된다. 반면에, 제2 영역(R2)에서는 희생막(36)이 제1 개구부(OP1)를 완전히 채우지 않았으므로, 식각 가스에 대한 노출 면적이 넓다. 이러한 경우, 상대적으로 빠른 속도로 희생막(36)이 식각되므로, 제2 영역(R2)에서는 희생막(36)이 완전히 제거되고 제1 개구부(OP1) 내의 제3 물질막(35)이 노출될 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 노출된 제3 물질막(35)을 일부 식각하여 예비 제3 물질 패턴(35A)을 형성한다. 예를 들어, 건식 식각 또는 세정 공정을 이용하여 제3 물질막(35)을 식각함으로써, 예비 제3 물질 패턴(35A)을 형성한다. 이때, 제1 및 제3 영역(R1, R3)에서는 슬릿(SL) 내에 형성된 제3 물질막(35)을 식각하여, 제1 개구부들(OP1) 내에 각각 위치된 예비 물질 패턴들(35A)을 형성한다. 반면에, 제2 영역(R2)에서는 상대적으로 빠른 속도로 제3 물질막(35)을 식각하므로, 제3 물질막(35)이 완전히 제거되고 제1 개구부(OP1) 내의 제1 베리어막(34)이 노출될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 제1 베리어막(34) 및 희생 패턴(36A)을 식각한다. 예를 들어, 습식 식각 공정으로 제1 베리어막(34) 및 희생 패턴(36A)을 식각한다. 이때, 제1 및 제3 영역(R1, R3)에서는 제1 베리어 패턴(34A)이 형성되고 희생 패턴(36A)이 제거된다. 반면에, 제2 영역(R2)에서는 제1 베리어막(34)이 모두 제거될 수 있으며, 이러한 경우, 제2 개구부(OP2)가 형성된다.
도 9a 및 도 9b에 도시된 바와 같이, 예비 물질 패턴들(35A)을 식각하여 물질 패턴들(35B)을 형성함으로써, 제3 개구부들(OP3)을 형성한다. 여기서, 제2 및 제3 개구부들(OP3)은 도전 패턴이 형성될 영역으로, 각 층의 제2 개구부(OP2)와 제3 개구부(OP3)는 상호 연결된다. 또한, 식각 조건에 따라, 물질 패턴들(35B)이 제1 베리어 패턴들(34A)에 비해 돌출되거나, 제1 베리어 패턴들(34A)이 물질 패턴들(35B)에 비해 돌출될 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 제2 및 제3 개구부들(OP2, OP3) 내에 도전 패턴(38)을 형성한다. 이때, 도전 패턴(38)을 형성하기 전에 제2 및 제3 개구부들(OP2, OP3) 내에 제2 베리어 패턴(37)을 형성할 수 있다. 예를 들어, 제2 베리어 패턴(37)은 티타늄, 티타늄질화물, 탄탈륨 및 탄탈륨질화물 중 적어도 하나를 포함한다. 또한, 도전 패턴(38)은 텅스텐 및 텅스텐 질화물 중 적어도 하나를 포함할 수 있다.
여기서, 제3 물질 패턴(35B)이 제1 베리어 패턴(34A)에 비해 돌출된 경우, 물질 패턴(35B)의 돌출 영역을 제2 베리어 패턴(37)이 감싸도록 형성된다. 즉, 물질 패턴(35B)의 일부가 제1 베리어 패턴(34A)에 비해 돌출되어 제2 베리어 패턴(37) 내로 함입될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제1 물질막들(31)이 제1 희생막이고 제2 물질막들(32)이 제2 희생막인 경우, 제2 물질막들(32)을 절연막으로 대체하는 공정을 추가로 실시할 수 있다. 예를 들어, 슬릿(SL)을 통해 제2 물질막들(32)을 제거하여 개구부들을 형성한 후, 개구부들 내에 절연막들을 형성한다.
또한, 제3 물질막(35)을 형성하는 대신에 제1 베리어막(34)을 두껍게 형성할 수 있다. 이러한 경우, 앞서 도 2a 내지 도 2c를 참조하여 설명한 도전막을 형성할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10b를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 반도체 패턴; 상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및 각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 반도체 패턴; 상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및 각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 반도체 패턴; 상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및 각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 12를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 반도체 패턴; 상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및 각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 도전막 11: 베리어 패턴
12: 물질 패턴 13: 도전 패턴
14: 절연막 15: 반도체 패턴

Claims (26)

  1. 반도체 패턴;
    상기 반도체 패턴이 관통하는 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역보다 두꺼운 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역에 상기 반도체 패턴을 감싸는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 제2 영역에 도전 패턴이 형성된 도전막들; 및
    각각의 상기 도전막들의 상기 제2 영역에 연결된 콘택 플러그들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제2 영역에 형성되고, 상기 도전 패턴을 감싸는 제2 베리어 패턴
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 패드 영역인
    반도체 장치.
  4. 제1항에 있어서,
    상기 물질 패턴은 비도전성인
    반도체 장치.
  5. 제1항에 있어서,
    상기 물질 패턴은 산화물, 질화물, 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 게르마늄 및 실리콘게르마늄 중 적어도 하나를 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 베리어 패턴은 티타늄, 티타늄질화물, 탄탈륨 및 탄탈륨질화물 중 적어도 하나를 포함하고, 상기 도전 패턴은 텅스텐 및 텅스텐 질화물 중 적어도 하나를 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 도전막들 중 하부 도전막의 상기 제1 영역은 상부 도전막에 의해 덮이고, 상기 제2 영역은 노출된
    반도체 장치.
  8. 제1항에 있어서,
    상기 도전 패턴은 상기 제1 영역의 사이드 영역까지 확장된
    반도체 장치.
  9. 제8항에 있어서,
    상기 제2 영역에 형성된 도전 패턴은 상기 제1 영역에 형성된 도전 패턴에 비해 두꺼운 두께를 갖는
    반도체 장치.
  10. 제1항에 있어서,
    각각의 상기 도전막들은 상기 제1 영역과 상기 제2 영역 사이에 위치된 제3 영역을 포함하고, 상기 도전막들은 상부 도전막의 상기 제2 영역 하부에 하부 도전막의 상기 제3 영역이 위치되도록 적층된
    반도체 장치.
  11. 계단 형태로 적층된 절연막들;
    상기 절연막들 사이에 개재되고, 상부 도전막에 의해 덮이는 셀 영역 및 연결 영역, 상부 도전막에 의해 노출된 패드 영역을 포함하고, 상기 셀 영역 및 상기 연결 영역은 상기 패드 영역과 상이한 물질로 형성된 도전막들;
    상기 도전막들의 상기 셀 영역을 관통하는 채널막들; 및
    각각의 상기 도전막들의 상기 패드 영역에 연결된 콘택 플러그들
    을 포함하는 반도체 장치.
  12. 제11항에 있어서,
    각각의 상기 도전막들은,
    상기 셀 영역 및 상기 연결 영역에 제1 베리어 패턴 및 상기 제1 베리어 패턴 내에 위치되고 상기 제1 베리어 패턴에 대해 식각 선택비를 갖는 물질 패턴이 형성되고, 상기 패드 영역에 도전 패턴이 형성된
    반도체 장치.
  13. 제12항에 있어서,
    각각의 상기 도전막들의 상기 패드 영역에 형성되고, 상기 도전 패턴을 감싸는 제2 베리어 패턴
    을 더 포함하는 반도체 장치.
  14. 제11항에 있어서,
    각각의 상기 도전막들은,
    상기 셀 영역 및 상기 연결 영역이 제1 베리어 패턴으로 채워지고, 상기 패드 영역에 도전 패턴이 형성된
    반도체 장치.

  15. 제11항에 있어서,
    상기 패드 영역은 상기 셀 영역 및 상기 연결 영역에 비해 두꺼운 두께를 갖는
    반도체 장치.
  16. 제11항에 있어서,
    상기 도전막들은 상부 도전막의 상기 패드 영역 하부에 하부 도전막의 상기 연결 영역이 위치되도록 적층된
    반도체 장치.
  17. 반도체 패턴 및 상기 반도체 패턴을 감싸고 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 물질막들을 제거하여 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 및 상기 슬릿 내에 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막이 형성된 상기 제1 개구부들 및 상기 슬릿 내에, 상기 제1 베리어막과 식각 선택비를 갖고 각각의 개구부들 내에 위치된 심들을 포함하는 제3 물질막을 형성하는 단계;
    상기 심들을 채우는 희생 패턴들을 형성하는 단계;
    상기 제1 개구부들 내에 형성된 제1 베리어막, 제3 물질막 및 희생 패턴을 일부 식각하여, 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 도전 패턴들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 개구부들을 형성하는 단계는,
    상기 희생 패턴에 의해 노출된 상기 제3 물질막을 식각하여 예비 제3 물질 패턴들을 형성하는 단계;
    상기 제1 베리어막의 일부를 식각하여 제1 베리어 패턴을 형성하는 단계;
    상기 희생 패턴들을 제거하는 단계; 및
    상기 제1 베리어 패턴에 의해 노출된 상기 예비 제3 물질 패턴들을 식각하여 제3 물질 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    각각의 상기 제1 물질막들의 제1 영역이 상부의 제1 물질막과 하부의 제1 물질막 사이에 개재되고, 상기 제1 영역으로부터 확장된 제2 영역이 노출되도록, 상기 적층물의 측벽을 계단 형태로 패터닝하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    각각의 상기 제1 개구부들은 상기 상부의 제2 물질막과 상기 하부의 제2 물질막 사이에 개재된 제1 영역 및 상기 제1 영역으로부터 확장되고 상기 제1 영역에 비해 두꺼운 두께를 갖는 제2 영역을 포함하는
    반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제3 물질막은 각각의 상기 제1 개구부들의 상기 제1 영역 사이드에 위치된 심을 포함하고, 상기 제2 영역은 오픈시키는 두께로 형성되는
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 희생 패턴들을 형성하는 단계는,
    상기 심을 채우고 상기 제2 영역은 오픈시키는 두께로, 상기 제1 개구부들 및 상기 슬릿 내에 희생막을 형성하는 단계; 및
    상기 슬릿 및 상기 제2 영역에 형성된 상기 희생막을 제거하여, 상기 희생 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 제2 개구부 형성시, 각각의 상기 제1 개구부들의 상기 제2 영역에 형성된 상기 제1 베리어막 및 제3 물질막이 완전히 제거되는
    반도체 장치의 제조 방법.
  24. 제20항에 있어서,
    각각의 상기 도전 패턴들은 상기 반도체 패턴이 관통하는 제1 영역, 상기 제1 영역으로부터 확장되고 상기 제1 영역에 비해 두꺼운 두께를 갖는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치된 제3 영역을 포함하는
    반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    각각의 상기 도전 패턴들의 상기 제2 영역에 연결된 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. 제17항에 있어서,
    상기 도전 패턴들을 형성하기 전에, 상기 도전 패턴들을 감싸는 제2 베리어 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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