KR20160094785A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20160094785A KR1020150016247A KR20150016247A KR20160094785A KR 20160094785 A KR20160094785 A KR 20160094785A KR 1020150016247 A KR1020150016247 A KR 1020150016247A KR 20150016247 A KR20150016247 A KR 20150016247A KR 20160094785 A KR20160094785 A KR 20160094785A
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Abstract

반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들; 상기 적층물들을 관통하는 반도체 패턴들; 상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들; 상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및 상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
종래의 3차원 비휘발성 메모리 장치는 희생막들과 절연막들을 교대로 적층하고, 적층된 희생막들을 도전막들로 대체시킴으로써, 적층된 메모리 셀들을 동시에 형성한다. 그러나, 희생막들을 도전막들로 대체시키는 공정의 난이도가 높고, 대체 과정에서 원하지 않는 곳에 도전 물질이 잔류하게 된다. 또한, 잔류한 도전 물질은 후속 공정에서 노출되어 화학 반응을 일으킨다. 따라서, 제조 공정의 수율이 저하되고, 소거 특성이 저하되고, 누설 전류가 발생하는 등의 문제점이 있다.
본 발명의 일 실시예는 제조 공정을 개선하고, 안정적인 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들; 상기 적층물들을 관통하는 반도체 패턴들; 상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들; 상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및 상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 희생막들 및 제1 절연막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 상기 적층물을 관통하는 필라들을 형성하는 단계; 상기 필라들을 덮도록 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 적층물, 상기 제2 절연막 및 상기 제3 절연막을 관통하는 제1 슬릿들을 형성하는 단계; 상기 제2 및 제3 절연막들의 엣지 영역을 식각하는 단계; 상기 제1 슬릿들의 상부를 밀폐시키고, 상기 제1 슬릿들 내에 위치된 에어 갭들을 포함하는 제4 절연막을 형성하는 단계; 상기 제1 슬릿들의 일부를 오픈시키도록, 상기 제4 절연막을 관통하는 적어도 하나의 제2 슬릿을 형성하는 단계; 상기 제1 및 제2 슬릿들을 통해 상기 희생막들을 제거하는 단계; 및 상기 희생막들이 제거된 영역들 내에 도전막들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막들 및 제1 절연막들을 교대로 형성하는 단계; 상기 희생막들 및 상기 제1 절연막들을 관통하는 제1 슬릿들을 형성하는 단계; 상기 제1 슬릿들의 상부 폭을 확장시키는 단계; 상기 제1 슬릿들의 상부가 밀폐되도록, 상기 희생막들 및 상기 제1 절연막들 상에 제2 절연막을 형성하는 단계; 상기 제1 슬릿들의 일부가 오픈되도록 상기 제2 절연막을 관통하는 제2 슬릿을 형성하는 단계; 상기 제1 및 제2 슬릿들을 통해 상기 희생막들을 제거하는 단계; 및 상기 희생막들이 제거된 영역 내에 도전막들을 형성하는 단계를 포함한다.
슬릿의 상부가 하부에 비해 넓은 폭을 갖도록 확장시킴으로써, 슬릿 내에 잔류하는 금속 잔류물의 높이를 조절할 수 있다. 또한, 절연물로 금속 잔류물을 보호함으로써, 후속 공정에서 금속 잔류물이 노출되는 것을 방지할 수 있다. 따라서, 금속 잔류물이 화학 반응에 의해 폭발하는 것을 방지할 수 있으며, 이를 통해, 제조 공정의 수율을 개선할 수 있다. 또한, 반도체 장치의 소거 특성이 저하되거나, 누설 전류가 발생하는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물들(ST), 반도체 패턴들(14), 플러그 패턴들(15), 절연 패턴들(16) 및 슬릿 절연막들(17)을 포함한다.
적층물들(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 여기서, 도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 절연막들(12)은 적층된 게이트 전극들을 절연시키기 위한 것일 수 있다. 여기서, 도전막들(11)은 티타늄(Ti), 탄탈륨(Ta), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐 질화물(WNx) 등의 금속물을 포함할 수 있고, 절연막들(12)은 산화물, 질화물 등을 포함할 수 있다.
반도체 패턴들(14)은 적층물들(ST)을 관통한다. 반도체 패턴들(14)은 선택 트랜지스터, 메모리 셀 등의 채널막일 수 있고, 실리콘(Si), 저마늄(Ge) 등을 포함할 수 있다. 반도체 패턴들(14)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 또한, 오픈된 중심 영역에는 절연막이 채워질 수 있다.
반도체 패턴들(14)과 도전막들(11)의 사이에는 메모리막(13)이 개재된다. 일 예로, 메모리막(13)은 반도체 패턴들(14)을 감싸는 형태를 가질 수 있다. 이러한 경우, 반도체 패턴들(14)과 도전막들(11)의 사이 및 반도체 패턴들(14)과 절연막들(12)의 사이에 메모리막(13)이 개재된다. 다른 예로, 메모리막(13)은 각각의 도전막들(11)을 감싸도록 C형태를 가질 수 있다. 이러한 경우, 반도체 패턴들(14)과 도전막들(11)의 사이 및 도전막들(11)과 절연막들(12)의 사이에 메모리막(13)이 개개재된다. 이들을 조합한 형태로 메모리막(13)을 형성하는 것도 가능하다. 메모리막(13)은 터널절연막, 데이터 저장막 및 전하차단막을 포함하며, 데이터 저장막은 실리콘, 질화물, 나노닷, 상변화 물질 등을 포함할 수 있다.
반도체 패턴들(14)의 형태에 따라, 메모리 스트링은 다양한 형태로 배열될 수 있다. 도 1a를 참조하면, 반도체 패턴들(14)이 수직 형태로 배열된다. 이러한 경우, 최상부 적어도 하나의 도전막(11)은 상부 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(11)은 하부 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 따라서, 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터가 직렬로 연결되어 하나의 메모리 스트링을 구성하며, 메모리 스트링은 수직으로 배열될 수 있다. 도 1b를 참조하면, 반도체 패턴들(14)이 U형태로 배열된다. 이러한 경우, 최상부 적어도 하나의 도전막(11)은 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 또한, 파이프 게이트(19)는 파이프 트랜지스터의 게이트 전극일 수 있다. 따라서, 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들, 파이프 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 제2 선택 트랜지스터가 직렬로 연결되어 하나의 메모리 스트링을 구성하며, 메모리 스트링은 U형태로 배열될 수 있다.
플러그 패턴들(15)은 반도체 패턴들(14)의 상부에 위치되고, 적층물(ST)에 비해 돌출된다. 플러그 패턴들(15)은 반도체 패턴들(14)과 전기적으로 연결될 수 있으며, 메모리막(13) 내에 위치될 수 있다. 따라서, 상호 연결된 반도체 패턴(14)과 플러그 패턴(15)이 필라 형태를 가질 수 있다. 예를 들어, 플러그 패턴들(15)은 폴리실리콘막을 포함한다.
절연 패턴들(16)은 적층물들(ST) 및 플러그 패턴들(15)의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는다. 예를 들어, 절연 패턴들(16)은 측벽이 계단 형태를 갖는다. 이와 같이, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖도록 함으로써, 슬릿(SL)의 상부가 하부에 비해 넓은 폭을 갖게 된다.
적층물들(ST)의 사이 및 절연 패턴들(16)의 사이에 슬릿들(SL, SL1, SL2)이 위치된다. 여기서, 슬릿들(SL, SL1, SL2)의 위치, 간격 등은 워드라인을 공유하는 메모리 스트링들의 개수에 따라 결정될 수 있다. 예를 들어, 도 1a를 참조하면, 이웃한 슬릿들(SL)의 사이에 일 방향으로 적어도 4개의 스트링들이 배열될 수 있다. 또한, 슬릿들(SL)은 반도체 패턴들(14)의 형태에 따라 다양한 위치, 형태로 형성될 수 있다. 예를 들어, 도 1b를 참조하면, 반도체 패턴(14)이 U형태를 갖는 경우, 하나의 반도체 패턴(14)에 포함된 수직 패턴들 사이에 제2 슬릿(SL2)이 위치되고, 이웃한 반도체 패턴들(14) 사이에 제1 슬릿(SL1)이 위치된다.
슬릿들(SL, SL1, SL2) 내에 슬릿 절연막들(17, 20)이 위치된다. 예를 들어, 도 1b를 참조하면, 제1 슬릿들(SL1) 내에 형성된 슬릿 절연막(20)은 절연 패턴(16)과 연결될 수 있다.
슬릿 절연막들(17, 20)은 산화물, 질화물 등을 포함할 수 있다. 또한, 슬릿 절연막들(17, 20)은 내부에 에어 갭(AG)을 포함할 수 있으며, 슬릿 절연막들(17, 20)에 포함된 에어 갭(AG)들은 상이한 높이에 위치될 수 있다.
예를 들어, 슬릿 절연막들(17)은 금속 잔류물들(18)을 포함할 수 있고, 금속 잔류물(18)은 도전막들(11)과 동일한 물질을 포함할 수 있다. 금속 잔류물들(18)은 슬릿 절연막들(17)의 내부에 위치되므로, 외부로 노출되지 않는다. 예를 들어, 금속 잔류물(18)은 절연 패턴(16)의 상부면에 비해 낮게 위치되거나, 플러그 패턴(15)의 상부면에 비해 낮게 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 슬릿 절연막(17)의 내부에 위치된 금속 잔류물(18)이 외부로 노출되지 않으므로, 금속 잔류물(18)이 화학 가스와 반응하여 폭발하는 것을 방지할 수 있다. 따라서, 소거 특성이 저하되는 것을 방지하고, 누설 전류가 발생하는 것을 방지할 수 있다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 희생막들(21) 및 제1 절연막들(22)을 교대로 형성한다. 여기서, 희생막들(21)은 제1 절연막들(22)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 희생막들(21)이 질화물을 포함하고 제1 절연막들(22)이 산화물을 포함하거나, 희생막들(21)이 산화물을 포함하고 제1 절연막들(22)이 질화물을 포함할 수 있다.
또한, 희생막들(21)과 제1 절연막들(22)은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 또한, 최상부에 위치된 제1 절연막(22)은 후속 공정에서 하드 마스크로 사용하도록, 나머지 제1 절연막들(22)에 비해 두꺼운 두께로 형성될 수 있다. 또는, 희생막들(21)과 제1 절연막들(22)의 상부에 하드 마스크용 제2 절연막(23)을 더 형성할 수 있다. 여기서, 제2 절연막(23)은 산화물을 포함할 수 있다.
이어서, 제2 절연막(23), 희생막들(21) 및 제1 절연막들(22)을 관통하는 개구부들(OP)을 형성한 후, 개구부들(OP) 내에 메모리막들(24) 및 반도체 패턴들(25)을 형성한다. 여기서, 메모리막들(24)은 반도체 패턴들(25)을 각각 감싸도록 형성될 수 있다.
도 2b를 참조하면, 반도체 패턴들(25)을 일부 깊이 제거하여 개구부들(OP)의 상부를 재오픈시킨다. 예를 들어, 메모리막들(24)이 노출되도록 반도체 패턴들(25)만 식각하거나, 반도체 패턴들(25) 및 메모리막들(24)을 식각할 수 있다.
이어서, 재오픈된 개구부들(OP) 내에 플러그 패턴들(26)을 형성한다. 플러그 패턴들(26)은 반도체 패턴들(25)의 상부에 위치되고, 반도체 패턴들(25)과 전기적으로 연결된다.
도 2c를 참조하면, 반도체 패턴들(25) 사이에 위치되고, 제2 절연막(23), 희생막들(21) 및 제1 절연막들(22)을 관통하는 제1 슬릿들(SL1)을 형성한다. 이어서, 제1 슬릿들(SL1)을 채우도록 제3 절연막(27)을 형성한다. 여기서, 제3 절연막(27)은 제1 슬릿들(SL1)의 내부 및 제2 절연막(23)의 상부에 형성될 수 있다. 또한, 제3 절연막(27)은 산화물을 포함할 수 있다.
도 2d를 참조하면, 제3 절연막(27), 제2 절연막(23), 희생막들(21) 및 제1 절연막들(22)을 관통하는 제2 슬릿들(SL2)을 형성한다. 예를 들어, 제3 절연막(27) 상에 제1 마스크 패턴(28)을 형성한 후, 제1 마스크 패턴(28)을 식각베리어로 제3 절연막(27), 제2 절연막(23), 희생막들(21) 및 제1 절연막들(22)을 식각한다. 여기서, 제1 마스크 패턴(28)은 제2 슬릿들(SL2)이 형성될 영역을 노출시키는 라인 형태의 개구부들을 포함하고, 반도체 패턴들(25) 및 플러그 패턴들(26)을 덮는 형태를 가질 수 있다. 또한, 제2 슬릿들(SL2)은 희생막들(21)을 모두 노출시키는 깊이로 형성된다.
도 2e를 참조하면, 하부의 제3 절연막(27)의 엣지 영역을 노출시키도록 제1 마스크 패턴(28)을 축소시킨다. 이어서, 축소된 마스크 패턴(28A)을 식각베리어로 제3 절연막(27)의 엣지 영역을 식각한다. 이때, 제3 절연막(27)의 엣지 영역을 일부 깊이 식각하거나, 하부의 제2 절연막(23)까지 식각할 수 있다. 이를 통해, 제3 절연 패턴(27A) 및 제2 절연 패턴(23A)을 포함하는 절연 패턴(ISP)이 형성되며, 절연 패턴(ISP)은 엣지 영역이 중심 영역에 비해 낮은 높이를 갖게 된다. 따라서, 제2 슬릿(SL2)의 상부가 하부에 비해 넓은 폭(W2>W1)을 갖게 된다. 또한, 제1 마스크 패턴(28A) 축소 및 식각 공정을 반복 수행함으로써, 절연 패턴(ISP)의 측벽이 계단 형태를 갖도록 패터닝할 수 있다.
도 2f를 참조하면, 제1 마스크 패턴(28A)을 제거한 후, 제4 절연막(29)을 형성한다. 제4 절연막(29)은 산화물을 포함할 수 있다. 또한, 제4 절연막(29)은 절연 패턴(ISP)의 상부에 형성되며, 제2 슬릿(SL2)의 일부에 형성된다. 이때, 증착 공정의 한계 상, 제2 슬릿들(SL2)의 하부가 완전히 채워지기 전에 제2 슬릿들(SL2)의 상부가 밀폐될 수 있다. 따라서, 제4 절연막(29)은 제2 슬릿들(SL2) 내에 위치된 빈 공간, 즉, 에어 갭을 포함할 수 있다.
도 2g를 참조하면, 제4 절연막(29)을 관통하고, 제2 슬릿들(SL2)의 일부를 오픈시키는 적어도 하나의 제3 슬릿(SL3)을 형성한다. 예를 들어, 제4 절연막(29) 상에 제2 마스크 패턴(33)을 형성한다. 제2 마스크 패턴(33)은 제2 슬릿들(SL2)을 간헐적으로 노출시키는 아일랜드 형태의 개구부들을 포함할 수 있다. 이어서, 제2 마스크 패턴(33)을 식각베리어로 제4 절연막(29)을 식각하여 제3 슬릿(SL3)을 형성한다. 이때, 에어 갭(AG)을 노출시키도록 제4 절연막(29)을 식각하며, 이를 통해, 제2 슬릿들(SL2)의 일부가 다시 오픈된다.
도 2h를 참조하면, 제2 마스크 패턴(33)을 제거하고, 제2 및 제3 슬릿들(SL2, SL3)을 통해 노출된 희생막들(21)을 선택적으로 제거한다. 이때, 제2 및 제3 슬릿들(SL2, SL3) 내에 제4 절연막(29)이 잔류하는 경우, 제4 절연막(29)을 식각하여 희생막들(21)을 노출시킨 후에 희생막들(21)을 제거한다.
여기서, 제1 슬릿들(SL1) 내에 형성된 제3 절연 패턴(27A)은 잔류하는 제1 절연막들(22)을 지지한다. 또한, 제4 절연막(29)에 의해 적층물들의 상부가 고정되므로, 적층물들이 기울어지는 것을 방지할 수 있다. 따라서, 안정적인 구조에서 희생막들(21)을 선택적으로 제거할 수 있다.
도 2i를 참조하면, 희생막들(21)이 제거된 영역에 도전막들(30)을 형성한다. 예를 들어, 희생막들(21)이 제거된 영역의 전면을 따라 베리어막을 형성한 후, 상기 영역들을 채우도록 금속막을 형성한다. 여기서, 베리어막은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있고, 금속막은 텅스텐(W), 텅스텐질화묵(WNx)을 포함할 수 있다. 이어서, 제2 슬릿들(SL2)의 내벽에 형성된 금속막 및 베리어막을 제거하여, 적층된 도전막들(30)을 상호 분리시킨다. 이때, 제4 절연막(29)과 접하는 에어 갭(AG)의 최상부에 형성된 금속막이 제거되지 않고, 에어 갭(AG) 내에 금속 잔류물(31)로 잔류될 수 있다.
참고로, 도전막들(30)을 형성하기 전에, 희생막들(21)이 제거된 영역 내에 메모리막을 추가로 형성하는 것도 가능하다. 추가로 형성되는 메모리막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다.
도 2j를 참조하면, 제5 절연막(32)을 형성한다. 제5 절연막(32)은 제2 및 제3 슬릿들(SL2, SL3)의 내부 및 제4 절연막(29) 상에 형성될 수 있다. 여기서, 제5 절연막(32)은 내부에 에어 갭(AG)을 포함할 수 있다. 이어서, 절연 패턴(ISP)의 상부면이 노출되도록 제5 절연막(32) 및 제4 절연막(29)을 평탄화한다. 여기서, 금속 잔류물(31)은 절연 패턴(ISP)의 상부면에 비해 낮게 위치되거나, 플러그 패턴(26)의 상부면에 비해 낮게 위치된다. 따라서, 평탄화 공정을 실시하더라도 금속 잔류물(31)이 외부로 노출되지 않는다. 또한, 제2 슬릿(SL2)의 내부에 제5 절연막(32)이 형성되어 금속 잔류물(31)의 하부를 감싸므로, 에어 갭(AG) 내에도 금속 잔류물(31)이 노출되지 않는다. 따라서, 제2 슬릿(SL2) 내에 금속 잔류물(31)이 잔류되더라도, 금속 잔류물(31)은 절연물에 의해 완전히 보호되므로, 후속 공정에서 노출 및 화학 가스와 반응하는 것을 방지할 수 있다.
한편, 도 1b를 참조하여 설명한 반도체 장치는 앞서 설명한 제조 방법을 응용하여 제조할 수 있다. 예를 들어, 파이프 게이트용 도전막을 식각하여 트렌치를 형성한 후, 트렌치 내에 희생막을 채운다. 이어서, 파이프 게이트용 도전막 상에 희생막들 및 제1 절연막들을 교대로 형성한다. 이어서, 적어도 두 개의 개구부들이 하나의 트렌치와 연결되도록 개구부들을 형성한 후, 개구부들을 통해 트렌치 내의 희생막을 제거한다. 이를 통해, U 형태의 개구부들이 형성된다. 이어서, 개구부들 내에 메모리막들 및 반도체 패턴들을 형성한다. 그 이후의 공정들은 앞서 설명한 바와 동일하게 진행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2i를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들; 상기 적층물들을 관통하는 반도체 패턴들; 상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들; 상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및 상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 제조가 용이하고 구조가 안정된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 개선할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들; 상기 적층물들을 관통하는 반도체 패턴들; 상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들; 상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및 상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 제조가 용이하고 구조가 안정된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 특성 또한 개선시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들; 상기 적층물들을 관통하는 반도체 패턴들; 상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들; 상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및 상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 4를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 제조가 용이하고 구조가 안정된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 개선할 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들; 상기 적층물들을 관통하는 반도체 패턴들; 상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들; 상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및 상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 제조가 용이하고 구조가 안정된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 메모리막 14: 반도체 패턴
15: 플러그 패턴 16: 절연 패턴
17: 슬릿 절연막 18: 금속 잔류물

Claims (18)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물들;
    상기 적층물들을 관통하는 반도체 패턴들;
    상기 반도체 패턴들의 상부에 위치되고, 상기 적층물들에 비해 돌출된 플러그 패턴들;
    상기 적층물들 및 상기 플러그 패턴들의 상부에 위치되고, 엣지 영역이 중심 영역에 비해 낮은 높이를 갖는 절연 패턴들; 및
    상기 적층물들의 사이 및 절연 패턴들의 사이에 위치된 슬릿 절연막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 절연 패턴들의 측벽은 계단 형태를 갖는
    반도체 장치.
  3. 제1항에 있어서,
    각각의 상기 슬릿 절연막들은 상부가 하부에 비해 넓은 폭을 갖는
    반도체 장치.
  4. 제1항에 있어서,
    각각의 상기 슬릿 절연막들은 내부에 에어 갭을 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    각각의 상기 슬릿 절연막들은 내부에 금속 잔류물을 포함하는
    반도체 장치.
  6. 제5항에 있어서,
    상기 금속 잔류물은 상기 절연 패턴의 상부면에 비해 낮게 위치된
    반도체 장치.
  7. 제5항에 있어서,
    상기 금속 잔류물은 상기 플러그 패턴의 상부면에 비해 낮게 위치된
    반도체 장치.
  8. 교대로 적층된 희생막들 및 제1 절연막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 상기 적층물을 관통하는 필라들을 형성하는 단계;
    상기 필라들을 덮도록 상기 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 적층물, 상기 제2 절연막 및 상기 제3 절연막을 관통하는 제1 슬릿들을 형성하는 단계;
    상기 제2 및 제3 절연막들의 엣지 영역을 식각하는 단계;
    상기 제1 슬릿들의 상부를 밀폐시키고, 상기 제1 슬릿들 내에 위치된 에어 갭들을 포함하는 제4 절연막을 형성하는 단계;
    상기 제1 슬릿들의 일부를 오픈시키도록, 상기 제4 절연막을 관통하는 적어도 하나의 제2 슬릿을 형성하는 단계;
    상기 제1 및 제2 슬릿들을 통해 상기 희생막들을 제거하는 단계; 및
    상기 희생막들이 제거된 영역들 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 도전막들 형성시, 상기 에어 갭들의 내부에 도전막이 형성되는
    반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 에어 갭 내의 도전막은 상기 제3 절연막의 상부면에 비해 낮게 위치된
    반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 에어 갭 내의 도전막은 상기 필라의 상부면에 비해 낮게 위치된
    반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 필라들을 형성하는 단계는,
    상기 제2 절연막 및 상기 적층물을 관통하는 개구부들을 형성하는 단계;
    상기 개구부들 내에 반도체 패턴들을 형성하는 단계;
    상기 반도체 패턴들을 일부 깊이 식각하는 단계; 및
    상기 반도체 패턴들이 식각된 영역 내에 플러그 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 제2 및 제3 절연막들의 엣지 영역을 식각하는 단계는,
    상기 제1 슬릿들 형성시 사용한 마스크 패턴을 축소시키는 단계;
    상기 축소된 마스크 패턴을 식각베리어로 상기 제2 및 제3 절연막들의 엣지 영역을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 제2 슬릿을 형성하는 단계는,
    각각의 상기 제1 슬릿들을 간헐적으로 노출시키는 개구부를 포함하는 마스크 패턴을 식각베리어로, 상기 제4 절연막을 식각하는
    반도체 장치의 제조 방법.
  15. 희생막들 및 제1 절연막들을 교대로 형성하는 단계;
    상기 희생막들 및 상기 제1 절연막들을 관통하는 제1 슬릿들을 형성하는 단계;
    상기 제1 슬릿들의 상부 폭을 확장시키는 단계;
    상기 제1 슬릿들의 상부가 밀폐되도록, 상기 희생막들 및 상기 제1 절연막들 상에 제2 절연막을 형성하는 단계;
    상기 제1 슬릿들의 일부가 오픈되도록 상기 제2 절연막을 관통하는 제2 슬릿을 형성하는 단계;
    상기 제1 및 제2 슬릿들을 통해 상기 희생막들을 제거하는 단계; 및
    상기 희생막들이 제거된 영역 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 슬릿의 상부 폭을 확장시키는 단계는,
    상기 제1 절연막들 중 최상부 제1 절연막의 엣지 영역을 선택적으로 식각하는
    반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 절연막은 상기 제1 슬릿들 내에 위치된 에어 갭들을 포함하고, 상기 도전막들 형성시 상기 에어 갭들 내에 도전막들이 형성되는
    반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 에어 갭들 내의 도전막들은 상기 제1 절연막들 중 최상부 제1 절연막의 상부면에 비해 낮게 위치된
    반도체 장치의 제조 방법.
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