KR101584113B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법을 제공한다. 이 방법에 따르면, 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 패터닝하여 트렌치를 형성하고, 트렌치에 노출된 희생막들을 제거하여 리세스 영역들을 형성한다. 정보저장막을 형성하고, 정보저장막 상에 리세스 영역들을 채우는 게이트 도전막을 형성한다. 이때, 트렌치 내에 게이트 도전막으로 둘러싸인 빈 영역이 정의된다. 게이트 도전막에 등방성 식각 공정을 수행하여 상기 리세스 영역들 내에 각각 배치되고 서로 분리된 게이트 전극들을 형성한다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 반도체 메모리 장치가 제안되고 있다. 하지만, 새로운 구조에 의한 공정의 불안정성 및/또는 제품의 신뢰성 저하 등의 문제점들이 발생되어, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 3차원 반도체 메모리 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제조 공정의 공정 마진을 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 3차원 반도체 메모리 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층시키는 것; 상기 절연막들 및 희생막들을 관통하는 활성 패턴을 형성하는 것; 상기 절연막들 및 희생막들을 연속적으로 패터닝하여 트렌치를 형성하는 것; 상기 트렌치에 노출된 희생막들을 제거하여 상기 활성 패턴의 측벽을 노출시키는 리세스 영역들을 형성하는 것; 상기 기판 상에 정보저장막을 형성하는 것; 상기 정보저장막을 갖는 기판 상에 상기 리세스 영역들을 채우는 게이트 도전막을 형성하되, 상기 트렌치 내에 상기 게이트 도전막으로 둘러싸인 빈 영역이 정의되는 것; 및 상기 빈 영역을 갖는 상기 게이트 도전막에 등방성 식각 공정을 수행하여 상기 리세스 영역들 내에 각각 배치되고 서로 분리된 게이트 전극들을 형성하는 것을 포 함한다.
일 실시예에 따르면, 상기 빈 영역의 바닥면은 상기 게이트 도전막으로 이루어지고, 상기 빈 영역의 바닥면은 상기 리세스 영역들 중에서 최하부의 리세스 영역을 채우는 게이트 도전막의 일부분의 상면 보다 낮을 수 있다.
일 실시예에 따르면, 상기 등방성 식각 공정에 의하여 상기 트렌치에 인접한 상기 게이트 전극들의 측벽들은 상기 트렌치에 인접한 상기 패터닝된 절연막의 측벽들에 비하여 옆으로 더 리세스될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 트렌치 및 상기 게이트 전극들 옆의 리세스 영역들의 일부분들을 채우는 소자분리 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치는 경사진 측벽을 갖도록 형성될 수 있으며, 상기 트렌치의 하단의 폭은 상기 트렌치의 상단의 폭 보다 작을 수 있다. 이 경우에, 상기 게이트 전극들 중에서 최상부의 게이트 전극의 폭은 최하부의 게이트 전극의 폭 보다 작을 수 있다.
일 실시예에 따르면, 상기 희생막들 및 절연막들을 적층시키기 전에, 상기 방법은 상기 기판 상에 버퍼 유전막을 형성하는 것을 더 포함할 수 있다. 최하부의 희생막은 상기 버퍼 유전막 바로 상에 형성될 수 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 메모리 장치를 제공한다. 이 장치는 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연 패턴들; 상기 절연 패턴들 및 게이트 전극들을 관통하는 활성 패턴; 상기 활성 패 턴 및 게이트 전극들 사이에 개재된 정보 저장막; 상기 절연 패턴들 및 게이트 전극들 일측의 기판 상에 배치된 소자분리 패턴을 포함한다. 상기 게이트 전극들 및 절연 패턴들은 상기 소자분리 패턴들에 인접한 외측벽들을 갖고, 상기 각 게이트 전극의 상기 외측벽은 상기 각 게이트 전극 바로 위에 위치한 절연 패턴의 외측벽에 비하여 상기 활성 패턴을 향하여 옆으로 리세스되어 있다.
일 실시예에 따르면, 상기 각 게이트 전극의 상기 외측벽이 리세스된 것에 의하여 언더컷 영역이 정의되고, 상기 소자분리 패턴은 연장되어 상기 언더컷 영역을 채울 수 있다.
일 실시예에 따르면, 상기 게이트 전극들의 상면들은 상기 기판의 상면에 평행한 제1 방향으로의 폭들을 가질 수 있다. 상기 게이트 전극들 및 절연 패턴들은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장될 수 있다. 이때, 상기 게이트 전극들 중에서 최하부의 게이트 전극의 상면의 폭은 상기 게이트 전극들 중에서 최상부의 게이트 전극의 상면의 폭 보다 클 수 있다. 이 경우에, 상기 절연 패턴들의 외측벽들은 경사진 형태일 수 있다.
일 실시예에 따르면, 상기 게이트 전극들 중에서 최하부의 게이트 전극은 상기 최하부의 게이트 전극 아래의 상기 기판에 정의된 제1 채널 영역 및 상기 최하부의 게이트 전극 옆의 상기 활성 패턴에 정의된 제2 채널 영역을 제어할 수 있다. 이때, 상기 제1 채널 영역의 문턱전압은 상기 제2 채널 영역의 문턱전압과 다를 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 리세스 영역을 채우는 게이트 도전막을 형성할 때, 트렌치 내에 게이트 도전막으로 둘러싸인 빈 영역이 정의된다. 상기 빈 영역을 갖는 게이트 도전막을 등방성 식각 공정으로 식각하여 게이트 전극들을 형성한다. 상기 빈 영역을 통하여 상기 등방성 식각 공정이 수행됨으로써, 상기 빈 영역의 바닥면 및 측벽을 이루는 게이트 도전막이 실질적으로 동시에 식각될 수 있다. 그 결과, 게이트 전극들을 실질적으로 동시에 분리시킬 수 있어 적층된 게이트 전극들을 실질적으로 동시에 분리시킬 수 있다. 이로써, 다른 구조물들의 손상(ex, 정보저장막의 손상 및/또는 트렌치의 변형등)을 최소화하여 고집적화에 최적화되고 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치를 구현할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어 서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1 내지 도 8은 본 발명의 기술적 사상에 기초한 제1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이며, 도 9는 도 6의 A 부분을 확대한 단면도이다.
도 1을 참조하면, 기판(100) 상에 희생막들(110L,110,110U) 및 절연막들(120,120U)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판등일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다. 상기 희생막들(110L,110,110U)은 상기 절연막들(120,120U)에 대하여 식각선택비를 갖는 물질로 형성되는 것이 바람직하다. 예컨 대, 상기 절연막들(120,120U)이 산화물로 형성될 수 있으며, 상기 희생막들(110L,110,110U)은 질화물 및/또는 산화질화물등을 포함할 수 있다. 본 발명은 여기에 한정되지 않는다. 상기 절연막들(120,120U)은 다른 절연물질로 형성될 수 있으며, 상기 희생막들(110L,110,110U)은 상기 절연막들(120,120U)에 대하여 식각선택비를 갖는 다른 물질로 형성될 수 있다. 상기 희생막들(110L,110,110U)은 서로 동일한 물질로 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 절연막들(120,120U)도 서로 동일한 물질로 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 희생막들(110L,110,110U)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 일 실시예에 따르면, 상기 희생막들(110L,110,110U) 중에서 최하부의 희생막(110L) 및 최상부의 희생막(110U)은 상기 최하부 및 최상부의 희생막들(110L,110U) 사이에 위치한 희생막들(110)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 최하부 및 최상부의 희생막들(110L,110U) 사이의 희생막들(110)은 서로 동일한 두께로 형성될 수 있다. 일 실시예에 따르면, 상기 절연막들(120,120U) 중에서 최상부의 절연막(120U)은 그 아래의 절연막들(120)에 비하여 두껍게 형성될 수 있다. 상기 최상부의 절연막(120) 아래의 절연막들(120)은 서로 동일한 두께로 형성될 수 있다.
상기 희생막들(110L,110,110U) 및 절연막들(120,120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 유전막(105)이 형성될 수 있다. 상기 희생막들(110L,110,110U) 및 절연막들(120,120U)은 상기 버퍼 유전막(105) 상에 형성될 수 있다. 상기 최하부의 희생막(110L)이 상기 버퍼 유전막(105) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 유전막(105)은 상기 희생막들(110L,110,110U)에 대하여 식각선택비를 갖는 유전물질로 형성되는 것이 바람직하다. 예컨대, 상기 버퍼 유전막(105)은 산화물, 특히, 열산화물로 형성될 수 있다.
상기 희생막들(110L,110,110U) 및 절연막들(120,120U)을 형성하기 전에, 상기 기판(100)의 상면에 문턱전압 조절을 위한 도펀트들을 주입할 수 있다. 이에 대한 구체적인 내용은 하술한다.
도 2를 참조하면, 상기 절연막들(120U,120) 및 희생막들(110U,110,110L)을 연속적으로 패터닝하여 상기 기판(100)을 노출시키는 채널 개구부들(125)을 형성한다. 상기 채널 개구부들(125)은 홀 형태일 수 있다. 상기 채널 개구부들(125)은 서로 이격되어 있다. 상기 채널 개구부들(125)은 제1 방향 및 상기 제1 방향에 직교(perpendicular)한 제2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 방향 및 제2 방향은 상기 기판의 상면과 평행하다. 도면에서 x축 방향은 상기 제1 방향에 해당할 수 있으며, y축 방향은 상기 제2 방향에 해당할 수 있다. 상기 채널 개구부(125)는 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 채널 개구부(125)은 홀 형태 이외에 다른 형태로 구현될 수도 있다. 일 실시예에 따르면, 상기 채널 개구부는 상기 제1 방향(y축 방향)으로 연장된 그루브 형태일 수도 있다.
도 3을 참조하면, 상기 채널 개구부(125) 내에 활성 패턴(130)을 형성한다. 상기 활성 패턴(130)은 상기 채널 개구부(125)에 노출된 기판(100)과 접촉하는 것이 바람직하다. 상기 활성 패턴(130)은 상기 제1 및 제2 방향들에 수직한 제3 방향 으로 연장될 수 있다. 상기 제3 방향은 도면에서 z축 방향에 해당할 수 있다. 상기 제3 방향은 상기 기판(100)의 상면에 수직(vertical)할 수 있다. 상기 활성 패턴(130)은 반도체 물질로 형성되는 것이 바람직하다. 상기 활성 패턴(130)은 상기 제1 타입의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다. 상기 활성 패턴(130)을 형성하는 일 방법을 설명한다. 상기 채널 개구부들(125)를 갖는 기판(100) 상에 활성막을 콘포말(conformal)하게 형성할 수 있다. 상기 활성막은 화학기상증착법 또는 원자층 적층법등으로 형성될 수 있다. 상기 활성막은 반도체물질로 형성되는 것이 바람직하다. 예컨대, 상기 활성막은 실리콘, 게르마늄, 실리콘-게르마늄 및/또는 화합물 반도체 물질등으로 형성될 수 있다. 일 실시예에 따르면, 상기 활성막은 상기 기판(100)과 동일한 물질로 형성될 수 있다. 상기 활성막은 다결정 상태일 수 있다. 상기 활성막 상에 상기 채널 개구부(125)을 채우는 충전 유전막을 형성할 수 있다. 상기 충전 유전막은 상기 희생막들(110L,110,110U)에 대하여 식각선택비를 갖는 유전물질로 형성될 수 있다. 예컨대, 상기 충전 유전막은 산화물등으로 형성될 수 있다. 상기 충전 유전막 및 활성막을 상기 최상부의 절연막(120U)이 노출될때까지 평탄화시키어 상기 채널 개구부(125)내에 활성 패턴(130) 및 충전 유전 패턴(135)을 형성할 수 있다. 상기 활성 패턴(130)은 도시된 바와 같이 속이 빈 파이프 형태(pipe-shaped), 실린더 형태(cylinder-shaped) 또는 마카로니 형태(macaroni-shaped) 등으로 형성될 수 있으며, 상기 활성 패턴(130)의 내부는 상기 충전 유전 패턴(135)으로 채워질 수 있다.
한편, 일 실시예에 따르면, 상기 충전 유전 패턴(135)이 생략되고 도 13에 개시된 바와 같이 활성 패턴(도 13의 130a)이 상기 채널 개구부(125)를 완전히 채울 수 있다. 이 경우에, 상기 활성막이 상기 채널 개구부(125)를 완전히 채우도록 형성된 후에, 상기 활성막을 상기 최상부의 절연막(120U)이 노출될때까지 평탄화시키어 상기 활성 패턴(도 13의 130a)을 형성할 수 있다. 이와는 달리, 상기 채널 개구부(125)에 노출된 기판을 시드층으로 사용하여 선택적 에피택시얼 성장 공정을 수행하여 상기 채널 개구부(125)를 완전히 채우는 활성 패턴(도 13의 130a)을 형성할 수도 있다. 상기 활성 패턴(도 13의 130a)이 상기 선택적 에피택시얼 성장 공정으로 형성되는 경우에, 상기 활성 패턴(도 13의 130a)은 단결정 상태일 수 있다.
도 4를 참조하면, 상기 절연막들(120U,120) 및 희생막들(110U,110,110L)을 연속적으로 패터닝하여 트렌치들(140, trench)을 형성한다. 상기 트렌치들(140)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La,110a,110Ua) 및 절연 패턴들(120a,120Ua)을 정의한다. 상기 트렌치들(140)은 상기 제2 방향(y축 방향)으로 나란히 연장될 수 있다. 이로써, 상기 희생 패턴들(110La,110a,110Ua) 및 절연 패턴들(120a,120Ua)도 상기 제2 방향(y축 방향)으로 나란히 연장된 라인 형태들일 수 있다. 상기 제1 방향(x축 방향)으로 배열된 활성 패턴들(130)은 하나의 행을 이루고, 상기 제2 방향(y축 방향)으로 배열된 활성 패턴들(130)은 하나의 열을 이룬다. 상기 기판의 복수의 행들 및 복수의 열들이 배열될 수 있다. 상기 각 트렌치(140)는 인접한 한쌍의 상기 열들 사이에 배치되는 것이 바람직하다. 상기 하나의 열에 포함된 복수의 활성 패턴들(130)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La,110a,110Ua) 및 절연 패턴들(120a,120Ua)을 포함하는 하나의 적층 구조를 관통할 수 있다.
상기 트렌치(140)의 측벽에 상기 희생 패턴들(110La,110a,110Ua) 및 절연 패턴들(120a,120Ua)이 노출된다. 상기 트렌치(140)의 바닥에 상기 버퍼 유전막(105)이 노출될 수 있다. 이와는 달리, 상기 트렌치(140)의 형성시에, 상기 버퍼 유전막(105) 및 기판(100)이 식각되어, 상기 트렌치(140)의 바닥에 상기 기판(100)이 노출될 수도 있다. 이하, 설명의 편의를 위하여 상기 트렌치(140)의 바닥면이 상기 버퍼 유전막(105)인 실시예를 주로 설명한다.
도 5를 참조하면, 상기 트렌치(140)에 노출된 희생 패턴들(110La,110a,110Ua)을 제거하여 리세스 영역들(145L,145,145U)을 형성한다. 상기 노출된 희생 패턴들(110La,110a,110Ua)은 습식 식각에 의하여 제거될 수 있다. 상기 리세스 영역들(145L,145,145U)은 상기 희생 패턴들(110La,110a,110Ua)과 접하던 활성 패턴(130)의 측벽의 일부분들을 각각 노출시키는 것이 바람직하다. 상기 리세스 영역들(145L,145,145U) 중에서 최하부의 리세스 영역(145L)은 최하부의 희생 패턴(110La)이 제거되어 형성되고, 최상부의 리세스 영역(145U)은 최상부의 희생 패턴(110Ua)이 제거되어 형성된다. 최하부 및 최상부의 리세스 영역들(145L,145U) 사이의 리세스 영역들(145)은 상기 최하부 및 최상부의 희생 패턴들(110La,110Ua) 사이의 희생 패턴들(110a)이 제거되어 형성된다. 상기 최하부의 리세스 영역(145L)의 바닥면은 상기 버퍼 유전막(105)의 일부분으로 이루어질 수 있다. 상기 버퍼 유전막(105)이 생략되는 경우에, 상기 최하부의 리세스 영역(145L)의 바닥면은 상기 기판(100)의 일부분으로 이루어질 수도 있다.
도 6을 참조하면, 상기 리세스 영역들(145L,145,145U)을 갖는 기판(100) 상에 정보저장막(150)을 형성한다. 상기 정보저장막(150)은 우수한 단차도포성을 제공할 수 있는 증착 기술(예컨대, 화학기상증착법 또는 원자층 증착법등)을 사용하여 형성될 수 있다. 이로써, 상기 정보저장막(150)은 콘포말(conformal)하게 형성될 수 있다. 일 실시예에 따르면, 상기 정보 저장막(150)은 상기 리세스 영역들(145L,145,145U)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보저장막(150)은 상기 리세스 영역들(145L,145,145U)을 완전히 채우지 않는다.
상기 정보저장막(150)은 전하 저장층을 포함할 수 있다. 예컨대, 상기 정보저장막(150)은 트랩 절연막, 부유 게이트 및/또는 도전성 나노 도트들(nano dots)을 포함하는 절연막등 을 포함할 수 있다. 이에 더하여, 상기 정보저장막(150)은 터널 절연막 및 블로킹 절연막을 더 포함할 수 있다. 상기 터널 절연막은 단일층 또는 다층으로 형성될 수 있다. 상기 블로킹 절연막도 단일층 또는 다층으로 형성될 수 있다. 상기 블로킹 절연막은 상기 터널 절연막에 비하여 높은 유전상수를 갖는 고유전물질을 포함할 수 있다. 상기 터널 절연막을 형성한 후에, 상기 전하 저장층을 형성하고, 상기 전하저장층을 형성한 후에 상기 블로킹 절연막을 형성할 수 있다.
상기 정보저장막(150)을 갖는 기판(100) 상에 게이트 도전막(155)을 형성한다. 상기 게이트 도전막(155)은 상기 리세스 영역들(145L,145,145U)을 채운다. 도 9는 도 6의 A부분을 확대한 단면도이다. 도 6 및 도 9를 참조하여 상기 게이트 도 전막(155)에 대하여 좀더 구체적으로 설명한다.
도 6 및 도 9를 참조하면, 상술된 바와 같이, 게이트 도전막(155)은 상기 리세스 영역들(145L,145,145U)을 채운다. 이때, 상기 트렌치(140) 내에 상기 게이트 도전막(155)에 의하여 둘러싸인 빈 영역(160, empty region)이 정의된다. 즉, 상기 게이트 도전막(155)은 상기 트렌치(140)의 일부분만을 채우고, 상기 트렌치(140)의 다른 부분은 비어 있다.
상기 빈 영역(160)의 바닥면(161)은 상기 게이트 도전막(155)으로 형성된다. 이와 마찬가지로, 상기 빈 영역(160)의 측벽도 상기 게이트 도전막(155)으로 형성된다. 상기 빈 영역(160)은 위로 개방(opened)되어 있다. 상기 빈 영역(160)의 바닥면(161)은 상기 기판(100)의 상면으로부터 제1 높이(H1)에 위치한다. 상기 최하부의 리세스 영역(145L)을 채우는 상기 게이트 도전막(155)의 일부분(155a)은 상면(154)을 갖는다. 상기 게이트 도전막(155)의 일부분(155a)의 상면(154)은 상기 최하부의 리세스 영역(145L)의 상면 및 상기 일부분(155a) 사이에 개재된 정보저장막(150)과 접촉될 수 있다. 상기 게이트 도전막(155)의 일부분(155a)의 상면(154)은 상기 기판(100)의 상면으로부터 제2 높이(H2)에 위치한다. 이때, 상기 제1 높이(H1)가 상기 제2 높이(H2) 보다 작은 것이 바람직하다. 다시 말해서, 상기 빈 영역(160)의 바닥면(161)은 상기 게이트 도전막(155)의 상기 일부분(155a)의 상면(154) 보다 낮은 것이 바람직하다.
상기 게이트 도전막(155)은 단차도포성이 우수한 증착 공정(ex, 화학기상증착법 및/또는 원자층 적층법등)으로 형성되는 것이 바람직하다. 상기 게이트 도전 막(155)은 도전물질로 형성된다. 예컨대, 상기 게이트 도전막(155)은 금속(ex, 텅스텐, 알루미늄, 티타늄, 탄탈늄등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 7을 참조하면, 상기 빈 영역(160)을 갖는 게이트 도전막(155)에 등방성 식각 공정을 수행하여 상기 리세스 영역들(145L,145,145U)내에 각각 게이트 전극들(157L,157,157U)을 형성한다. 상기 게이트 전극들(157L,157,157U)은 상기 리세스 영역들(145L,145,145U)내에 위치한 상기 게이트 도전막들(155)의 일부분들에 각각 해당한다. 상기 등방성 식각 공정에 의하여 상기 게이트 도전막(155)이 식각됨으로써, 상기 게이트 전극들(157L,157,157U)은 서로 분리된다. 상기 게이트 전극들(157L,157,157U) 중에서 최하부의 게이트 전극(157L)은 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157U)은 상부 선택 트랜지스터의 게이트에 해당할 수 있다. 상기 최하부 및 최상부의 게이트 전극들(157L,157U) 사이의 게이트 전극들(157)은 메모리 셀들의 제어 게이트들에 각각 해당할 수 있다.
상기 빈 영역(160)을 통하여 상기 등방성 식각 공정이 수행된다. 이로써, 상기 빈 영역(160)의 측벽 및 바닥면이 실질적으로 동시에 식각될 수 있다. 다시 말해서, 상기 게이트 전극들(157L,157,157U)을 연결하고 있던 상기 절연 패턴들(120a,120Ua)의 외측벽 상에 배치된 상기 게이트 도전막(155)의 부분들이 실질적으로 동시에 식각될 수 있다. 이로써, 상기 게이트 전극들(157L,157,157U)이 상기 등방성 식각 공정에 노출된 시간들은 실질적으로 균일할 수 있다. 그 결과, 상기 게이트 전극들(157L,157,157U)은 재현성 있게 구현될 수 있다. 또한, 다른 구조물들(ex, 정보저장막(150) 및/또는 트렌치 형태등)의 식각 손상을 최소화시킬 수 있다.
만약, 게이트 도전막으로 트렌치를 완전히 채운 후에, 이방성 식각 공정으로 게이트 도전막을 식각하는 경우에, 깊은 트렌치로 인하여 게이트 도전막의 식각 깊이가 매우 깊을 수 있다. 이로써, 트렌치를 갖는 기판은 이방성 식각 공정에 장시간 노출되어, 트렌치의 상부 모서리가 손상되어 트렌치가 변형될 수 있으며, 또한, 높게 위치한 적어도 일부 게이트 전극들의 형태들도 손상될 수 있다.
하지만, 본 발명의 실시예에 따르면, 상기 빈 영역(160)을 통하여 상기 등방성 식각 공정을 수행함으로써, 상기 게이트 도전막(155)으로 형성된 상기 빈 영역(160)의 측벽 및 바닥면이 동시에 식각된다. 그 결과, 상기 등방성 식각 공정의 공정 시간을 단축시킬 수 있으며, 트렌치의 변형을 최소화할 수 있으며, 또한, 상기 게이트 전극들(157L,157,157U)을 재현성 있게 구현할 수 있다.
상술된 바와 같이, 상기 빈 영역(160)의 바닥면(161)이 최하부의 리세스 영역(145L)을 채우는 게이트 도전막(155)의 일부분(155a)의 상면(154) 보다 낮게 형성될 수 있다. 이로써, 최하부의 게이트 전극(157L)도 다른 높이의 게이트 전극들(157,157U)과 실질적으로 동시에 분리될 수 있다.
상기 게이트 전극들(157L,157,157U)은 상기 트렌치(140)에 인접한 외측벽들 및 상기 활성 패턴(130)에 인접한 내측벽들을 갖는다. 또한, 상기 절연 패턴들(120a,120Ua)은 상기 트렌치(140)에 인접한 외측벽들 및 상기 활성 패턴(130)에 인접한 내측벽들을 갖는다. 상기 등방성 식각 공정에 의하여 상기 게이트 전극들(157L,157,157U)의 외측벽들은 상기 절연 패턴들(120a,120Ua)의 외측벽들에 비하여 옆으로 더 리세스되는 것이 바람직하다. 상기 게이트 전극들(157L,157,157U)의 외측벽들은 상기 활성 패턴(130)을 향하여 리세스된다. 이로써, 상기 게이트 전극들(157L,157,157U)의 외측벽들 옆의 상기 리세스 영역들(145L,145,145U)의 일부분들은 비어 있는 상태이다. 상기 리세스 영역들(145L,145,145U)의 비어 있는 일부분들은 언더컷 영역의 형태일 수 있다.
상기 등방성 식각 공정에 의하여 상기 절연 패턴들(120a,120Ua) 중에서 최상부의 절연 패턴(120Ua) 상에 위치한 상기 게이트 도전막(155)도 제거된다. 상기 등방성 식각 공정은 식각 용액을 사용하는 습식 식각 공정으로 수행될 수 있다. 이와는 다르게, 상기 등방성 식각 공정은 식각 가스를 사용하는 건식 식각 공정일 수도 있다. 상기 등방성 식각 공정이 건식 식각 공정으로 수행하는 경우에, 라디칼(radical) 상태 및/또는 이온 상태의 식각 가스들을 확산에 의하여 상기 빈 영역(160)내로 공급될 수 있다. 이로써, 상기 식각 가스들은 등방성 식각을 수행할 수 있다.
도 8을 참조하면, 상기 트렌치(140) 아래의 상기 기판(100) 내에 공통 소오스 영역(170)을 형성할 수 있다. 공통 소오스 영역(170)은 상기 제2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(170)은 제2 타입의 도펀트로 도핑된 영역이다. 상기 공통 소오스 영역(170)은 상기 트렌치(140) 아래의 기판(100)에 제2 타입의 도펀트 이온들을 주입하여 형성될 수 있다. 이때, 상기 최상부의 절연 패턴(120Ua)이 이온 주입 마스크로 사용될 수 있다. 이 경우에, 상기 트렌치(140)의 바닥면 상에 위치한 상기 정보저장막(150) 또는 상기 트렌치(140)의 바닥면 상의 버퍼 유전막(105)/정보저장막(150)이 이온 주입 버퍼막으로 사용될 수 있다.
상기 활성 패턴(130)의 윗부분 내에 드레인 영역(165)이 형성될 수 있다. 상기 드레인 영역(165)은 상기 제2 타입의 도펀트로 도핑된다. 상기 드레인 영역(165)은 상기 활성 패턴(130)의 윗부분에 상기 제2 타입의 도펀트들을 제공하여 형성될 수 있다. 드레인 영역(165)의 하면은 상기 최상부의 게이트 전극(157U)의 상면 보다 높을 수 있다. 이와는 달리, 상기 드레인 영역(165)의 하면은 상기 최상부의 게이트 전극(157U)의 상면과 근접한 높이일 수 있다. 상기 드레인 영역(165)은 상기 공통 소오스 영역(170)과 동시에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(165)은 상기 공통 소오스 영역(170)을 형성하기 전에 형성될 수 있다. 이 경우에, 상기 드레인 영역(165)은 상기 트렌치(140)를 형성하기 전 및 상기 활성 패턴(130)을 형성한 후에 형성될 수 있다. 일 실시예에 따르면, 상기 드레인 영역(165)은 상기 공통 소오스 영역(170)을 형성한 후에 형성될 수도 있다.
상기 트렌치(140)를 채우는 소자분리 패턴(175)을 형성한다. 상기 소자분리 패턴(175)은 상기 게이트 전극들(157L,157,157U)의 외측벽들이 옆으로 리세스되어 비어 있는 상기 리세스 영역들(145L,145,145U)을 채울 수 있다. 상기 소자분리 패턴(175)을 형성하는 일 방법을 설명한다. 상기 트렌치(140) 및 상기 리세스 영역들(145L,145,145U)의 비어 있는 일부분들을 채우는 소자분리막을 기판(100) 상에 형성하고, 상기 소자분리막을 상기 최상부의 절연 패턴(120Ua) 상의 정보저장막(150)이 노출될때까지 평탄화시키어 상기 소자분리 패턴(175)을 형성할 수 있다. 상기 소자분리 패턴(175)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예컨대, 상기 소자분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막등으로 형성될 수 있다. 상기 소자분리 패턴(175)을 형성한 후에, 노출된 정보저장막(150)을 식각하여 상기 최상부의 절연 패턴(120Ua)을 노출시킬 수 있다. 이때, 상기 드레인 영역(165)이 노출될 수 있다.
상기 드레인 영역(165)과 전기적으로 접속되는 비트라인(도 10의 180)을 형성할 수 있다. 이로써, 도 10에 도시된 3차원 반도체 메모리 장치를 구현할 수 있다. 상기 비트라인(도 10의 180)은 상기 제1 방향(x축 방향)으로 연장될 수 있다. 도 10에 도시된 바와 같이, 상기 비트라인(도 10의 180)은 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(175) 바로 상에 형성될 수 있다. 이와는 달리, 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(175)을 덮는 층간 유전막을 형성하고, 상기 층간 유전막 상에 상기 비트 라인(도 10의 180)을 형성할 수 있다. 이 경우에, 상기 비트라인(도 10의 180)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(165)과 전기적으로 접속될 수 있다.
도 10은 본 발명의 기술적 사상에 기초한 제1 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 사시도이고, 도 11은 도 10의 B 부분을 확대한 단면도이며, 도 12는 도 10의 C 부분을 확대한 단면도이다.
도 10을 참조하면, 기판(100) 상에 게이트 전극들(157L,157,157U) 및 절연 패턴들(120a,120Ua)이 교대로 그리고 반복적으로 적층될 수 있다. 교대로 적층된 게이트 전극들(157L,157,157U) 및 절연 패턴들(120a,120Ua)은 하나의 적층 구조체를 구성할 수 있다. 복수의 적층 구조체들이 상기 기판(100) 상에 배치된다. 상기 적층 구조체들은 기판(100)의 상면에 평행한 제1 방향으로 서로 이격된다. 상기 게이트 전극들(157 L,157,157U) 및 절연 패턴들(120a,120Ua)은 상기 기판(100)의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 나란히 연장된다. 즉, 상기 적층 구조체들은 상기 제2 방향으로 나란히 연장된다. 상기 제1 방향은 도면의 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도면의 y축 방향에 해당할 수 있다.
인접한 상기 적층 구조체들 사이에 소자분리 패턴(175)이 배치된다. 다시 말해서, 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L,157,157U) 및 절연 패턴들(120a,120Ua) 일측의 기판(100) 상에 소자분리 패턴(175)이 배치될 수 있다. 활성 패턴(130)이 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L,157,157U) 및 절연 패턴들(120a,120Ua)을 관통한다. 상기 활성 패턴(130)은 상기 제1 및 제2 방향들에 수직한 제3 방향으로 연장될 수 있다. 상기 제3 방향은 상기 기판(100)의 상면에 수직한(vertical) 방향이다. 상기 제3 방향은 도면의 z축 방향에 해당할 수 있다. 상기 활성 패턴(130)은 상기 기판(100)과 접촉되는 것이 바람직하다. 복수의 활성 패턴들(130)이 각 상기 적층 구조체를 관통한다. 상기 활성 패턴(130)의 측벽과 상기 게이트 전극들(157L,157,157U) 사이에 정보저장막(150)이 개재된다. 상기 각 적층 구조체를 관통하는 복수의 활성 패턴들(130)은 상기 제2 방향으로 배열되고 서로 이격된다. 상기 기판(100) 상의 상기 활성 패턴 들(130)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열된다. 상기 활성 패턴(130)은 도 10에 도시된 바와 같이 속이 비어 있는 파이프 형태(pipe-shaped), 실린더 형태(cylinder-shaped) 또는 마카로니 형태(macaroni-shaped)등일 수 있다. 상기 활성 패턴(130)의 내부는 충전 유전 패턴(135)으로 채워질 수 있다.
상기 각 활성 패턴(130), 상기 각 활성 패턴들(130)을 둘러싸는 상기 게이트 전극들(157L,157,157U), 및 상기 각 활성 패턴(130)과 상기 게이트 전극들(157L,157,157U) 사이에 개재된 정보저장막(150)은 하나의 수직형 셀 스트링에 포함된다. 상기 수직형 셀 스트링은 서로 직렬로 연결되고 적층된 하부 선택 트랜지스터, 복수의 메모리 셀들 및 상부 선택 트랜지스터를 포함할 수 있다. 상기 게이트 전극들(157L,157,157U) 중에서 최하부의 게이트 전극(157L)은 상기 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157U)은 상기 상부 선택 트랜지스터의 게이트에 해당한다. 상기 최하부 및 최상부의 게이트 전극들(157L,157U) 사이의 게이트 전극들(157)은 상기 메모리 셀들의 게이트들에 각각 해당한다. 상기 게이트 전극(157) 및 활성 패턴(130) 사이에 위치한 정보저장막(130)은 상기 메모리 셀의 데이터 저장 요소에 해당한다. 상기 최하부의 게이트 전극(157L) 및 활성 패턴(130) 사이의 정보저장막(150)은 상기 하부 선택 트랜지스터의 게이트 절연막에 포함될 수 있으며, 상기 최상부의 게이트 전극(157U) 및 활성 패턴(130) 사이의 정보저장막(150)은 상기 상부 선택 트랜지스터의 게이트 절연막에 포함될 수 있다.
도 10, 도 11 및 도 12를 참조하면, 상기 게이트 전극들(157L,157,157U)은 상기 활성 패턴(130)에 인접한 내측벽들, 및 상기 소자분리 패턴(175)에 인접한 외측벽들(158)을 갖는다. 이와 마찬가지로, 상기 절연 패턴들(120a,120Ua)도 상기 활성 패턴(130)에 인접한 내측벽들, 및 상기 소자분리 패턴들(175)에 인접한 외측벽들(122)을 갖는다. 상기 각 게이트 전극들(157L,157 또는 157U)의 외측벽(158)은 상기 각 게이트 전극들(157L,157 또는 157U) 바로 위에 위치한 절연 패턴(120a 또는 120Ua)의 외측벽(122)에 비하여 상기 활성 패턴을 향하여 옆으로 리세스되어 있다. 다시 말해서, 상기 절연 패턴들(120a 또는 120Ua)의 외측벽(122)은 바로 아래의 게이트 전극(157L,157 또는 157U)의 외측벽(158)에 비하여 옆으로 돌출되어 있다. 상기 각 게이트 전극들(157L,157 또는 157U)의 외측벽(158)이 리세스된 것에 의하여 언더컷 영역이 정의된다. 상기 언더컷 영역은 상기 각 게이트 전극들(157L,157 또는 157U)의 외측벽(158) 및 바로 아래 및/또는 바로 위의 절연 패턴(120a 또는 120Ua)의 돌출부들에 의해 정의될 수 있다. 상기 소자분리 패턴(175)은 연장되어 상기 언더컷 영역들을 채우는 것이 바람직하다.
상기 소자분리 패턴(175) 아래의 기판(100) 내에 공통 소오스 영역(170)이 배치될 수 있다. 상기 공통 소오스 영역(170)은 상기 제2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 활성 패턴(130)의 윗부분 내에 드레인 영역(165)이 배치된다. 상기 드레인 영역(165) 및 공통 소오스 영역(170)은 서로 동일한 타입의 도펀트로 도핑된다. 비트라인(180)이 상기 드레인 영역(165)과 전기적으로 접속된다. 상기 비트라인(180)은 상기 제1 방향(x축 방향)으로 연장된다. 즉, 상기 비트 라인(180)은 상기 게이트 전극들(157L,157,157U)을 가로지른다. 상기 기판(100) 상 부에 복수의 상기 비트라인들(180)이 배치될 수 있다. 상기 비트라인들(180)은 서로 평행하다. 하나의 상기 비트라인(180)은 상기 제1 방향으로 배열된 하나의 행을 이루는 복수의 활성 패턴들(130)에 형성된 복수의 상기 드레인 영역들(165)과 전기적으로 접속된다. 상기 비트라인(180)은 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(170) 상에 배치된다. 상기 비트라인(180)은 상기 드레인 영역(165)과 직접 연결될 수 있다. 이와는 다르게, 상기 비트라인(180)은 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(170) 상에 배치된 층간 유전막 상에 배치될 수도 있다. 이 경우에, 상기 비트라인(180)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(165)과 전기적으로 접속될 수 있다.
상기 메모리 셀의 게이트에 해당하는 게이트 전극(157) 옆의 활성 패턴(130)에 메모리 셀의 채널 영역이 정의된다. 이와 마찬가지로, 상기 최상부의 게이트 전극(157U) 옆의 활성 패턴(130)내에 상부 선택 트랜지스터의 채널 영역이 정의된다. 상기 하부 선택 트랜지스터는 제1 채널 영역 및 제2 채널 영역을 포함할 수 있다. 도 12는 도 10의 C 부분(하부 선택 트랜지스터)을 확대한 도면이다.
도 10 및 도 12를 참조하면, 하부 선택 트랜지스터는 최하부의 게이트 전극(157L) 아래의 기판(100)에 정의된 제1 채널 영역(CH1) 및 최하부의 게이트 전극(157L) 옆의 활성 패턴(130)에 정의된 제2 채널 영역(CH2)을 포함한다. 상기 최하부의 게이트 전극(157L)은 상기 제1 및 제2 채널 영역들(CH1,CH2)을 정의한다. 상기 제1 채널 영역(CH1)의 문턱전압은 상기 제2 채널 영역(CH2)의 문턱전압과 다른 것이 바람직하다. 상기 제1 채널 영역(CH1)의 문턱전압의 절대값이 상기 제2 채 널 영역(CH2)의 문턱전압의 절대값 보다 클 수 있다.
상기 최하부의 게이트 전극(157L) 및 기판(100) 사이에 버퍼 유전막(105)이 개재될 수 있다. 또한, 상기 정보저장막(150)이 연장되어 상기 버퍼 유전막(105) 및 최하부의 게이트 전극(157L) 사이에 개재될 수 있다. 상기 최하부의 게이트 전극(157L) 및 기판(100) 사이의 정보저장막(150) 및 버퍼 유전막(105)은 상기 하부 선택 트랜지스터의 제1 게이트 절연막에 포함될 수 있다. 상기 최하부의 게이트 전극(157L) 및 활성 패턴(130) 사이의 정보저장막(150)은 상기 하부 선택 트랜지스터의 제2 게이트 절연막에 포함될 수 있다. 상기 하부 선택 트랜지스터의 제1 게이트 절연막이 제2 게이트 절연막에 비하여 두껍게 형성될 수 있음으로써, 상기 제1 채널 영역(CH1)의 문턱전압의 절대값이 상기 제2 채널 영역(CH2)의 문턱전압의 절대값 보다 클 수 있다.
이와는 다르게, 상기 버퍼 유전막(105)은 생략될 수도 있다. 이 경우에, 상기 제1 채널 영역(CH1)의 도펀트 농도 및 상기 제2 채널 영역(CH2)의 도펀트 농도를 다르게 하여, 상기 제1 채널 영역(CH1)의 문턱전압 및 제2 채널 영역(CH2)의 문턱전압을 다르게 조절할 수 있다. 예컨대, 도 1을 참조하여 설명한 기판(100)에 문턱전압 조절을 위한 도펀트들을 주입하는 공정을 이용하여 상기 제1 채널 영역(CH1)의 도펀트 농도 및 제2 채널 영역(CH2)의 도펀트 농도를 다르게 조절할 수 있다. 3차원 반도체 메모리 장치의 동작시에, 상기 제1 및 제2 채널 영역들(CH1,CH2)에 생성되는 채널들은 서로 접속되며 상기 제1 채널 영역(CH1)에 생성된 채널은 상기 공통 소오스 영역(170)과 접속될 수 있다.
상기 하부 선택 트랜지스터가 서로 다른 문턱전압들을 갖는 상기 제1 및 제2 채널 영역들(CH1,CH2)을 포함함으로써, 3차원 반도체 메모리 장치의 프로그램 동작 오류를 최소화할 수 있다. 예컨대, 상기 하부 선택 트랜지스터가 오프(off)된 상태에서 상기 활성 패턴(130)의 메모리 셀들의 채널들과 상기 공통 소오스 영역(170)간의 펀치 현상을 최소화시킬 수 있다.
한편, 상기 활성 패턴(130)은 속이 비어 있는 실린더 형태, 파이프 형태 또는 마카로니 형태로 개시되어 있다. 이와는 다르게, 상기 활성 패턴(130)은 다른 형태를 가질 수도 있다. 이를 도 13을 참조하여 설명한다.
도 13은 본 발명의 기술적 사상에 기초한 제1 실시예에 따른 3차원 반도체 메모리 장치의 변형예를 나타내는 사시도이다.
도 13을 참조하면, 본 변형예는 도 10에 도시된 3차원 반도체 메모리 장치와 유사하다. 따라서, 도 10의 3차원 반도체 메모리 장치와 동일한 구성요소들은 동일한 참조부호를 사용한다. 활성 패턴(130a)은 교대로 그리고 반복적으로 적층된 게이트 전극들(157L,157,157U) 및 절연 패턴들(120a,120Ua)을 관통한다. 상기 활성 패턴(130a)은 상기 기판(100)과 접촉되는 것이 바람직하다. 상기 활성 패턴(130a)은 상기 기판(100)의 상면으로부터 위로 연장된 필라 형태(pillar-shaped)일 수 있다. 이 경우에, 도 10에 도시된 충전 유전 패턴(135)을 요구하지 않는다. 드레인 영역(165a)이 상기 활성 패턴(130a)의 윗부분내에 배치된다. 상기 드레인 영역(165a)은 공통 소오스 영역(170)과 동일한 타입의 도펀트로 도핑된다.
(제2 실시예)
본 실시예에 다른 3차원 반도체 메모리 장치는 상술된 제1 실시예와 유사하다. 따라서, 상술된 제1 실시예와 동일한 구성요소들에 대한 설명들은 생략하고, 본 실시예의 특징들을 중심으로 설명한다. 상술된 제1 실시예와 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 14 내지 도 17은 본 발명의 기술적 사상에 기초한 제2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 본 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 도 1 내지 도 3을 참조하여 설명한 제조 방법들을 포함할 수 있다.
도 3 및 도 14를 참조하면, 절연막들(120,120U) 및 희생막들(110L,110,110U)을 연속적으로 패터닝하여 트렌치(140a)를 형성한다. 상기 트렌치(140a)는 채널 개구부(125)로부터 옆으로 이격된다. 활성 패턴들(130)이 기판(100)의 상면에 평행하고 서로 직교하는 제1 방향 및 제2 방향을 따라 2차원적으로 배열된다. 상기 제1 방향 및 제2 방향은 각각 도면의 x축 방향 및 y축 방향에 해당할 수 있다. 제1 방향을 따라 배열된 복수의 활성 패턴들(130)은 하나의 행을 이루고, 상기 제2 방향을 따라 배열된 복수의 활성 패턴들(130)은 하나의 열을 이룬다. 상기 기판(100)에 복수의 행들 및 복수의 열들이 배치될 수 있다. 상기 각 트렌치(140a)는 인접한 한쌍의 열들 사이에 배치되는 것이 바람직하다. 상기 트렌치(140b)는 상기 제2 방향으로 연장될 수 있다. 상기 트렌치(140a)는 버퍼 유전막(105) 또는 기판(100)을 노출시킬 수 있다.
본 실시예에 따르면, 상기 트렌치(140a)의 내측벽은 경사지도록 형성된다. 상기 트렌치(140a)의 하단은 상기 제1 방향으로 제1 폭(W1)을 갖고, 상기 트렌치(140a)의 상단은 상기 제1 방향으로 제2 폭(W2)을 갖는다. 상기 트렌치(140a)의 하단의 폭(W1)은 상기 트렌치(140a)의 상단의 폭(W2) 보다 작다(W2>W1). 이로써, 상기 트렌치(140a)의 하단으로부터 상단으로 갈수록 상기 트렌치(140a)의 폭은 점진적으로 증가될 수 있다. 상기 트렌치(140a)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110Lb,110b,110Ub) 및 절연 패턴들(120b,120Ub)을 정의한다. 상기 트렌치(140a)의 형태로 인하여, 최하부의 희생 패턴(110Lb)의 폭은 최상부의 희생 패턴(110Ub)의 폭 보다 크다. 상기 최하부 및 최상부의 희생 패턴들(110Lb,110Ub) 사이의 희생 패턴들(110b) 중에서 상대적으로 낮게 위치한 희생 패턴의 폭은 상대적으로 높게 위치한 희생 패턴의 폭 보다 크다. 상기 각 희생 패턴(110Lb,110b 또는 110Ub)의 폭은 상기 각 희생 패턴(110Lb,110b 또는 110Ub)의 양 외측벽들간에 수평 거리에 해당한다. 상기 각 희생 패턴(110Lb,110b 또는 110Ub)의 외측벽들은 상기 트렌치(140a)의 내측벽을 이룬다. 이와 마찬가지로, 상기 절연 패턴들(120b,120Ub) 중에서 상대적으로 낮게 위치한 절연 패턴의 폭은 상대적으로 높게 위치한 절연 패턴의 폭 보다 크다. 상기 절연 패턴들(120b,120Ub) 중에서 최상부의 절연 패턴(120Ub)의 폭이 가장 작을 수 있다.
도 15를 참조하면, 상기 트렌치(140a)에 노출된 희생 패턴들(110Lb,110b,110Ub)을 제거하여 리세스 영역들(145La,145a,145Ua)을 형성한다. 상기 노출된 희생 패턴들(110Lb,110b,110Ub)은 습식 식각등의 등방성 식각으로 제 거할 수 있다. 상기 리세스 영역들(145La,145a,145Ua)은 상기 활성 패턴(130)의 측벽을 노출시킨다. 최하부의 리세스 영역(145La)은 상기 최하부의 희생 패턴(110Lb)이 제거되어 형성되고, 최상부의 리세스 영역(145Ua)은 상기 최상부의 희생 패턴(110Ub)이 제거되어 형성된다. 상기 최하부 및 최상부의 리세스 영역들(145La,145Ua) 사이의 리세스 영역들(145a)은 상기 최하부 및 최상부의 희생 패턴들(110Lb,110Ub) 사이의 희생 패턴들(110b)이 제거되어 형성된다.
도 16을 참조하면, 상기 리세스 영역들(145La,145a,145Ua)을 갖는 기판(100) 상에 정보저장막(150)을 형성하고, 상기 정보저장막(150)을 갖는 기판(100) 상에 게이트 도전막(155)을 형성한다. 상기 게이트 도전막(155)은 상기 리세스 영역들(145La,145a,145Ua)을 채운다. 이때, 상기 트렌치(140a) 내에 상기 게이트 도전막(155)에 의하여 둘러싸인 빈 영역(160a)이 정의된다. 상기 빈 영역(160a)의 바닥면(161a) 및 측벽은 상기 게이트 도전막(155)으로 형성되고, 상기 빈 영역(160a)은 위로 개방된 형태이다. 상기 트렌치(140a)의 형태에 기인하여 상기 빈 영역(160a)의 측벽도 경사지게 형성될 수 있다. 상기 빈 영역(160a)의 상단의 폭은 상기 빈 영역(160a)의 바닥면(161a)의 폭에 비하여 크게 형성된다. 상기 빈 영역(160a)의 바닥면(161a)은 상기 게이트 도전막(155)의 상기 최하부의 리세스 영역(145La)을 채우는 부분(155a)의 상면(154) 보다 낮은 것이 바람직하다.
상기 트렌치(140a)는 상단의 제2 폭(W2)이 하단의 제1 폭(W1)에 비하여 크다. 이로써, 상기 게이트 도전막(155)의 증착을 위한 증착 가스들이 상기 트렌치(140a)내로 보다 쉽게 공급될 수 있다. 그 결과, 상기 게이트 도전막(155)은 상 기 리세스 영역들(145La,145a,145Ua)을 보다 용이하게 채울 수 있으며, 또한, 상기 리세스 영역들(145La,145a,145Ua) 외부 및 상기 트렌치(140a) 내부에 위치한 상기 게이트 도전막(155)의 두께 균일성이 더욱 향상될 수 있다.
도 17을 참조하면, 상기 빈 영역(160a)을 갖는 게이트 도전막(155)에 등방성 식각 공정을 수행하여 상기 리세스 영역들(145La,145a,145Ua)내에 게이트 전극들(157La,157a,157Ua)을 각각 형성한다. 게이트 전극들(157La,157a,157Ua)은 상기 리세스 영역들(145La,145a,145Ua)내에 위치한 상기 게이트 도전막들(155)의 일부분들에 각각 해당한다. 상기 등방성 식각 공정에 의하여 상기 절연 패턴들(120b,120Ub) 중에서 최상부의 절연 패턴(120Ub) 상에 위치한 상기 게이트 도전막(155)도 제거된다. 상기 등방성 식각 공정은 도 7을 참조하여 설명한 것과 같이 수행될 수 있다.
상기 빈 영역(160a)을 통하여 상기 등방성 식각 공정이 수행된다. 이로써, 상기 빈 영역(160a)의 측벽 및 바닥면(161a)이 실질적으로 동시에 식각될 수 있다. 특히, 상기 빈 영역(160a)의 상단의 폭이 상기 빈 영역(160a)의 바닥면(161a)의 폭 보다 넓기 때문에, 상기 등방성 식각 공정에 사용되는 식각용액 또는 식각 가스가 상기 빈 영역(160a) 내부로 보다 쉽게 공급될 수 있다. 이로써, 상기 빈 영역(160a)의 측벽 및 바닥면(161a)의 식각 균일성이 보다 향상될 수 있다. 결과적으로, 게이트 전극들(157La,157a,157Ua)의 재현성이 향상되며, 또한, 다른 구조물(ex, 트렌치 형태 및/또는 정보저장막(150)등)의 식각 손상 및/또는 변형등을 최소화할 수 있다.
상기 빈 영역(160a)의 바닥면(161a)이 최하부의 리세스 영역(145La)을 채우는 게이트 도전막(155)의 일부분(155a)의 상면(154) 보다 낮게 형성됨으로써, 최하부의 게이트 전극(157La)도 다른 높이에 위치한 게이트 전극들(157a,157Ua)과 실질적으로 동시에 분리될 수 있다. 상기 게이트 전극들(157La,157a,157Ua) 중에서 최하부의 게이트 전극(157La)은 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157Ua)은 상부 선택 트랜지스터의 게이트에 해당할 수 있다. 상기 최하부 및 최상부의 게이트 전극들(157La,157Ua) 사이의 게이트 전극들(157a)은 메모리 셀들의 제어 게이트들에 각각 해당할 수 있다.
상기 게이트 전극들(157La,157a,157Ua)은 상기 트렌치(140a)에 인접한 외측벽들 및 상기 활성 패턴(130)에 인접한 내측벽들을 갖는다. 또한, 상기 절연 패턴들(120b,120Ub)은 상기 트렌치(140a)에 인접한 외측벽들 및 상기 활성 패턴(130)에 인접한 내측벽들을 갖는다. 상기 등방성 식각 공정에 의하여 상기 게이트 전극들(157La,157a,157Ua)의 외측벽들은 상기 절연 패턴들(120b,120Ub)의 외측벽들에 비하여 옆으로 더 리세스되는 것이 바람직하다. 상기 게이트 전극들(157La,157a,157Ua)의 외측벽들은 상기 활성 패턴(130)을 향하여 리세스된다. 이로써, 상기 게이트 전극들(157La,157a,157Ua)의 외측벽들 옆의 상기 리세스 영역들(145La,145a,145Ua)의 일부분들은 비어 진다. 상기 리세스 영역들(145La,145a,145Ua)의 비어 있는 일부분들은 언더컷 영역의 형태일 수 있다.
상기 게이트 전극들(157La,157a,157Ua)은 상기 리세스 영역들(145La,145a,145Ua)의 형태 및 상기 빈 영역(160a)을 통한 상기 등방성 식각 공 정에 의하여 서로 다른 폭을 가질 수 있다. 다시 말해서, 상기 최하부의 게이트 전극(157La)의 폭이 상기 최상부의 게이트 전극(157Ua)의 폭 보다 크다. 또한, 상기 게이트 전극들(157La,157a,157Ua) 중에서 상대적으로 낮게 위치한 게이트 전극의 폭이 상대적으로 높게 위치한 게이트 전극의 폭에 비하여 클 수 있다.
상기 트렌치(140a) 아래의 기판(100) 내에 공통 소오스 영역(170)을 형성할 수 있다. 상기 활성 패턴(130)의 윗부분 내에 드레인 영역(165)이 형성될 수 있다. 상기 공통 소오스 영역(170) 및 드레인 영역(165)은 도 8을 참조하여 설명한 방법들과 같이 형성될 수 있다. 상기 트렌치(140a)를 채우는 소자분리 패턴(175)을 형성한다. 상기 소자분리 패턴(175)은 상기 게이트 전극들(157La,157a,157Ua)의 외측벽들이 옆으로 리세스되어 비어 있는 상기 리세스 영역들(145La,145a,145Ua)을 채울 수 있다. 상기 드레인 영역(165)과 전기적으로 접속되는 비트라인(도 18의 180)을 형성할 수 있다. 이로써, 도 18에 도시된 3차원 반도체 메모리 장치를 구현할 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 제2 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 18을 참조하면, 기판(100) 상에 게이트 전극들(157La,157a,157Ua) 및 절연 패턴들(120b,120Ub)이 교대로 그리고 반복적으로 적층된다. 교대로 그리고 반복적으로 적층된 게이트 전극들(157La,157a,157Ua) 및 절연 패턴들(120b,120Ub)은 하나의 적층 구조체를 구성할 수 있다. 복수의 적층 구조체들이 상기 기판(100) 상에 배치되고, 상기 적층 구조체들은 기판(100)의 상면에 평행한 제1 방향(x축 방향)으 로 서로 이격된다. 상기 게이트 전극들(157 La,157a,157Ua) 및 절연 패턴들(120b,120Ub)은 상기 기판(100)의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향(y축 방향)으로 나란히 연장된다.
인접한 상기 적층 구조체들 사이에 소자분리 패턴(175)이 배치된다. 다시 말해서, 상기 적층 구조체 일측의 기판(100) 상에 소자분리 패턴(175)이 배치될 수 있다. 활성 패턴(130)이 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157La,157a,157Ua) 및 절연 패턴들(120b,120Ub)을 관통한다. 복수의 활성 패턴들(130)이 각 상기 적층 구조체를 관통한다. 상기 활성 패턴(130)의 측벽과 상기 게이트 전극들(157La,157a,157Ua) 사이에 정보저장막(150)이 개재된다. 상기 활성 패턴(130)은 도시된 바와 같이 속이 있는 파이프 형태(pipe-shaped), 실린더 형태(cylinder-shaped) 또는 마카로니 형태(macaroni-shaped)등일 수 있다. 상기 활성 패턴(130)의 내부는 충전 유전 패턴(135)으로 채워질 수 있다. 이와는 다르게, 도 18의 활성 패턴(130)은 도 13의 활성 패턴(130a)과 대체될 수 있다. 이 경우에, 상기 충전 유전 패턴(135)은 생략된다.
상기 각 활성 패턴(130), 상기 각 활성 패턴들(130)을 둘러싸는 상기 게이트 전극들(157La,157a,157Ua), 및 상기 각 활성 패턴(130)과 상기 게이트 전극들(157La,157a,157Ua) 사이에 개재된 정보저장막(150)은 하나의 수직형 셀 스트링에 포함된다. 최하부의 게이트 전극(157La)은 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157Ua)은 상부 선택 트랜지스터의 게이트에 해당한다. 상기 최하부 및 최상부의 게이트 전극들(157La,157Ua) 사이의 게이트 전극 들(157a)은 메모리 셀들의 게이트들에 각각 해당한다. 상기 게이트 전극(157a) 및 활성 패턴(130) 사이에 위치한 정보저장막(130)은 상기 메모리 셀의 데이터 저장 요소에 해당한다.
상기 게이트 전극들(157La,157a,157Ua)은 상기 활성 패턴(130)에 인접한 내측벽들, 및 상기 소자분리 패턴(175)에 인접한 외측벽들을 갖는다. 이와 마찬가지로, 상기 절연 패턴들(120b,120Ub)도 상기 활성 패턴(130)에 인접한 내측벽들, 및 상기 소자분리 패턴들(175)에 인접한 외측벽들을 갖는다. 상기 각 게이트 전극들(157La, 157a 또는 157Ua)의 외측벽은 상기 각 게이트 전극들(157La, 157a 또는 157Ua) 바로 위에 위치한 절연 패턴(120b 또는 120Ub)의 외측벽에 비하여 상기 활성 패턴(130)을 향하여 옆으로 더 리세스 되어 있다. 상기 각 게이트 전극들(157La, 157a 또는 157Ua)의 외측벽이 리세스된 것에 의하여 언더컷 영역이 정의된다. 상기 소자분리 패턴(175)은 연장되어 상기 언더컷 영역들을 채우는 것이 바람직하다.
상기 최하부의 게이트 전극(157La)의 상면은 상기 제1 방향으로 제1 폭(Wa)을 갖는다. 상기 제1 폭(Wa)은 상기 최하부의 게이트 전극(157La)의 양 외측벽들의 최상단들간 수평 거리에 해당한다. 상기 최상부의 게이트 전극(157Ua)의 상면은 상기 제1 방향으로 제2 폭(Wb)을 갖는다. 상기 제2 폭(Wb)은 상기 최상부의 게이트 전극(157Ua)의 양 외측벽들의 최상단들간 수평 거리에 해당한다. 본 실시예에 따르면, 상기 제1 폭(Wa)은 상기 제2 폭(Wb) 보다 크다(Wa>Wb). 상기 절연 패턴들(120b,120Ub)의 외측벽들은 경사진 형태이다.
상기 소자분리 패턴(175) 아래의 기판(100) 내에 공통 소오스 영역(170)이 배치되고, 상기 활성 패턴(130)의 윗부분 내에 드레인 영역(165)이 배치된다. 비트라인(180)이 상기 드레인 영역(165)과 전기적으로 접속된다. 상기 비트라인(180)은 상기 제1 방향(x축 방향)으로 연장된다. 상기 기판(100) 상부에 복수의 상기 비트라인들(180)이 나란히 배치될 수 있다. 하나의 상기 비트라인(180)은 상기 제1 방향으로 배열된 하나의 행을 이루는 복수의 활성 패턴들(130)에 형성된 복수의 상기 드레인 영역들(165)과 전기적으로 접속된다.
상기 최하부의 게이트 전극(157La)을 포함하는 상기 하부 선택 트랜지스터는 도 12에 개시된 제1 채널 영역 및 제2 채널 영역을 포함할 수 있다. 상기 최하부의 게이트 전극(157La) 및 기판(100) 사이에 버퍼 유전막(105)이 개재될 수 있다. 정보저장막(150)이 연장되어 상기 최하부의 게이트 전극(157La) 및 기판(100) 사이에 개재될 수 있다. 상기 최하부의 게이트 전극(157La) 및 기판(100) 사이에 상기 정보저장막(150) 및 버퍼 유전막(105)이 개재되거나, 상기 정보저장막(150)만 개재될 수 있다.
상술된 제1 및 제2 실시예들에 따른 3차원 반도체 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 3차원 반도체 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치가 실장된 패키지는 상기 반도체 메모리 장치를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시 된 3차원 반도체 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20은 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 및 제2 실시예들에 개시된 3차원 반도체 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상 기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이 해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 8은 본 발명의 기술적 사상에 기초한 제1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 9는 도 6의 A 부분을 확대한 단면도이다.
도 10은 본 발명의 기술적 사상에 기초한 제1 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 11은 도 10의 B 부분을 확대한 단면도이다.
도 12는 도 10의 C 부분을 확대한 단면도이다.
도 13은 본 발명의 기술적 사상에 기초한 제1 실시예에 따른 3차원 반도체 메모리 장치의 변형예를 나타내는 사시도이다.
도 14 내지 도 17은 본 발명의 기술적 사상에 기초한 제2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 18은 본 발명의 기술적 사상에 기초한 제2 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 20은 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.

Claims (20)

  1. 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층시키는 것;
    상기 절연막들 및 희생막들을 관통하는 활성 패턴을 형성하는 것;
    상기 절연막들 및 희생막들을 연속적으로 패터닝하여 트렌치를 형성하는 것;
    상기 트렌치에 노출된 상기 희생막들을 제거하여 상기 활성 패턴의 측벽을 노출시키는 리세스 영역들을 형성하되, 상기 리세스 영역들은 상기 트렌치에 의해 노출된 상기 희생막들이 제거된 영역으로 정의되는 것;
    상기 기판 상에 정보저장막을 형성하는 것;
    상기 정보저장막을 갖는 기판 상에 상기 리세스 영역들을 채우는 게이트 도전막을 증착하되, 상기 트렌치 내에 상기 증착된 게이트 도전막으로 둘러싸인 빈 영역이 정의되는 것; 및
    상기 빈 영역을 갖는 상기 게이트 도전막에 등방성 식각 공정을 수행하여 상기 리세스 영역들 내에 각각 배치되고 서로 분리된 게이트 전극들을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  2. 청구항 1항에 있어서,
    상기 빈 영역의 바닥면은 상기 게이트 도전막으로 이루어지고, 상기 빈 영역의 바닥면은 상기 리세스 영역들 중에서 최하부의 리세스 영역을 채우는 게이트 도전막의 일부분의 상면 보다 낮은 3차원 반도체 메모리 장치의 제조 방법.
  3. 청구항 1항에 있어서,
    상기 등방성 식각 공정에 의하여 상기 트렌치에 인접한 상기 게이트 전극들의 측벽들은 상기 트렌치에 인접한 상기 패터닝된 절연막의 측벽들에 비하여 옆으로 더 리세스 되는 3차원 반도체 메모리 장치의 제조 방법.
  4. 청구항 3항에 있어서,
    상기 트렌치 및 상기 게이트 전극들 옆의 리세스 영역들의 일부분들을 채우는 소자분리 패턴을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  5. 청구항 1항에 있어서,
    상기 트렌치는 경사진 측벽을 갖도록 형성되고, 상기 트렌치의 하단의 폭은 상기 트렌치의 상단의 폭 보다 작은 3차원 반도체 메모리 장치의 제조 방법.
  6. 청구항 5항에 있어서,
    상기 게이트 전극들 중에서 최상부의 게이트 전극의 폭은 최하부의 게이트 전극의 폭 보다 작은 3차원 반도체 메모리 장치의 제조 방법.
  7. 청구항 1항에 있어서,
    상기 활성 패턴을 형성하는 것은,
    상기 절연막들 및 희생막들을 관통하여 상기 기판을 노출시키는 채널 개구부를 형성하는 것; 및
    상기 채널 개구부 내에 상기 활성 패턴을 형성하는 것을 포함하되, 상기 트렌치는 상기 채널 개구부와 옆으로 이격된 3차원 반도체 메모리 장치의 제조 방법.
  8. 청구항 7항에 있어서,
    상기 채널 개구부 내에 상기 활성 패턴을 형성하는 것은,
    상기 채널 개구부를 갖는 기판 상에 활성막을 콘포말하게 형성하는 것;
    상기 활성막 상에 상기 채널 개구부를 채우는 충전 유전막을 형성하는 것; 및
    상기 채널 개구부 외부의 충전 유전막 및 활성막을 제거하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  9. 청구항 1항에 있어서,
    상기 트렌치 아래의 기판에 공통 소오스 영역을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 청구항 1항에 있어서,
    상기 활성 패턴의 윗부분 내에 드레인 영역을 형성하는 것; 및
    상기 드레인 영역에 전기적으로 접속된 비트라인을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  11. 청구항 1항에 있어서,
    상기 희생막들 및 절연막들을 적층시키기 전에,
    상기 기판 상에 버퍼 유전막을 형성하는 것을 더 포함하되,
    최하부의 희생막은 상기 버퍼 유전막 바로 상에 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  12. 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연 패턴들;
    상기 절연 패턴들 및 게이트 전극들을 관통하는 활성 패턴;
    상기 활성 패턴 및 게이트 전극들 사이에 개재된 정보 저장막;
    상기 절연 패턴들 및 게이트 전극들 일측의 기판 상에 배치된 소자분리 패턴을 포함하되,
    상기 게이트 전극들 및 절연 패턴들은 상기 소자분리 패턴들에 인접한 외측벽들을 갖고,
    상기 각 게이트 전극의 상기 외측벽은 상기 각 게이트 전극 바로 위에 위치한 절연 패턴의 외측벽에 비하여 상기 활성 패턴을 향하여 옆으로 리세스되고,
    상기 각 게이트 전극은 금속으로 이루어진 3차원 반도체 메모리 장치.
  13. 청구항 12항에 있어서,
    상기 각 게이트 전극의 상기 외측벽이 리세스된 것에 의하여 언더컷 영역이 정의되고,
    상기 소자분리 패턴은 연장되어 상기 언더컷 영역을 채우는 3차원 반도체 메모리 장치.
  14. 청구항 12항에 있어서,
    상기 게이트 전극들의 상면들은 상기 기판의 상면에 평행한 제1 방향으로의 폭들을 갖고,
    상기 게이트 전극들 및 절연 패턴들은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되고,
    상기 게이트 전극들 중에서 최하부의 게이트 전극의 상면의 폭은 상기 게이트 전극들 중에서 최상부의 게이트 전극의 상면의 폭 보다 큰 3차원 반도체 메모리 장치.
  15. 청구항 14항에 있어서,
    상기 절연 패턴들의 외측벽들은 경사진 3차원 반도체 메모리 장치.
  16. 청구항 12항에 있어서,
    상기 소자분리 패턴 아래의 기판 내에 형성된 공통 소오스 영역을 더 포함하되,
    상기 게이트 전극들 및 절연 패턴들은 상기 기판의 상면에 평행한 일 방향으로 나란히 연장되고, 상기 공통 소오스 영역도 상기 일 방향으로 연장된 3차원 반도체 메모리 장치.
  17. 청구항 16항에 있어서,
    상기 게이트 전극들 중에서 최하부의 게이트 전극은 상기 최하부의 게이트 전극 아래의 상기 기판에 정의된 제1 채널 영역 및 상기 최하부의 게이트 전극 옆의 상기 활성 패턴에 정의된 제2 채널 영역을 제어하고,
    상기 제1 채널 영역의 문턱전압은 상기 제2 채널 영역의 문턱전압과 다른 3차원 반도체 메모리 장치.
  18. 청구항 17항에 있어서,
    상기 최하부의 게이트 전극 및 기판 사이에 개재된 버퍼 유전막을 더 포함하되,
    상기 정보저장막은 연장되어 상기 최하부의 게이트 전극 및 버퍼 유전막 사이에 개재되는 3차원 반도체 메모리 장치.
  19. 청구항 17항에 있어서,
    상기 제2 채널 영역의 도펀트 도핑 농도는 상기 제1 채널 영역의 도펀트 도핑 농도와 다른 3차원 반도체 메모리 장치.
  20. 청구항 12항에 있어서,
    상기 활성 패턴의 윗부분 내에 형성된 드레인 영역; 및
    상기 드레인 영역에 전기적으로 접속된 비트 라인을 더 포함하는 3차원 반도체 메모리 장치.
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