JP4468433B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
次に、図4を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図4は、第1実施形態における不揮発性半導体記憶装置のロウ方向の断面図である。図4に示すように、メモリストリングスMSは、半導体基板Ba上に下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMtrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
次に、図5〜図20を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造工程について説明する。
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
(第2実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図21を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。また、第2実施形態に係る不揮発性半導体記憶装置は、メモリホール35’の形状により、空隙381b’を各第1〜第4ワード線導電層32a’〜32d’が設けられた積層方向の位置に形成することができる。したがって、体積膨張に伴う応力を、第1〜第4ワード線導電層32a’〜32d’の端部に近い空隙381b’にて緩和することができる。
(第3実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図22を参照して、本発明の第3実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第3実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第3実施形態に係る不揮発性半導体記憶装置の効果について説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。また、第3実施形態に係る不揮発性半導体記憶装置は、メモリホール35’’の形状により、空隙381b’’を各第1〜第5ワード線間絶縁層31a’’〜31e’’が設けられた積層方向の位置に形成することができる。したがって、体積膨張に伴う応力を、第1〜第5ワード線間絶縁層31a’’〜31e’’の端部に近い空隙381b’’にて緩和することができる。
(第4実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図23を参照して、本発明の第4実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第4実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、図24〜図47を参照して、第4実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。
次に、第4実施形態に係る不揮発性半導体記憶装置の効果について説明する。第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。また、第4実施形態に係る不揮発性半導体記憶装置は、ソース側柱状半導体層28の中空に面する表面(内壁)にメモリ柱状半導体層37aの表面(外壁)が接するように形成されている。また、第4実施形態に係る不揮発性半導体記憶装置は、メモリ柱状半導体層37aの中空に面する表面(内壁)にドレイン側柱状半導体層48aの表面(外壁)が接するように形成されている。
(第5実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図49を参照して、本発明の第5実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第5実施形態において、第1〜第4実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、図50及び図51を参照して、第5実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。
次に、第5実施形態に係る不揮発性半導体記憶装置の効果について説明する。第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態と同様の効果を奏する。
(第6実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図52を参照して、第6実施形態に係る不揮発性半導体記憶装置の構成を説明する。図52に示すように、第6実施形態に係る不揮発性半導体記憶装置は、第5実施形態と比較して、ソース側選択トランジスタ層20c、及びメモリトランジスタ層30eの構成において異なる。
次に、第6実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記第6実施形態に係る不揮発性半導体記憶装置においては、ソース側柱状半導体層28aとメモリ柱状半導体層37bとが接する領域(コンタクト領域)の周辺に、ソース側導電層22aが設けられている。また、メモリ柱状半導体層37bとドレイン側柱状半導体層48bとが接する領域(コンタクト領域)の周辺に、導電層39aが設けられている。したがって、各コンタクト領域において、ソース側柱状半導体層28a、メモリ柱状半導体層37b、及びドレイン側柱状半導体層48bにチャネルが誘起され、各コンタクト領域を低抵抗化することが可能である。つまり、第6実施形態に係る不揮発性半導体記憶装置は、第5実施形態と比較して、コンタクト領域をさらに低抵抗化することができる。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
Claims (4)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延び且つ上端から下方に延びる中空を有する柱状半導体層と、
前記柱状半導体層の外壁に接して形成された第1の絶縁層と、
前記中空を残すように前記中空に面する前記柱状半導体層の内壁に形成された第2の絶縁層と、
前記中空を埋めるように前記第2の絶縁層に接して形成された第3の絶縁層と、
前記柱状半導体層と共に前記第1の絶縁層を挟むように形成され前記メモリセルの制御電極として機能する導電層とを備え、
前記第3の絶縁層内には、空隙が形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記柱状半導体層は、
上端から下方に延びる第1の中空を有する第1の柱状半導体層と、
前記第1の中空に面する前記第1の柱状半導体層の内壁に外壁が接するように形成された第2の柱状半導体層と
を備えることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第2の柱状半導体層は、上端から下方に延びる第2の中空を有する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記第1の柱状半導体層は、
下方から第1の高さまで第1の内径を有し、前記第1の高さから上端まで前記第1の内径より大である第2の内径を有する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。
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