KR20180096878A - 3차원 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 3차원 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 번갈아 적층된 절연막 및 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 적층 구조체; 상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 수직 구조체들; 및 상기 연결 영역 상의 상기 적층 구조체를 관통하는 더미 구조체들을 포함한다. 상기 수직 구조체들 각각은, 그의 직경이 불연속적으로 변화하는 부분을 갖고, 상기 더미 구조체들 각각은, 그의 직경이 연속적으로 변화한다.

Description

3차원 반도체 메모리 장치 및 그의 제조 방법{Three dimensional semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 장치를 제공하는 것이다.
본원 발명이 해결하고자 하는 다른 과제는 집적도가 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 3차원 반도체 메모리 장치는, 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 번갈아 적층된 절연막 및 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 적층 구조체; 상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 수직 구조체들; 및 상기 연결 영역 상의 상기 적층 구조체를 관통하는 더미 구조체들을 포함할 수 있다. 상기 수직 구조체들 각각은, 그의 직경이 불연속적으로 변화하는 부분을 갖고, 상기 더미 구조체들 각각은, 그의 직경이 연속적으로 변화할 수 있다.
본 발명의 다른 개념에 따른, 3차원 반도체 메모리 장치는, 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 적층 구조체; 및 상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 수직 구조체들을 포함할 수 있다. 상기 수직 구조체들 각각은, 그의 직경이 불연속적으로 변화하는 부분을 갖고, 상기 제1 및 제2 전극들 각각은: 상기 셀 어레이 영역 상에서 제1 방향으로 연장되며, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격된 전극부들; 및 상기 연결 영역 상에서 상기 전극부들로부터 상기 제1 방향으로 돌출되며, 상기 제2 방향으로 서로 이격되는 돌출부들을 포함하고, 상기 제1 전극들 각각의 상기 돌출부들 중 어느 하나는, 상기 제1 전극 위에 위치하는 제2 전극에 의해 노출되는 제1 패드 영역을 가지며, 상기 제2 전극들 각각의 상기 돌출부들 중 어느 하나는, 상기 제2 전극 위에 위치하는 제1 전극에 의해 노출되는 제2 패드 영역을 가지고, 평면적 관점에서, 상기 제1 패드 영역은 상기 제2 패드 영역과 상기 제2 방향으로 인접할 수 있다.
본 발명의 또 다른 개념에 따른, 3차원 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역 및 연결 영역을 포함하는 기판 상에 제1 희생막들을 수직적으로 적층하여, 하부 구조체를 형성하는 것; 상기 셀 어레이 영역 상의 상기 하부 구조체를 관통하는 제1 채널 홀들을 형성하는 것; 상기 제1 채널 홀들이 형성된 상기 하부 구조체 상에 제2 희생막들을 수직적으로 적층하여, 상부 구조체를 형성하는 것; 상기 연결 영역 상의 상기 하부 및 상부 구조체들을 패터닝하여, 계단식 구조를 형성하는 것; 상기 연결 영역 상의 상기 계단식 구조를 관통하는 더미 홀들을 형성하는 것; 및 상기 셀 어레이 영역 상의 상기 상부 구조체를 관통하는 제2 채널 홀들을 형성하는 것을 포함할 수 있다. 상기 제2 채널 홀과 상기 제1 채널 홀이 연통되어 하나의 채널 홀이 형성될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 높은 층수를 갖는 적층 구조체를 포함하지만 채널 홀들이 적층 구조체를 완전히 관통할 수 있다. 따라서 장치의 집적도 및 신뢰성이 모두 향상될 수 있다. 더미 홀들은 한 번의 식각 공정으로 형성되므로, 본 발명의 실시예들에 따른 장치를 제조하기 위한 공정이 단순해질 수 있다. 본 발명의 실시예들에 따른 장치의 적층 구조체에는 복잡한 계단식 구조도 쉽게 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선을 따라 자른 단면도들이다.
도 5a 및 도 5b는 각각 도 4a의 M 영역 및 N 영역을 확대한 단면도들이다.
도 5c는 도 5b와는 다른 예를 설명하기 위한 것으로, 도 4a의 N 영역을 확대한 단면도이다.
도 6 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 II-II'선을 따라 자른 단면도들이다.
도 14, 도 15 및 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 것으로, 도 3의 II-II'선을 따라 자른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 18은 도 17의 3차원 반도체 메모리 장치의 제1 및 제2 전극들을 나타낸 사시도이다.
도 19a는 도 17 및 도 18에 도시된 제1 전극들 중 하나를 나타내는 평면도이며, 도 19b는 도 17 및 도 18에 도시된 제2 전극들 중 하나를 나타내는 평면도이다.
도 20a 및 도 20b는 각각 도 17의 I-I'선 및 II-II'선을 따라 자른 단면도들이다.
도 21 내지 도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CTR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CTR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이(CAR)는 복수개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 제1 및 제2 방향(D2)들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 적층된 전극들을 포함하는 적층 구조체를 포함할 수 있다. 적층 구조체는 복수개의 수직 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선을 따라 자른 단면도들이다. 도 5a 및 도 5b는 각각 도 4a의 M 영역 및 N 영역을 확대한 단면도들이다. 도 5c는 도 5b와는 다른 예를 설명하기 위한 것으로, 도 4a의 N 영역을 확대한 단면도이다.
도 3, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CTR)을 포함하는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 제1 도전형을 가질 수 있으며, 일 예로, 기판(100)은 p형을 가질 수 있다.
기판(100) 상에 셀 어레이 블록(BLK)이 배치될 수 있다. 셀 어레이 블록(BLK)은 수직적으로 번갈아 적층된 절연막들(IL) 및 전극들(EL)을 갖는 적층 구조체들(ST)을 포함할 수 있다. 각각의 적층 구조체들(ST)은 하부 구조체(SS1) 및 상부 구조체(SS2)를 포함할 수 있다. 상부 구조체(SS2)는 하부 구조체(SS1) 상에 배치될 수 있다. 적층 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CTR)으로 제2 방향(D2)을 따라 연장될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다.
셀 어레이 영역(CAR)에 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)은 수평적으로 인접하는 적층 구조체들(ST) 사이의 기판(100) 내에 배치될 수 있다. 공통 소스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 공통 소스 영역들(CSR)은 제1 방향(D1)을 따라 배열될 수 있다. 공통 소스 영역들(CSR)은 불순물로 도핑되어 제2 도전형을 가질 수 있다. 일 예로, 공통 소스 영역들(CSR)은 비소(As) 또는 인(P)과 같은 불순물로 도핑되어 n형을 가질 수 있다.
공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 공통 소스 플러그(CSP)는 제2 방향(D2)으로 적층 구조체들(ST)과 나란히 연장될 수 있다. 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서들(SP)이 개재될 수 있다.
적층 구조체들(ST) 각각의 전극들(EL)은 기판(100)의 상면에 수직한 제3 방향(D3)을 따라 적층될 수 있다. 전극들(EL)은, 그들 사이에 배치된 절연막들(IL)에 의해 서로 수직적으로 분리될 수 있다. 전극들(EL)은 연결 영역(CTR)에서 계단식 구조를 가질 수 있다. 즉, 연결 영역(CTR) 상의 적층 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소할 수 있다.
하부 구조체(SS1)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 상부 구조체(SS2)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다. 하부 구조체(SS1)의 최상부에 식각 정지막(ESL)이 제공될 수 있다. 식각 정지막(ESL)은 상부 구조체(SS2)의 최하부의 절연막(IL)과 직접 접촉할 수 있다.
예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(IL)은 실리콘 산화막을 포함할 수 있다. 식각 정지막(ESL)은 폴리실리콘막을 포함할 수 있다.
연결 영역(CTR) 상의 전극들(EL)은, 기판(100)의 상면으로부터 제3 방향(D3)으로 멀어질수록 그들의 평면적 면적이 감소될 수 있다. 적층 구조체(ST)의 최하부의 전극(EL, 하부 선택 라인)의 면적은 가장 클 수 있다. 적층 구조체(ST)의 최상부의 전극(EL, 상부 선택 라인)의 면적은 가장 작을 수 있다.
셀 어레이 영역(CAR)에서, 적층 구조체(ST)를 관통하는 복수개의 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH) 내에 수직 구조체들(VS)이 제공될 수 있다. 평면적 관점에서, 수직 구조체들(VS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 수직 구조체들(VS)은 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 다른 예로, 도시되진 않았지만, 수직 구조체들(VS)은 제2 방향(D2)을 따라 일렬로 배열될 수도 있다.
각각의 수직 구조체들(VS)은 수직 절연층(VP), 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 절연층(VP)은 채널 홀(CH)의 내벽을 따라 기판(100)을 향하여 연장될 수 있다. 상부 반도체 패턴(USP) 역시 수직 절연층(VP)의 내벽을 덮으며 수직 절연층(VP)과 함께 기판(100)을 향해 연장될 수 있다.
도 5a를 다시 참조하면, 하부 반도체 패턴(LSP)은 채널 홀(CH)의 하부에 제공되어, 기판(100)과 직접 접촉할 수 있다. 하부 반도체 패턴(LSP)은 적층 구조체(ST) 최하부의 전극(EL, 하부 선택 라인)을 관통할 수 있다. 하부 반도체 패턴(LSP)과 최하부의 전극(EL, 하부 선택 라인) 사이에 산화 패턴(103)이 개재될 수 있다. 상부 반도체 패턴(USP)은 제1 반도체 패턴(SL1) 및 제2 반도체 패턴(SL2)을 포함할 수 있다. 제2 반도체 패턴(SL2)은 하부 반도체 패턴(LSP)과 직접 접속될 수 있다. 제2 반도체 패턴(SL2)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SL2)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 제2 반도체 패턴(SL2)은 제1 반도체 패턴(SL1)의 내벽과 접촉할 수 있다. 제2 반도체 패턴(SL2)은 제1 반도체 패턴(SL1)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제1 반도체 패턴(SL1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제1 반도체 패턴(SL1)은 하부 반도체 패턴(LSP)과 직접 접촉하지 않고 이격될 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 본 발명의 실시예들에 따른 3차원 반도체 장치의 채널로 이용될 수 있다.
일 예로, 하부 및 상부 반도체 패턴들(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(100)과 동일한 제1 도전형을 갖도록 불순물로 도핑될 수 있다.
도 3, 도 4a 및 도 4b를 다시 참조하면, 하부 구조체(SS1) 내의 수직 구조체(VS)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 상부 구조체(SS2) 내의 수직 구조체(VS)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 하부 구조체(SS1)와 상부 구조체(SS2) 사이의 영역에서 수직 구조체(VS)의 직경은 불연속적으로 변화할 수 있다.
도 5b를 다시 참조하면, 수직 구조체(VS)는 적어도 하나의 불연속 부분(NCP)을 포함할 수 있다. 불연속 부분(NCP)은 하부 구조체(SS1)와 상부 구조체(SS2) 사이에 위치할 수 있다. 식각 정지막(ESL)은 상기 불연속 부분(NCP)에 인접할 수 있다. 식각 정지막(ESL)은 상기 불연속 부분(NCP)과 실질적으로 동일한 레벨에 위치할 수 있다.
불연속 부분(NCP)의 상부는 제1 직경(M1)을 갖고, 불연속 부분(NCP)의 하부는 제2 직경(M2)을 가질 수 있다. 하부 구조체(SS1)와 상부 구조체(SS2) 사이의 계면에서 불연속 부분(NCP)의 직경은 불연속적으로(급격하게) 증가할 수 있다. 따라서, 제2 직경(M2)은 제1 직경(M1)보다 클 수 있다. 수직 구조체(VS)의 측벽(SW)은 불연속적인 프로파일을 가질 수 있다. 다시 말하면, 수직 구조체(VS)의 측벽(SW)은 불연속 부분(NCP)에서 계단식 프로파일을 가질 수 있다.
전극들(EL)과 수직 구조체들(VS) 사이에 수평 절연층들(HP)이 개재될 수 있다. 전극(EL)과 상부 반도체 패턴(USP) 사이의 수평 절연층(HP) 및 수직 절연층(VP)은 데이터 저장막을 구성할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 전극(EL)과 상부 반도체 패턴(USP) 사이에 개재되는 상기 데이터 저장막은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 상기 터널 절연막은 상부 반도체 패턴(USP)과 직접 접촉할 수 있다. 상기 블로킹 절연막은 전극(EL)과 직접 접촉할 수 있다. 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재될 수 있다. 상기 데이터 저장막에 저장되는 데이터는 전극(EL)과 상부 반도체 패턴(USP) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
상기 터널 절연막은 상기 전하 저장막보다 에너지 밴드 갭이 더 큰 물질을 포함할 수 있다. 상기 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘-풍부 질화막(Si-rich nitride)을 포함할 수 있다. 상기 블로킹 절연막은 실리콘 산화막을 포함할 수 있다.
도 5c를 참조하여, 앞서 도 5b를 참조하여 설명한 일 실시예와는 다른 형태의 실시예를 설명한다. 수직 구조체(VS)의 불연속 부분(NCP)의 상부(PA2)는 하부(PA1)와 오정렬될 수 있다. 평면적 관점에서, 불연속 부분(NCP)의 상부(PA2)의 중심은 불연속 부분(NCP)의 하부(PA1)의 중심과 수평적으로 이격될 수 있다. 불연속 부분(NCP)의 상부(PA2)는 상부 구조체(SS2) 내에 제공된 부분이고, 불연속 부분(NCP)의 하부(PA1)는 하부 구조체(SS1) 내에 제공된 부분일 수 있다.
하부 구조체(SS1)와 상부 구조체(SS2) 사이의 계면에서 불연속 부분(NCP)의 직경은 불연속적으로(급격하게) 증가할 수 있다. 구체적으로, 불연속 부분(NCP)의 상부(PA2)는 제1 직경(M1)을 갖고, 불연속 부분(NCP)의 하부(PA1)는 제2 직경(M2)을 가질 수 있다. 제2 직경(M2)은 제1 직경(M1)보다 클 수 있다. 수직 구조체(VS)의 측벽(SW)은 불연속적인 프로파일을 가질 수 있다.
도 3, 도 4a 및 도 4b를 다시 참조하면, 연결 영역(CTR) 상에서, 콘택 플러그들(CP)이 적층 구조체(ST)의 전극들(EL)에 접속될 수 있다. 일 예로, 적층 구조체(ST)에 연결되는 콘택 플러그들(CP)의 개수는 적층 구조체(ST)를 구성하는 전극들(EL)의 개수와 동일할 수 있다. 콘택 플러그들(CP)은 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 전극들(EL)은 연결 영역(CTR)에서 계단식 구조를 갖기 때문에, 콘택 플러그들(CP)의 바닥면들은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 셀 어레이 영역(CAR)과 멀어질수록 콘택 플러그들(CP)의 바닥면들의 레벨은 낮아질 수 있다.
연결 영역(CTR)에서, 매립 절연막(110) 및 적층 구조체(ST)를 관통하는 복수개의 더미 홀들(DH)이 형성될 수 있다. 더미 홀들(DH) 내에 더미 구조체들(DS)이 제공될 수 있다. 더미 구조체들(DS)은 연결 영역(CTR) 상에만 선택적으로 제공되고, 셀 어레이 영역(CAR) 상에는 제공되지 않을 수 있다. 더미 구조체들(DS)은 콘택 플러그들(CP)과 인접하게 배치될 수 있지만, 콘택 플러그들(CP)과 이격될 수 있다.
더미 구조체들(DS)은 연결 영역(CTR) 상의 적층 구조체(ST)를 물리적으로 지지할 수 있다. 일 실시예로, 각각의 더미 구조체들(DS)은, 수직 구조체(VS)와 동일하게, 수직 절연층(VP), 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 매립 절연 패턴(VI)을 포함할 수 있다.
더미 구조체(DS)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 더미 구조체(DS)의 직경은 상부 구조체(SS2)에서 하부 구조체(SS1)로 갈수록 연속적으로 감소할 수 있다. 즉, 앞서 설명한 수직 구조체(VS)와는 달리, 더미 구조체(DS)의 직경은 불연속적으로 변화하지 않을 수 있다. 더미 구조체(DS)의 측벽은 연속적인 프로파일을 가질 수 있다. 다시 말하면, 수직 구조체(VS)와는 달리 더미 구조체(DS)의 측벽은 계단식 프로파일을 갖지 않을 수 있다.
일 예로, 더미 구조체(DS)의 최대 직경은 수직 구조체(VS)의 최대 직경과 실질적으로 동일할 수 있다. 다른 예로, 더미 구조체(DS)의 최대 직경은 수직 구조체(VS)의 최대 직경보다 클 수 있다.
기판(100)의 전면 상에, 적층 구조체들(ST)을 덮는 매립 절연막(110)이 제공될 수 있다. 매립 절연막(110)은 평탄화된 상면을 가질 수 있다. 매립 절연막(110)의 수직적 두께는 셀 어레이 영역(CAR)에서 연결 영역(CTR)으로 갈수록 증가할 수 있다.
매립 절연막(110) 상에 제1 층간 절연막(120) 및 제2 층간 절연막(130)이 배치될 수 있다. 제2 층간 절연막(130) 상에 적층 구조체들(ST)을 가로질러 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 제2 층간 절연막(130) 상에 콘택 플러그들(CP)과 연결되는 배선들(CL)이 배치될 수 있다. 더미 구조체들(DS)은 비트 라인들(BL) 및 배선들(CL) 모두와 전기적으로 연결되지 않을 수 있다.
도 6 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 II-II'선을 따라 자른 단면도들이다.
도 3 및 도 6을 참조하면, 기판(100)의 전면 상에 절연막들(IL) 및 제1 희생막들(HL1)을 수직적으로 번갈아 적층하여, 하부 구조체(SS1)가 형성될 수 있다. 기판(100)은 셀 어레이 영역(CAR) 및 연결 영역(CTR)을 포함할 수 있다. 최상부의 제1 희생막(HL1) 상에 식각 정지막(ESL)이 형성될 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
절연막들(IL), 제1 희생막들(HL1) 및 식각 정지막(ESL)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 절연막들(IL)은 실리콘 산화막으로 형성될 수 있고, 제1 희생막들(HL1)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 식각 정지막(ESL)은 폴리실리콘막으로 형성될 수 있다.
도 3 및 도 7을 참조하면, 셀 어레이 영역(CAR) 상에, 하부 구조체(SS1)를 관통하여 기판(100)을 노출하는 제1 채널 홀들(CH1)이 형성될 수 있다. 제1 채널 홀(CH1)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다.
구체적으로, 제1 채널 홀들(CH1)을 형성하는 것은, 하부 구조체(SS1) 상에 제1 채널 홀들(CH1)이 형성될 영역들을 정의하는 개구부들을 갖는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 하부 구조체(SS1)를 식각하는 것을 포함할 수 있다. 이후, 상기 마스크 패턴들이 제거될 수 있다. 한편, 상기 식각 공정 동안, 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 기판(100)의 상부가 리세스될 수 있다.
제1 채널 홀들(CH1)을 채우는 희생 절연 패턴들(SIP)이 형성될 수 있다. 희생 절연 패턴들(SIP)을 형성하는 것은, 하부 구조체(SS1) 상에 제1 채널 홀들(CH1)을 채우는 희생 절연막을 형성하는 것, 및 식각 정지막(ESL)의 상면이 노출될 때까지 상기 희생 절연막을 평탄화하는 것을 포함할 수 있다.
도 3 및 도 8을 참조하면, 하부 구조체(SS1) 상에 절연막들(IL) 및 제2 희생막들(HL2)을 수직적으로 번갈아 적층하여, 상부 구조체(SS2)가 형성될 수 있다. 하부 구조체(SS1)와 상부 구조체(SS2)는 적층 구조체(ST)를 구성할 수 있다. 절연막들(IL) 및 제2 희생막들(HL2)을 형성하는 것은, 앞서 하부 구조체(SS1)에서 설명한 것과 실질적으로 동일할 수 있다.
도 3 및 도 9를 참조하면, 연결 영역(CTR) 상의 적층 구조체(ST)에 계단식 구조가 형성될 수 있다. 구체적으로, 적층 구조체(ST) 상에 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 연결 영역(CTR) 상의 적층 구조체(ST)의 일부를 노출시킬 수 있다. 이어서, 제1 마스크 패턴(MP1)을 식각 마스크로 적층 구조체(ST)의 일부를 식각하는 공정, 및 제1 마스크 패턴(MP1)을 축소시키는 트리밍 공정이 번갈아 반복될 수 있다. 적층 구조체(ST)의 일부를 식각하는 공정은, 제1 마스크 패턴(MP1)에 의해 노출된 복수개의 희생막들(HL1, HL2)을 식각하는 것을 포함할 수 있다. 상기 식각 공정시 식각 깊이는, 수직적으로 인접하는 희생막들(HL1, HL2)간의 피치일 수 있다. 상기 트리밍 공정은 제1 마스크 패턴(MP1)의 일 측벽을 소정 거리만큼 수평적으로 이동시킴으로써 제1 마스크 패턴(MP1)의 면적을 축소시킬 수 있다.
도 3 및 도 10을 참조하면, 기판(100)의 전면 상에 적층 구조체(ST)를 덮는 매립 절연막(110)이 형성될 수 있다. 매립 절연막(110)이 형성되기 전에 제1 마스크 패턴(MP1)이 제거될 수 있다. 연결 영역(CTR) 상에, 매립 절연막(110) 및 적층 구조체(ST)를 관통하는 복수개의 더미 홀들(DH)이 형성될 수 있다. 더미 홀들(DH)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 더미 홀들(DH)을 형성하는 것은 앞서 설명한 제1 채널 홀들(CH1)을 형성하는 것과 실질적으로 유사할 수 있다.
도 3 및 도 11을 참조하면, 셀 어레이 영역(CAR) 상에, 상부 구조체(SS2)를 관통하여 희생 절연 패턴들(SIP)을 노출하는 제2 채널 홀들(CH2)이 형성될 수 있다. 제2 채널 홀들(CH2)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 제2 채널 홀들(CH2)은 제1 채널 홀들(CH1)과 수직적으로 중첩되도록 형성될 수 있다. 제2 채널 홀들(CH2)을 형성하는 것은 앞서 설명한 제1 채널 홀들(CH1)을 형성하는 것과 동일할 수 있다. 일 예로, 제2 채널 홀들(CH2)이 형성될 때 제1 채널 홀들(CH1)과의 오정렬이 발생될 수 있다 (도 5c 참조). 이 경우 식각 정지막(ESL)이 하부 구조체(SS1)가 식각되는 것을 방지할 수 있다.
제2 채널 홀들(CH2)을 통해 노출된 희생 절연 패턴들(SIP)이 선택적으로 제거될 수 있다. 이로써 제1 채널 홀(CH1)과 제2 채널 홀(CH2)이 연통되어, 하나의 채널 홀(CH)을 구성할 수 있다. 제1 채널 홀(CH1)과 제2 채널 홀(CH2)이 서로 다른 단계에서 형성되었기 때문에, 채널 홀(CH)의 직경은 불연속적으로 변화할 수 있다. 일 예로, 하부 구조체(SS1)와 상부 구조체(SS2) 사이의 계면에서 채널 홀(CH)의 직경은 불연속적으로(급격하게) 증가할 수 있다. 채널 홀(CH)의 내측벽은 불연속적인 프로파일(즉, 계단식 프로파일)을 가질 수 있다.
도 3 및 도 12를 참조하면, 채널 홀들(CH) 내에 수직 구조체들(VS)이 형성될 수 있고, 더미 홀들(DH) 내에 더미 구조체들(DS)이 형성될 수 있다. 본 실시예에서, 수직 구조체들(VS)과 더미 구조체들(DS)은 동시에 형성될 수 있다.
구체적으로, 채널 홀들(CH) 및 더미 홀들(DH)을 통해 노출된 기판(100) 상에 하부 반도체 패턴들(LSP)이 형성될 수 있다. 하부 반도체 패턴들(LSP)은 채널 홀들(CH) 및 더미 홀들(DH)의 하부들을 채울 수 있다. 하부 반도체 패턴들(LSP)은, 채널 홀들(CH) 및 더미 홀들(DH)에 의해 노출된 기판(100)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다.
채널 홀들(CH) 및 더미 홀들(DH) 각각의 내벽을 차례로 덮는 수직 절연층(VP) 및 상부 반도체 패턴(USP)이 형성될 수 있다. 수직 절연층(VP) 및 상부 반도체 패턴(USP) 각각은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 이어서, 채널 홀들(CH) 및 더미 홀들(DH)을 완전히 채우는 매립 절연 패턴(VI)이 형성될 수 있다.
도 3 및 도 13을 참조하면, 매립 절연막(110) 상에 제1 층간 절연막(120)이 형성될 수 있다. 적층 구조체(ST)를 패터닝하여, 서로 수평적으로 이격된 복수개의 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)을 따라 연장되면서, 제1 방향(D1)을 따라 배열될 수 있다. 서로 인접하는 적층 구조체들(ST) 사이에 트렌치(TR)가 정의될 수 있다. 트렌치들(TR)은 기판(100)의 일부를 노출할 수 있다. 트렌치들(TR)은 적층 구조체들(ST)을 따라 제2 방향(D2)으로 연장될 수 있다.
도 3, 도 4a 및 도 4b를 다시 참조하면, 제1 및 제2 희생막들(HL1, HL2)이 전극들(EL)로 교체될 수 있다. 구체적으로, 트렌치들(TR)을 통해 노출된 제1 및 제2 희생막들(HL1, HL2)을 선택적으로 제거하고, 제1 및 제2 희생막들(HL1, HL2)이 제거된 공간들에 전극들(EL)을 형성할 수 있다.
트렌치들(TR)을 통해 노출된 기판(100)에 불순물을 도핑하여 공통 소스 영역들(CSR)이 형성될 수 있다. 트렌치들(TR) 각각을 순차적으로 채우는 절연 스페이서(SP) 및 공통 소스 플러그(CSP)가 형성될 수 있다. 공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다.
제1 층간 절연막(120) 상에 제2 층간 절연막(130)이 형성될 수 있다. 제1 및 제2 층간 절연막들(120, 130)을 관통하여 수직 구조체들(VS)과 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제1 및 제2 층간 절연막들(120, 130) 및 매립 절연막(110)을 관통하여 전극들(EL)과 접속하는 콘택 플러그들(CP)이 형성될 수 있다. 제2 층간 절연막(130) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL) 및 콘택 플러그들(CP)과 전기적으로 연결되는 배선들(CL)이 형성될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은, 하부 구조체(SS1)와 제1 채널 홀들(CH1)을 형성하고, 이어서 상부 구조체(SS2)와 제2 채널 홀들(CH2)을 형성할 수 있다. 제1 채널 홀(CH1)과 제2 채널 홀(CH2)이 연통되어 형성되는 하나의 채널 홀(CH)이 높은 층수를 갖는 적층 구조체를 완전히 관통할 수 있다. 이로써, 3차원 반도체 메모리 장치의 집적도 및 신뢰성이 모두 향상될 수 있다.
본 발명의 제조 방법은, 하부 구조체(SS1) 및 상부 구조체(SS2)를 형성한 뒤 한 번의 식각 공정을 통해 더미 홀들(DH)을 형성 할 수 있다. 두 번의 식각 공정(제1 채널 홀(CH1) 식각 공정 및 제2 채널 홀(CH2) 식각 공정)을 거치는 채널 홀들(CH)에 비해 공정이 단순해질 수 있다.
연결 영역(CTR) 상의 하부 구조체(SS1)에 계단식 구조를 형성하는 것, 계단식 구조가 형성된 하부 구조체(SS1) 상에 상부 구조체(SS2)를 형성하는 것, 및 연결 영역(CTR) 상의 상부 구조체(SS2)에 계단식 구조를 형성하는 것을 포함하는 비교 공정을 예시할 수 있다. 한편 본 발명의 제조 방법은, 하부 구조체(SS1) 및 상부 구조체(SS2)를 형성한 뒤 연결 영역(CTR) 상에 계단식 구조를 한번에 형성할 수 있다. 따라서 상기 비교 공정에 비하여 본 발명의 제조 방법은 공정이 단순해질 수 있다. 나아가, 상기 비교 공정에 비하여 본 발명의 제조 방법은 복잡한 구조의 계단식 구조도 쉽게 구현할 수 있다.
도 14, 도 15 및 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 것으로, 도 3의 II-II'선을 따라 자른 단면도들이다. 본 실시예들에서는, 앞서 도 3, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
일 실시예로 도 3 및 도 14를 참조하면, 각각의 더미 구조체들(DS)은 더미 패턴을 포함할 수 있다. 앞서 도 4b를 참조하여 설명한 것과 달리, 각각의 더미 구조체들(DS)을 이루는 막은 각각의 수직 구조체들(VS)를 이루는 막과 다를 수 있다. 더미 구조체(DS)의 더미 패턴은 단일막일 수 있고, 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 폴리실리콘막을 포함할 수 있다. 본 실시예에 따른 3차원 반도체 메모리 장치는, 앞서 도 3 및 도 10을 참조하여 설명한 결과물 상에 더미 홀들(DH)을 채우는 더미 패턴들을 형성함으로써 제조될 수 있다.
일 실시예로 도 3 및 도 15를 참조하면, 하부 구조체(SS1)의 최상부에 식각 정지막(ESL)이 생략될 수 있다. 본 실시예에 따른 3차원 반도체 메모리 장치는, 앞서 도 3 및 도 9의 결과물 상에 제2 채널 홀들(CH2)과 더미 홀들(DH)을 동시에 형성함으로써 제조될 수 있다. 식각 정지막(ESL)이 생략되었기 때문에, 제2 채널 홀들(CH2)을 형성하는 식각 공정 동안 더미 홀들(DH)도 함께 형성할 수 있다.
일 실시예로 도 3 및 도 16을 참조하면, 셀 어레이 영역(CAR) 상의 하부 구조체(SS1)의 최상부에만 선택적으로 식각 정지막(ESL)이 존재할 수 있다. 연결 영역(CTR) 상의 상의 하부 구조체(SS1)에는 식각 정지막(ESL)이 생략될 수 있다. 본 실시예에 따른 3차원 반도체 메모리 장치는, 앞서 도 3 및 도 6을 참조하여 설명한 결과물 상에 셀 어레이 영역(CAR)에만 식각 정지막(ESL)이 존재하도록 식각 정지막(ESL)을 패터닝함으로써 제조될 수 있다. 본 실시예에 있어서, 연결 영역(CTR) 상에 식각 정지막(ESL)이 생략되었기 때문에, 제2 채널 홀들(CH2)을 형성하는 식각 공정 동안 더미 홀들(DH)도 함께 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 18은 도 17의 3차원 반도체 메모리 장치의 제1 및 제2 전극들을 나타낸 사시도이다. 도 19a는 도 17 및 도 18에 도시된 제1 전극들 중 하나를 나타내는 평면도이며, 도 19b는 도 17 및 도 18에 도시된 제2 전극들 중 하나를 나타내는 평면도이다. 도 20a 및 도 20b는 각각 도 17의 I-I'선 및 II-II'선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 3, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17, 도 18, 도 19a, 도 19b, 도 20a 및 도 20b를 참조하면, 기판(100) 상에 복수개의 셀 어레이 블록들(BLK1, BLK2)이 배치될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 셀 어레이 블록들(BLK1, BLK2)이 서로 이격되어 배치될 수 있다. 제1 셀 어레이 블록(BLK1)은 수직적으로 번갈아 적층된 제1 전극들(ELa) 및 제2 전극들(ELb)을 갖는 제1 적층 구조체(ST1)를 포함할 수 있고, 제2 셀 어레이 블록(BLK2)은 수직적으로 번갈아 적층된 제1 전극들(ELa) 및 제2 전극들(ELb)을 갖는 제2 적층 구조체(ST2)를 포함할 수 있다. 각각의 제1 및 제2 적층 구조체들(ST1, ST2)은 하부 구조체(SS1) 및 상부 구조체(SS2)를 포함할 수 있다.
제1 전극들(ELa) 각각은 연결 영역(CTR)에서 그것의 위에 위치하는 제2 전극(ELb)에 의해 노출되는 제1 패드 영역(P1)을 가질 수 있으며, 제2 전극들(ELb) 각각은 그것의 위에 위치하는 제1 전극(ELa)에 의해 노출되는 제2 패드 영역(P2)을 가질 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2) 각각에서, 제1 전극들(ELa)의 제1 패드 영역들(P1)은 수평적으로 및 수직적으로 서로 다른 위치들에 배치될 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2) 각각에서, 제2 전극들(ELb)의 제2 패드 영역들(P2) 또한 수평적으로 및 수직적으로 서로 다른 위치들에 배치될 수 있다. 평면적 관점에서, 제1 전극들(ELa)의 제1 패드 영역들(P1)은 제2 전극들(ELb)의 제2 패드 영역들(P2)과 제1 방향(D1)으로 인접할 수 있다.
제1 및 제2 적층 구조체들(ST1, ST2) 각각은, 제1 전극들(ELa)의 제1 패드 영역들(P1)에 의해 형성되는 제1 계단식 구조와, 제2 전극들(ELb)의 제2 패드 영역들(P2)에 의해 형성되는 제2 계단식 구조를 가질 수 있다. 평면적 관점에서, 제1 전극들(ELa)의 제1 패드 영역들(P1)은 제2 방향(D2)을 따라 배열될 수 있다. 제1 전극들(ELa)에 의해 형성된 제1 계단식 구조는 제2 방향(D2)을 따라 내려가는 계단 형태를 가질 수 있다. 평면적 관점에서, 제2 전극들(ELb)의 제2 패드 영역들(P2)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 전극들(ELb)에 의해 형성된 제2 계단식 구조는 제2 방향(D2)을 따라 내려가는 계단 형태를 가질 수 있다. 평면적 관점에서, 제2 계단식 구조는 제1 계단 구조와 제1 방향(D1)으로 인접할 수 있다.
제1 적층 구조체(ST1)의 제1 계단식 구조는 제2 적층 구조체(ST2)의 제1 계단식 구조와 제1 방향(D1)으로 인접할 수 있다. 다시 말하면, 제1 적층 구조체(ST1)의 제1 패드 영역들(P1)과 제2 적층 구조체(ST2)의 제1 패드 영역들(P1)이 제1 방향(D1)으로 인접할 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 및 제2 적층 구조체들(ST1, ST2)은 연결 영역(CTR) 상에서 미러(mirror) 대칭적으로 배치될 수 있다.
제1 및 제2 적층 구조체들(ST1, ST2) 각각을 구성하는 제1 및 제2 전극들(ELa, ELb)에 대해 도 19a 및 도 19b를 참조하여 보다 상세히 설명한다.
도 17, 도 18 및 도 19a를 참조하면, 제1 전극들(ELa) 각각은 복수개의 전극부들(EP), 전극 연결부(ECP), 및 적어도 하나 이상의 돌출부들(PP)을 포함할 수 있다. 전극부들(EP)은 셀 어레이 영역(CAR) 상에서 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 즉, 전극부들(EP)은 수평적으로 서로 이격될 수 있다.
전극 연결부(ECP)는 연결 영역(CTR) 상에서 제1 방향(D1)으로 연장되면서 전극부들(EP)을 수평적으로 연결할 수 있다. 즉, 각각의 제1 및 제2 적층 구조체들(ST1, ST2)에서, 기판(100)으로부터 동일한 높이에 위치하는 전극부들(EP)은 전극 연결부(ECP)에 의해 등전위 상태를 가질 수 있다.
돌출부들(PP)은 연결 영역(CTR) 상에서 전극 연결부(ECP)로부터 제2 방향(D2)으로 돌출될 수 있다. 일 예로, 제1 전극(ELa)의 돌출부들(PP)의 개수는 전극부들(EP)의 개수와 같거나 작을 수 있다. 일 예로, 돌출부들(PP)은 전극부들(EP)로부터 연속적으로 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다.
제1 전극(ELa)의 돌출부들(PP)은 전극 연결부(ECP)로부터 제2 방향(D2)으로 동일하게 제1 길이(d1)만큼 연장될 수 있다. 즉, 제1 전극(ELa)의 돌출부들(PP)은 제1 방향(D1)으로 동일한 길이(d1)를 가질 수 있다. 제1 전극(ELa)의 돌출부들(PP)의 길이(d1)는 기판(100)으로부터 제1 전극(ELa)의 수직적 거리가 증가함에 따라 감소할 수 있다. 제1 전극(ELa)은 돌출부들(PP) 중 적어도 하나에 위치하는 제1 패드 영역(P1)을 가질 수 있다.
도 17, 도 18 및 도 19b를 참조하면, 제2 전극들(ELb) 각각은, 제1 전극(ELa)과 유사하게, 복수개의 전극부들(EP), 전극부들(EP)을 수평적으로 연결하는 전극 연결부(ECP), 및 전극 연결부(ECP)로부터 돌출되는 돌출부들(PP1, PP2)을 포함할 수 있다.
제2 전극(ELb)의 돌출부들(PP1, PP2)은, 전극 연결부(ECP)로부터 제2 방향(D2)으로 제1 길이(d1)만큼 연장되는 제1 돌출부들(PP1)과, 전극 연결부(ECP)로부터 제1 길이(d1)보다 작은 제2 길이(d2)만큼 연장되는 제2 돌출부들(PP2)을 포함할 수 있다. 제2 전극(ELb)은 제1 돌출부들(PP1) 중 적어도 하나에 위치하는 제2 패드 영역(P2)을 가질 수 있다. 제2 전극(ELb)의 제1 돌출부들(PP1)의 제1 길이(d1)는 제2 전극(ELb) 아래에 위치하는 제1 전극(ELa)의 돌출부들(PP)의 제1 길이(d1)와 실질적으로 동일할 수 있다. 제2 전극(ELb)의 제1 및 제2 돌출부들(PP1, PP2)의 길이(d1, d2)는 기판(100)으로부터 제2 전극(ELb)의 수직적 거리가 증가함에 따라 감소할 수 있다.
다시 도 17, 도 18, 도 19a, 도 19b, 도 20a 및 도 20b를 참조하면, 평면적 관점에서, 제2 전극(ELb)의 전극부들(EP)은 제1 전극(ELa)의 전극부들(EP)과 중첩될 수 있다. 제1 전극(ELa)의 전극 연결부(ECP)는 제2 전극(ELb)의 전극 연결부(ECP)와 중첩될 수 있다.
평면적 관점에서, 제2 전극(ELb)의 제1 돌출부들(PP1)은 그것의 아래에 위치하는 제1 전극(ELa)의 돌출부들(PP) 중 일부와 중첩될 수 있다. 평면적 관점에서, 제2 전극(ELb)의 제2 돌출부들(PP2)은 그것의 아래에 위치하는 제1 전극(ELa)의 돌출부들(PP) 중 다른 일부를 노출시킬 수 있다. 제2 전극(ELb)의 제1 돌출부들(PP1)의 측벽들은 그것의 아래에 위치하는 제1 전극(ELa)의 돌출부들(PP)의 측벽들과 수직적으로 정렬될 수 있다. 제2 전극(ELb)의 제2 돌출부들(PP2)의 측벽들은 그것의 위에 위치하는 제1 전극(ELa)의 돌출부들(PP)의 측벽들과 수직적으로 정렬될 수 있다.
셀 어레이 영역(CAR)에서, 제1 및 제2 적층 구조체들(ST1, ST2)을 관통하는 수직 구조체들(VS)이 제공될 수 있다. 하부 구조체(SS1)와 상부 구조체(SS2) 사이에서 수직 구조체(VS)의 직경은 불연속적으로 변화할 수 있다. 즉, 수직 구조체(VS)의 측벽(SW)은 불연속적인 프로파일을 가질 수 있다.
연결 영역(CTR) 상에서, 제1 콘택 플러그들(CP1)이 제1 및 제2 적층 구조체들(ST1, ST2)의 제1 전극들(ELa)에 접속될 수 있으며, 제2 콘택 플러그들(CP2)이 제1 및 제2 적층 구조체들(ST1, ST2)의 제2 전극들(ELb)에 접속될 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2)과 연결되는 제1 콘택 플러그들(CP1)의 개수는 제1 및 제2 적층 구조체들(ST1, ST2)을 구성하는 제1 전극들(ELa)의 개수와 동일할 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2)과 연결되는 제2 콘택 플러그들(CP2)의 개수는 제1 및 제2 적층 구조체들(ST1, ST2)을 구성하는 제2 전극들(ELb)의 개수와 동일할 수 있다.
제1 콘택 플러그들(CP1)은 제1 계단식 구조 상에 배치되며 제2 콘택 플러그들(CP2)은 제2 계단식 구조 상에 배치될 수 있다. 제1 콘택 플러그들(CP1)은 제1 전극들(ELa)의 제1 패드 영역들(P1)에 접속될 수 있으며, 제2 콘택 플러그들(CP2)은 제2 전극들(ELb)의 제2 패드 영역들(P2)에 접속될 수 있다. 다시 말해, 제1 콘택 플러그들(CP1) 각각은 제1 전극(ELa)의 돌출부들(PP) 중 어느 하나에 접속될 수 있으며, 제2 콘택 플러그들(CP2) 각각은 제2 전극(ELb)의 제1 돌출부들(PP1) 중 어느 하나에 접속될 수 있다. 제1 콘택 플러그들(CP1)은 제1 방향(D1)으로 제2 콘택 플러그들(CP2)과 이격될 수 있다.
연결 영역(CTR)에서, 매립 절연막(110) 및 제1 및 제2 적층 구조체들(ST1, ST2)를 관통하는 더미 구조체들(DS)이 제공될 수 있다. 더미 구조체들(DS)은 제1 전극들(ELa)의 제1 패드 영역들(P1)을 관통할 수 있다. 더미 구조체들(DS)은 제2 전극들(ELb)의 제2 패드 영역들(P2)을 관통할 수 있다. 더미 구조체들(DS)은 제1 및 제2 콘택 플러그들(CP1, CP2)에 인접하게 배치될 수 있지만, 제1 및 제2 콘택 플러그들(CP1, CP2)과는 이격될 수 있다.
더미 구조체들(DS)은 연결 영역(CTR) 상의 제1 및 제2 적층 구조체들(ST1, ST2)을 물리적으로 지지할 수 있다. 일 예로, 각각의 더미 구조체들(DS)은, 수직 구조체(VS)와 동일하게, 수직 절연층(VP), 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 다른 예로, 각각의 더미 구조체들(DS)은 더미 패턴을 포함할 수 있다 (도 14 참조). 더미 구조체(DS)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 더미 구조체(DS)의 측벽은 연속적인 프로파일을 가질 수 있다.
셀 어레이 영역(CAR) 상에서 비트 라인(BL)이 비트라인 콘택 플러그들(BPLG)을 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다. 연결 영역(CTR) 상에서 제1 배선들(CL1)이 제1 콘택 플러그들(CP1)과 접속될 수 있으며, 제2 배선들(CL2)이 제2 콘택 플러그들(CP2)과 접속될 수 있다.
도 21 내지 도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 사시도들이다. 도 21 내지 도 24는 앞서 도 17, 도 18, 도 19a, 도 19b, 도 20a 및 도 20b를 참조하여 설명한 적층 구조체의 제1 계단식 구조 및 제2 계단식 구조를 형성하는 방법을 설명하기 위한 도면들이다. 본 실시예에서는, 앞서 도 3 및 도 6 내지 도 13을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21을 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CTR)을 포함하는 기판(100)의 전면 상에 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)는 수직적으로 적층된 제1 희생막들(HL1)로 이루어진 하부 구조체(SS1), 및 수직적으로 적층된 제2 희생막들(HL2)로 이루어진 상부 구조체(SS2)를 포함할 수 있다.
적층 구조체(ST) 상에 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 연결 영역(CTR) 상의 적층 구조체(ST)의 일부를 노출시킬 수 있다. 이어서, 제1 마스크 패턴(MP1)을 식각 마스크로 적층 구조체(ST)의 일부를 식각하는 공정 및 제1 마스크 패턴(MP1)을 축소시키는 트리밍 공정이 번갈아 반복될 수 있다. 적층 구조체(ST)의 일부를 식각하는 공정은, 제1 마스크 패턴(MP1)에 의해 노출된 복수개의 희생막들(HL1, HL2)을 식각하는 것을 포함할 수 있다. 상기 식각 공정시 식각 깊이는 수직적으로 인접하는 희생막들(HL1, HL2)간의 피치의 2배 이상일 수 있다. 상기 트리밍 공정은 제1 마스크 패턴(MP1)의 일 측벽을 소정 거리만큼 수평적으로 이동시킴으로써 제1 마스크 패턴(MP1)의 면적을 축소시킬 수 있다.
상기 식각 공정 및 상기 트리밍 공정이 반복 수행됨으로써, 도 22에 도시된 바와 같이 짝수층에 위치하는 희생막들(HL1, HL2)의 단부들이 노출되는 제1 계단식 구조(S1)가 형성될 수 있다.
도 23을 참조하면, 제1 계단식 구조(S1)를 갖는 적층 구조체(ST) 상에 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 적층 구조체(ST)의 제1 계단 구조(S1)의 일부분을 노출시키는 오프닝을 가질 수 있다.
제2 마스크 패턴(MP2)을 식각 마스크로 적층 구조체(ST)의 일부분을 식각하는 공정이 수행될 수 있다. 상기 식각 공정시 식각 깊이는 앞서 제1 마스크 패턴(MP1)을 식각 마스크로 이용하는 식각 공정에서의 식각 깊이보다 작을 수 있다. 예를 들어, 상기 식각 공정시 식각 깊이는, 수직적으로 인접하는 희생막들(HL1, HL2)간의 피치일 수 있다. 상기 식각 공정을 통하여, 적층 구조체(ST)의 홀수층에 위치하는 희생막들(HL1, HL2)의 단부들이 노출되는 제2 계단식 구조(S2)가 형성될 수 있다.
결과적으로, 연결 영역(CTR) 상의 적층 구조체(ST)는 제1 계단식 구조(S1) 및 제2 계단식 구조(S2)를 포함할 수 있다. 제2 계단식 구조(S2)는 제1 계단식 구조(S1)의 일부분을 식각하여 형성되므로, 제1 계단식 구조(S1)와 제2 계단식 구조(S2)는 제1 방향(D1)으로 인접할 수 있다.
도 24를 참조하면, 적층 구조체(ST) 상에 제3 마스크 패턴들(MP3)이 형성될 수 있다. 제3 마스크 패턴들(MP3) 각각은 제1 라인부들(MP3a) 및 연결 영역(CTR) 상의 제2 라인부(MP3b)를 포함할 수 있다. 평면적 관점에서, 제1 라인부들(MP3a)은 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다. 제2 라인부(MP3b)는 제1 방향(D1)으로 연장되어 제1 라인부들(MP3a)을 연결할 수 있다.
제3 마스크 패턴(MP3)을 이용하여 적층 구조체(ST)를 패터닝하여, 서로 수평적으로 이격된 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)가 형성될 수 있다. 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 셀 어레이 영역(CAR) 상에서 전극부들(EP)을 수평적으로 분리하는 제2 트렌치들(TR2), 및 연결 영역(CTR) 상에서 돌출부들(PP)을 수평적으로 분리하는 제3 트렌치들(TR3)이 형성될 수 있다.
제1 및 제2 적층 구조체들(ST1, ST2) 각각은 제1 및 제2 계단식 구조들(S1, S2)을 가질 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2) 각각의 홀수층의 희생막들(HL1, HL2)은 도 19a를 참조하여 설명한 제1 전극(ELa)처럼, 복수개의 전극부들(EP), 전극부들(EP)을 연결하는 전극 연결부(ECP) 및 복수개의 돌출부들(PP)을 포함할 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2) 각각의 짝수층의 희생막들(HL1, HL2)은 도 19b를 참조하여 설명한 제2 전극(ELb)처럼, 복수개의 전극부들(EP), 전극부들(EP)을 연결하는 전극 연결부(ECP) 및 복수개의 돌출부들(PP)을 포함할 수 있다. 후속으로, 도 10 내지 도 13을 참조하여 설명한 공정들이 동일하게 수행될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 번갈아 적층된 절연막 및 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 적층 구조체;
    상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 수직 구조체들; 및
    상기 연결 영역 상의 상기 적층 구조체를 관통하는 더미 구조체들을 포함하되,
    상기 수직 구조체들 각각은, 그의 직경이 불연속적으로 변화하는 부분을 갖고,
    상기 더미 구조체들 각각은, 그의 직경이 연속적으로 변화하는 3차원 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 수직 구조체들 각각의 상기 부분의 측벽은 계단식 프로파일을 갖는 3차원 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 수직 구조체들 각각의 상기 부분의 하부의 직경은 상기 부분의 상부의 직경보다 큰 3차원 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 적층 구조체의 상기 계단식 구조에 접속되는 콘택 플러그들을 더 포함하되,
    평면적 관점에서, 상기 더미 구조체들은 상기 콘택 플러그들과 인접하게 배치되되, 상기 콘택 플러그들과 이격되는 3차원 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 전극들과 상기 수직 구조체들 사이에 데이터 저장 요소들이 구성되는 3차원 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 수직 구조체들 각각은:
    수직하게 연장되는 제1 반도체 패턴; 및
    상기 제1 반도체 패턴의 내부를 채우는 제1 매립 절연 패턴을 포함하는 3차원 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 더미 구조체들 각각은:
    수직하게 연장되는 제2 반도체 패턴; 및
    상기 제2 반도체 패턴의 내부를 채우는 제2 매립 절연 패턴을 포함하고,
    상기 제2 반도체 패턴은 상기 제1 반도체 패턴과 동일한 물질을 포함하고,
    상기 제2 매립 절연 패턴은 상기 제1 매립 절연 패턴과 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 더미 구조체들 각각은, 단일막으로 이루어진 더미 패턴을 포함하는 3차원 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 수직 구조체들 각각은, 상기 제1 반도체 패턴과 상기 기판 사이에 개재된 하부 반도체 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 적층 구조체는, 상기 수직 구조체들의 상기 부분들과 실질적으로 동일한 레벨에 위치하는 식각 정지막을 더 포함하는 3차원 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 식각 정지막은 상기 셀 어레이 영역 상에만 선택적으로 제공되는 3차원 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 적층 구조체의 상기 전극들은, 상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하고,
    상기 제1 및 제2 전극들 각각은:
    상기 셀 어레이 영역 상에서 제1 방향으로 연장되며, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 전극부들; 및
    상기 연결 영역 상에서 상기 전극부들로부터 상기 제1 방향으로 돌출되며, 상기 제2 방향으로 서로 이격되는 돌출부들을 포함하며,
    상기 적층 구조체는:
    상기 제2 전극들에 의해 노출되는 상기 제1 전극들의 상기 돌출부들에 의해 구성된 제1 계단식 구조; 및
    상기 제1 전극들에 의해 노출되는 상기 제2 전극들의 상기 돌출부들에 의해 구성된 제2 계단식 구조를 갖고,
    상기 제2 계단식 구조는 상기 제2 방향으로 상기 제1 계단식 구조와 인접하는 3차원 반도체 메모리 장치.
  13. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 적층 구조체; 및
    상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 수직 구조체들을 포함하되,
    상기 수직 구조체들 각각은, 그의 직경이 불연속적으로 변화하는 부분을 갖고,
    상기 제1 및 제2 전극들 각각은:
    상기 셀 어레이 영역 상에서 제1 방향으로 연장되며, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격된 전극부들; 및
    상기 연결 영역 상에서 상기 전극부들로부터 상기 제1 방향으로 돌출되며, 상기 제2 방향으로 서로 이격되는 돌출부들을 포함하고,
    상기 제1 전극들 각각의 상기 돌출부들 중 어느 하나는, 상기 제1 전극 위에 위치하는 제2 전극에 의해 노출되는 제1 패드 영역을 가지며,
    상기 제2 전극들 각각의 상기 돌출부들 중 어느 하나는, 상기 제2 전극 위에 위치하는 제1 전극에 의해 노출되는 제2 패드 영역을 가지고,
    평면적 관점에서, 상기 제1 패드 영역은 상기 제2 패드 영역과 상기 제2 방향으로 인접하는 3차원 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 수직 구조체들 각각의 상기 부분의 측벽은 계단식 프로파일을 갖는 3차원 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 연결 영역 상의 상기 적층 구조체를 관통하는 더미 구조체들을 더 포함하되,
    상기 더미 구조체들 각각은, 그의 직경이 연속적으로 변화하는 3차원 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 전극의 상기 제1 패드 영역에 접속되는 제1 콘택 플러그; 및
    상기 제2 전극의 상기 제2 패드 영역에 접속되는 제2 콘택 플러그를 더 포함하되,
    평면적 관점에서, 상기 더미 구조체들은 상기 제1 및 제2 콘택 플러그들과 인접하게 배치되되, 상기 제1 및 제2 콘택 플러그들과 이격되는 3차원 반도체 메모리 장치.
  17. 제13항에 있어서,
    상기 수직 구조체들 각각은:
    수직하게 연장되는 반도체 패턴; 및
    상기 반도체 패턴의 내부를 채우는 매립 절연 패턴을 포함하는 3차원 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 전극들과 상기 수직 구조체들의 상기 반도체 패턴들 사이에 데이터 저장 요소들이 구성되는 3차원 반도체 메모리 장치.
  19. 셀 어레이 영역 및 연결 영역을 포함하는 기판 상에 제1 희생막들을 수직적으로 적층하여, 하부 구조체를 형성하는 것;
    상기 셀 어레이 영역 상의 상기 하부 구조체를 관통하는 제1 채널 홀들을 형성하는 것;
    상기 제1 채널 홀들이 형성된 상기 하부 구조체 상에 제2 희생막들을 수직적으로 적층하여, 상부 구조체를 형성하는 것;
    상기 연결 영역 상의 상기 하부 및 상부 구조체들을 패터닝하여, 계단식 구조를 형성하는 것;
    상기 연결 영역 상의 상기 계단식 구조를 관통하는 더미 홀들을 형성하는 것; 및
    상기 셀 어레이 영역 상의 상기 상부 구조체를 관통하는 제2 채널 홀들을 형성하는 것을 포함하되,
    상기 제2 채널 홀과 상기 제1 채널 홀이 연통되어 하나의 채널 홀이 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 채널 홀들을 채우는 제1 반도체 패턴들, 및 상기 더미 홀들을 채우는 제2 반도체 패턴들을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 반도체 패턴들은 동시에 형성되는 3차원 반도체 메모리 장치의 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200088988A (ko) * 2019-01-16 2020-07-24 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200098292A (ko) * 2019-02-12 2020-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210028249A (ko) * 2018-10-23 2021-03-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 기판 박형화를 사용하여 형성된 반도체 플러그를 갖는 3차원 메모리 소자
KR20210152378A (ko) * 2020-06-05 2021-12-15 한양대학교 산학협력단 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템
US11882705B2 (en) 2020-06-05 2024-01-23 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180010368A (ko) 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102378431B1 (ko) 2017-07-25 2022-03-25 삼성전자주식회사 반도체 장치
TW201939701A (zh) * 2018-03-02 2019-10-01 日商東京威力科創股份有限公司 非揮發性記憶裝置之製造方法
JP2019161080A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102592863B1 (ko) * 2018-05-14 2023-10-23 삼성전자주식회사 반도체 장치의 제조 방법 및 그를 이용하는 반도체 장치의 제조 설비
KR102641734B1 (ko) 2018-05-31 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
JP7085417B2 (ja) * 2018-06-25 2022-06-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2020035985A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020047681A (ja) * 2018-09-15 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20200038375A (ko) * 2018-10-02 2020-04-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612408B1 (ko) * 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102638740B1 (ko) 2018-12-12 2024-02-22 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200076393A (ko) 2018-12-19 2020-06-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200080464A (ko) * 2018-12-26 2020-07-07 삼성전자주식회사 3차원 반도체 메모리 장치
CN109904165B (zh) * 2019-01-31 2022-03-18 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
JP2020126938A (ja) 2019-02-05 2020-08-20 キオクシア株式会社 半導体記憶装置
US10672780B1 (en) * 2019-02-25 2020-06-02 Sandisk Technologies Llc Three-dimensional memory device having dual configuration support pillar structures and methods for making the same
KR20200127715A (ko) 2019-05-03 2020-11-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20200134577A (ko) 2019-05-22 2020-12-02 삼성전자주식회사 3차원 반도체 메모리 소자
US20220189976A1 (en) * 2019-06-10 2022-06-16 Intel Corporation 3d memory device with top wordline contact located in protected region during planarization
KR20210009146A (ko) * 2019-07-16 2021-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
TWI700815B (zh) * 2019-07-16 2020-08-01 旺宏電子股份有限公司 三維記憶體元件及其製造方法
US11127756B2 (en) * 2019-07-16 2021-09-21 Macronix International Co., Ltd. Three-dimensional memory device and manufacturing method thereof
CN110800109B (zh) 2019-09-20 2021-08-17 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
WO2021051381A1 (en) * 2019-09-20 2021-03-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having multi-deck structure and methods for forming the same
KR20210039183A (ko) * 2019-10-01 2021-04-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20210054373A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111226317B (zh) * 2020-01-17 2021-01-29 长江存储科技有限责任公司 双堆栈三维nand存储器以及用于形成其的方法
KR20210093412A (ko) 2020-01-17 2021-07-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210094259A (ko) * 2020-01-21 2021-07-29 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
KR20210097463A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
CN111357109B (zh) * 2020-02-17 2021-06-08 长江存储科技有限责任公司 三维存储器件的多分区阶梯结构及其形成方法
US11296101B2 (en) 2020-03-27 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device including an inter-tier etch stop layer and method of making the same
US11411020B2 (en) 2020-04-22 2022-08-09 Macronix International Co., Ltd. Memory device with sub-slits
TWI789582B (zh) * 2020-04-22 2023-01-11 旺宏電子股份有限公司 記憶元件
CN111540747B (zh) * 2020-04-27 2021-07-16 长江存储科技有限责任公司 3d存储器件的制造方法
TWI738489B (zh) * 2020-09-02 2021-09-01 旺宏電子股份有限公司 記憶裝置
KR20220079735A (ko) 2020-12-04 2022-06-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
JP2022096716A (ja) * 2020-12-18 2022-06-30 キオクシア株式会社 不揮発性半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101660488B1 (ko) 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR101487746B1 (ko) 2014-02-07 2015-02-04 한국과학기술원 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102358302B1 (ko) * 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US9443861B1 (en) 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US9818759B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210028249A (ko) * 2018-10-23 2021-03-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 기판 박형화를 사용하여 형성된 반도체 플러그를 갖는 3차원 메모리 소자
KR20200088988A (ko) * 2019-01-16 2020-07-24 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200098292A (ko) * 2019-02-12 2020-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210152378A (ko) * 2020-06-05 2021-12-15 한양대학교 산학협력단 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템
US11882705B2 (en) 2020-06-05 2024-01-23 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same

Also Published As

Publication number Publication date
CN108461502B (zh) 2024-01-19
US20190319039A1 (en) 2019-10-17
US10886288B2 (en) 2021-01-05
US10381369B2 (en) 2019-08-13
US20180240811A1 (en) 2018-08-23
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