TWI700815B - 三維記憶體元件及其製造方法 - Google Patents

Abstract

提出一種三維記憶體元件，其包括基底、第一堆疊結構、第二堆疊結構以及蝕刻終止層。基底具有晶胞區以及周邊區。第一堆疊結構配置於晶胞區以及周邊區上，且在晶胞區具有穿過第一堆疊結構的至少一第一垂直通道柱。第二堆疊結構位於第一堆疊結構上、配置於晶胞區以及周邊區上，且在晶胞區具有穿過第二堆疊結構的至少一第二垂直通道柱。第二垂直通道柱電性連接至第一垂直通道柱。蝕刻終止層位於第一堆疊結構與第二堆疊結構之間、配置於晶胞區上並延伸至周邊區上，且環繞第二垂直通道柱的下部。

Description

三維記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維記憶體元件及其製造方法。

非揮發性記憶體元件（如，快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。

目前業界較常使用的快閃記憶體陣列包括反或閘（NOR）快閃記憶體與反及閘（NAND）快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，仍存在許多與三維NAND快閃記憶體相關的挑戰。

本發明提供一種三維記憶體元件及其製造方法，藉由多蝕刻步驟來增加垂直通道柱的總深寬比，且在鄰近兩個垂直通道柱之間設置蝕刻終止層，可加寬對準偏移的製程裕度，以提升元件的效能。

本發明提供一種三維記憶體元件，其包括基底、第一堆疊結構、第二堆疊結構以及蝕刻終止層。基底具有晶胞區以及周邊區。第一堆疊結構配置於晶胞區以及周邊區上，且在晶胞區具有穿過第一堆疊結構的至少一第一垂直通道柱。第二堆疊結構位於第一堆疊結構上、配置於晶胞區以及周邊區上，且在晶胞區具有穿過第二堆疊結構的至少一第二垂直通道柱，第二垂直通道柱電性連接至第一垂直通道柱。蝕刻終止層位於第一堆疊結構與第二堆疊結構之間、配置於晶胞區上並延伸至周邊區，且環繞第二垂直通道柱的下部。

在本發明的一實施例中，所述三維記憶體元件更包括絕緣襯層，其配置於蝕刻終止層與第一堆疊結構之間，絕緣襯層覆蓋部分第一堆疊結構，且絕緣襯層與蝕刻終止層係由不同材料組成。

在本發明的一實施例中，所述第一堆疊結構包括交替堆疊的多個第一絕緣層與多個第一閘極層，第二堆疊結構包括交替堆疊的多個第二絕緣層與多個第二閘極層，第一閘極層與第二閘極層凸出於晶胞區的部分在周邊區形成階梯結構。

在本發明的一實施例中，所述蝕刻終止層的厚度大於第一閘極層或第二閘極層的厚度。

在本發明的一實施例中，所述蝕刻終止層的材料包括氧化物、氮化物或氮氧化物。

在本發明的一實施例中，所述蝕刻終止層的材料包括多晶矽、金屬、金屬矽化物、合金或其組合。

在本發明的一實施例中，所述第一堆疊結構包括交替堆疊的多個第一絕緣層與多個第一閘極層，第一閘極層凸出於晶胞區的距離隨著第一閘極層逐漸遠離基底而減少；第二堆疊結構包括交替堆疊的多個第二絕緣層與多個第二閘極層，第二閘極層凸出於晶胞區的距離隨著第二閘極層逐漸遠離基底而減少；以及蝕刻終止層凸出於晶胞區的距離在鄰近的第一閘極層凸出於晶胞區的距離與鄰近的第二閘極層凸出於晶胞區的距離之間。

在本發明的一實施例中，所述三維記憶體元件更包括第三接觸件，其位在周邊區上並與蝕刻終止層電性連接，第三接觸件處於浮置電位或操作電位。

本發明提供一種三維記憶體元件的製造方法，其包括以下步驟。提供基底，所述基底具有晶胞區以及周邊區。於晶胞區以及周邊區的基底上形成第一堆疊結構。於晶胞區上形成穿過第一堆疊結構的至少一第一垂直通道柱。於晶胞區以及周邊區的第一堆疊結構上形成蝕刻終止層。於晶胞區以及周邊區的蝕刻終止層上形成第二堆疊結構。於晶胞區上形成穿過第二堆疊結構的至少一第二垂直通道柱，第二垂直通道柱電性連接至第一垂直通道柱。

在本發明的一實施例中，所述方法更包括於第一堆疊結構與蝕刻終止層之間形成絕緣襯層。

基於所述，在本發明的三維記憶體元件中，於完成第一垂直通道柱之後，先形成蝕刻終止層，再定義用於形成第二垂直通道柱之第二開口。本發明的蝕刻終止層可以加寬第二開口的製程裕度，避免因第二開口的對準偏移對下方的第一垂直通道柱造成的蝕刻損害，以提升元件的效能。此外，本發明的蝕刻終止層可基於電性需求設定為浮置節點或操作節點，增加產品的設計彈性。

為讓本發明的所述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1I是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。圖2是依照本發明另一實施例所繪示的一種三維記憶體元件的剖面示意圖。圖3是依照本發明又一實施例所繪示的一種三維記憶體元件的剖面示意圖。

請參照圖1A，提供基底100。基底100可為半導體基底，例如含矽基底。在一實施例中，依據設計需求，可於基底100中形成摻雜區。在一實施例中，基底100具有晶胞區R1以及周邊區R2。

然後，於基底100上形成第一堆疊結構101。在一實施例中，第一堆疊結構101配置於晶胞區R1以及周邊區R2上。在一實施例中，第一堆疊結構101包括交替堆疊的多個第一絕緣層102與多個第一膜層104。在一實施例中，第一絕緣層102的材料包括氧化矽，且第一膜層104的材料包括氮化矽。在一實施例中，第一膜層層104凸出於晶胞區R1的距離隨著第一膜層104逐漸遠離基底100而減少。第一膜層104和第一絕緣層102的末端部分構成第一階梯結構。第一階梯絕緣層103填滿第一堆疊結構101的其他空間。

接下來，進行圖案化製程，移除晶胞區R1的部分第一堆疊結構101，以形成穿過第一絕緣層102與第一膜層104的一或多個第一開口106。在一實施例中，第一開口106可具有略微傾斜的側壁，如圖1A所示。在另一實施例中，第一開口106可具有大致垂直的側壁。在一實施例中，第一開口106又稱為第一垂直通道（vertical channel；VC）孔洞。

請繼續參照圖1A，於第一開口106的側壁上形成第一電荷儲存結構108，且第一電荷儲存結構108與第一絕緣層102與第一膜層104接觸。在一實施例中，第一電荷儲存結構108為氧化物-氮化物-氧化物（ONO）複合層。在一實施例中，第一電荷儲存結構108以間隙壁的形式形成於第一開口106的側壁上，而裸露出第一開口106的底面。

然後，於第一電荷儲存結構108上形成第一通道層110。在一實施例中，第一通道層110的材料包括多晶矽。在一實施例中，第一通道層110覆蓋第一開口106的側面上的第一電荷儲存結構108，並與第一開口106的底面所裸露出的基底100接觸。

接著，於第一開口106的下部形成第一絕緣柱112。在一實施例中，第一絕緣柱112的材料包括氧化矽。

之後，於第一開口106的上部形成第一導體插塞114，且第一導體插塞114與第一通道層110接觸。在一實施例中，第一導體插塞114的材料包括多晶矽。

在一實施例中，更包括絕緣襯層116，然本發明並不以此為限。請參照圖1B，於晶胞區R1以及周邊區R2上形成絕緣襯層116。更具體地說，絕緣襯層116覆蓋第一堆疊結構101最上層的第一絕緣層102以及第一導體插塞114。在一實施例中，絕緣襯層116的材料包括氧化矽，且其形成方法包括進行化學氣相沉積製程。

然後，於晶胞區R1以及周邊區R2的絕緣襯層116上形成蝕刻終止層118。在一實施例中，蝕刻終止層118的材料相對於絕緣襯層116的材料具有高蝕刻選擇比。舉例而言，蝕刻終止層118為多晶矽，絕緣襯層116為氧化矽。在一實施例中，蝕刻終止層118的材料包括導體材料，如多晶矽、金屬（例如是鎢）、金屬矽化物（例如是矽化鎢）、合金或其組合，且其形成方法包括進行化學氣相沉積製程，但本發明並不以此為限。當蝕刻終止層118係為導體材料時，絕緣襯層116可以避免相鄰第一導體插塞114產生短路。此外，由於絕緣襯層116與蝕刻終止層118係由不同材料組成，因此在後續步驟當蝕刻終止層118需要被第二開口206所貫穿時，絕緣襯層116可以做為保護層，避免損害第一堆疊結構101。在一實施例中，蝕刻終止層118的厚度較佳為絕緣襯層116的厚度的至少兩倍。

請參照圖1C，部分移除周邊區R2上的蝕刻終止層118。在一實施例中，於基底100上形成光阻層119。然後，以光阻層119為蝕刻罩幕，移除未被光阻層119覆蓋的蝕刻終止層118，留下蝕刻終止層118a。在一實施例中，蝕刻終止層118a凸出於晶胞區R1的距離小於下方的第一膜層104凸出於晶胞區R1的距離。

請參照圖1D，於周邊區R2的蝕刻終止層118a側邊形成絕緣緩衝層120。在一實施例中，絕緣緩衝層120的材料包括氧化矽，且其形成方法包括先進行化學氣相沉積製程，再進行回蝕刻製程或化學研磨製程。在一實施例中，絕緣緩衝層120的頂面與蝕刻終止層118a的頂面大致齊平。在一些實施例中，也可視情況省略絕緣緩衝層120。

然後，於第一堆疊結構101上形成第二堆疊結構201。在一實施例中，第二堆疊結構201配置於晶胞區R1以及周邊區R2上。在一實施例中，第二堆疊結構201包括交替堆疊的多個第二絕緣層202與多個第二膜層204。在一實施例中，第二絕緣層202的材料包括氧化矽，且第二膜層204的材料包括氮化矽。在一實施例中，第二膜層204凸出於晶胞區R1的距離隨著第二膜層204逐漸遠離基底100而減少。第二膜層204和第二絕緣層202的末端部分構成第二階梯結構。第二階梯絕緣層203填滿第二堆疊結構201的其他空間。在一實施例中，最下層的第二膜層204凸出於晶胞區R1的距離小於下方的蝕刻終止層118a凸出於晶胞區R1的距離。

請參照圖1E，進行圖案化製程，移除晶胞區R1的部分第二堆疊結構201，以形成穿過第二絕緣層202與第二膜層204的一或多個第二開口206。在一實施例中，在所述圖案化製程期間，也會同時移除掉部分蝕刻終止層118a，使得第二開口206的底部2062位於蝕刻終止層118a中。在一實施例中，第二開口206可具有略微傾斜的側壁，如圖1E所示。在另一實施例中，第二開口206可具有大致垂直的側壁。在一實施例中，第二開口206又稱為第二垂直通道（vertical channel；VC）孔洞。

請參照圖1F，加深第二開口206，直到第二開口206裸露出第一導體插塞114。換句話說，第二開口206底部2064即為第一導體插塞114表面。在一實施例中，進行第一蝕刻步驟，直到第二開口206貫穿蝕刻終止層118a，裸露出下方的絕緣襯層116。接著，進行第二蝕刻步驟，直到第二開口206貫穿絕緣襯層116，裸露出下方的第一導體插塞114。

請參照圖1G，於第二開口206的側壁上形成第二電荷儲存結構208，且第二電荷儲存結構208與第二絕緣層202與第二膜層204接觸。在一實施例中，第二電荷儲存結構208為氧化物-氮化物-氧化物（ONO）複合層。在一實施例中，第二電荷儲存結構208以間隙壁的形式形成於第二開口206的側壁上，而裸露出下方的第一導體插塞114。

然後，於第二電荷儲存結構208上形成第二通道層210。在一實施例中，第二通道層210的材料包括多晶矽。在一實施例中，第二通道層210覆蓋第二開口206的側面上的第二電荷儲存結構208，並與第二開口106的底面所裸露出的第一導體插塞114接觸。

接著，於第二開口206的下部形成第二絕緣柱212。在一實施例中，第二絕緣柱212的材料包括氧化矽。

之後，於第二開口206的上部形成第二導體插塞214，且第二導體插塞214與第二通道層210接觸。在一實施例中，第二導體插塞214的材料包括多晶矽。

接下來，於第二堆疊結構201上方形成絕緣頂蓋層IL。在一實施例中，絕緣頂蓋層IL的材料包括氧化矽。

請參照圖1H，以多個第一閘極層126替換第一膜層104，且以多個第二閘極層226替換第二膜層204。在一實施例中，於第一堆疊結構101以及第二堆疊結構中201形成多個垂直開口（未繪示），接著，移除垂直開口所裸露出的第一膜層104以及第二膜層204，以形成裸露出部分第一電荷儲存結構108的多個第一水平開口121以及裸露出部分第二電荷儲存結構208的多個第二水平開口221。

然後，於第一水平開口121中填入第一閘極層126，且於第二水平開口221中填入第二閘極層226。在一實施例中，第一閘極層126中的每一者包括第一金屬阻障層122以及第一金屬層124，且第二閘極層226中的每一者包括第二金屬阻障層222以及第二金屬層224。在一實施例中，第一、第二金屬阻障層122、222的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，且第一、第二金屬層124、224的材料包括鎢（W）。

請參照圖1I，於周邊區R2中形成多個第一接觸件C1以及多個第二接觸件C2。更具體地說，第一接觸件C1貫穿絕緣頂蓋層IL，貫穿第一堆疊結構101與第二堆疊結構201的絕緣材料，並與第一閘極層126電性連接。第二接觸件C2貫穿絕緣頂蓋層IL，貫穿第二堆疊結構201的絕緣材料，並與第二閘極層226電性連接。在一實施例中，第一接觸件C1中的每一者包括第一阻障層128以及第一導體層130，且第二接觸件C2中的每一者包括第二阻障層228以及第二導體層230。在一實施例中，第一、第二阻障層128、228的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，且第一、第二導體層130、230的材料包括鎢（W）。

在一實施例中，於周邊區R2中形成第一接觸件C1以及第二接觸件C2期間，同時於周邊區R2中形成第三接觸件C3。更具體地說，第三接觸件C3貫穿絕緣頂蓋層IL，貫穿第二堆疊結構201的第二絕緣層202，並與蝕刻終止層118a電性連接。在一實施例中，第三接觸件C3包括第三阻障層328以及第三導體層330。在一實施例中，第三阻障層328的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，且第三導體層330的材料包括鎢（W）。在一實施例中，第三接觸件C3的尺寸大於第一接觸件C1或第二接觸件C2的尺寸，可以降低阻值。在另一實施例中，第三接觸件C3的尺寸大致等於第一接觸件C1或第二接觸件C2的尺寸。

在一實施例中，於周邊區R2中形成第一接觸件C1以及第二接觸件C2期間，同時於晶胞區R1中形成第四接觸件C4。更具體地說，第四接觸件C4貫穿絕緣頂蓋層IL，貫穿第二堆疊結構201的最上層的第二絕緣層202，並與第二導體插塞214電性連接。在一實施例中，第四接觸件C4包括第四阻障層428以及第四導體層430。在一實施例中，第四阻障層428的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，且第四導體層430的材料包括鎢（W）。至此，完成本發明的三維記憶體元件10的製作。

在上述實施例中，是以蝕刻終止層118包括導體材料（如多晶矽、鎢、矽化鎢或其組合）為例為說明之，並不用以限定本發明。在另一實施例中，當蝕刻終止層200包括絕緣材料（如氧化鋁）時，可省略形成第三接觸件的步驟，以完成本發明的三維記憶體元件20的製作。

在又一實施例中，當蝕刻終止層包括絕緣材料（如氮化矽）時，於圖1H的閘極置換步驟期間，以蝕刻終止層300替換蝕刻終止層，以完成本發明的三維記憶體元件30的製作。在一實施例中，蝕刻終止層300包括金屬阻障層300a以及金屬層300b。在一實施例中，金屬阻障層300a的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，且金屬層300b的材料包括鎢（W）。

以下，將參照圖1I、圖2、圖3說明本發明的三維記憶體元件的結構。本發明的三維記憶體元件10、20、30中的每一者包括基底100、第一堆疊結構101、第二堆疊結構201以及蝕刻終止層118a（或200或300）。基底100具有晶胞區R1以及周邊區R2。第一堆疊結構101配置於晶胞區R1以及周邊區R2上，且在晶胞區R1具有穿過第一堆疊結構101的至少一第一垂直通道柱115。第一垂直通道柱115又稱為第一階（tier-1）垂直通道柱。

在一實施例中，第一垂直通道柱115包括：第一電荷儲存結構108，配置於貫穿第一堆疊結構101的第一開口106的側壁上；第一絕緣柱112，配置於第一開口106中；第一通道層110，配置於第一電荷儲存結構108與第一絕緣柱112之間；以及第一導體插塞114，配置於第一絕緣柱112上並與第一通道層110接觸。

在一實施例中，第一電荷儲存結構108包括電穿隧層、電荷捕捉層、電荷阻擋層或上述組合（未繪示）。當第二電荷儲存結構208包括電穿隧層、電荷捕捉層及電荷阻擋層時，其材料分別為氧化物、氮化物及氧化物。第一閘極層126包括第一金屬阻障層122以及第一金屬層124。

第二堆疊結構201位於第一堆疊結構101上、配置於晶胞區R1以及周邊區R2上，且在晶胞區R1具有穿過第二堆疊結構201的至少一第二垂直通道柱215。第二垂直通道柱215又稱為第二階（tier-2）垂直通道柱。第二垂直通道柱215電性連接至第一垂直通道柱115。

在一實施例中，第二垂直通道柱215包括：第二電荷儲存結構208，配置於貫穿第二堆疊結構201的第二開口206的側壁上；第二絕緣柱212，配置於第二開口206中；第二通道層210，配置於第二電荷儲存結構208與第二絕緣柱212之間；以及第二導體插塞214，配置於第二絕緣柱212上並與第二通道層210接觸。

在一實施例中，第二電荷儲存結構208包括電穿隧層、電荷捕捉層、電荷阻擋層或上述組合（未繪示）。當第二電荷儲存結構208包括電穿隧層、電荷捕捉層及電荷阻擋層時，其材料方別為氧化物、氮化物及氧化物。第二閘極層226包括第二金屬阻障層222以及第二金屬層224。

蝕刻終止層118a、200、300中的每一者位於第一堆疊結構101與第二堆疊結構201之間、配置於晶胞區R1上並延伸至周邊區R2上，且環繞第二垂直通道柱215的下部。

在一實施例中，三維記憶體元件10、20、30中的每一者更包括絕緣襯層116，其配置於蝕刻終止層118a、200、300中的每一者與第一堆疊結構101之間。在一實施例中，蝕刻終止層118a、200、300中的每一者的厚度為絕緣襯層116的厚度的至少兩倍。

在一實施例中，三維記憶體元件10（或20或30）更包括絕緣緩衝層120，其配置於絕緣襯層116上以及蝕刻終止層118a（或200或300）側邊。

在一實施例中，第一堆疊結構101包括交替堆疊的多個第一絕緣層102與多個第一閘極層126，第二堆疊結構201包括交替堆疊的多個第二絕緣層202與多個第二閘極層226，第一閘極層126與第二閘極層226凸出於晶胞區R1的部分在周邊區R2形成階梯結構。在一實施例中，周邊區R2又稱為階梯區（staircase region）。

更具體地說，第一堆疊結構101包括交替堆疊的多個第一絕緣層102與多個第一閘極層126，第一閘極層126凸出於晶胞區R1的距離隨著第一閘極層126逐漸遠離基底100而減少。第二堆疊結構201包括交替堆疊的多個第二絕緣層202與多個第二閘極層226，第二閘極層226凸出於晶胞區R1的距離隨著第二閘極層226逐漸遠離基底100而減少。蝕刻終止層118a、200、300中的每一者凸出於晶胞區R1的距離在鄰近的第一閘極層126凸出於晶胞區R1的距離與鄰近的第二閘極226凸出於晶胞區R1的距離之間。

在一實施例中，蝕刻終止層118a、200、300中的每一者的厚度大於第一閘極層126或第二閘極層226的厚度。然而，本發明並不以此為限。蝕刻終止層118a、200、300的厚度可隨製程需要做調整。在另一實施例中，蝕刻終止層118a、200、300的厚度可等於或小於第一閘極層126或第二閘極層226的厚度。

在一實施例中，當蝕刻終止層118a的材料為氧化鋁，具有約300~1500埃的厚度。在一實施例中，當蝕刻終止層118a的材料為多晶矽或氮化矽，具有約1500埃的厚度。

在一實施例中，在一實施例中，蝕刻終止層118a的厚度為絕緣襯層116的約3~15倍，為第一絕緣層102的約1.5~7.5倍，為第一閘極層126的約0.6~3倍。

在一實施例中，三維記憶體元件10、20、30中的每一者更包括：多個第一接觸件C1，位在周邊區R2上並與第一閘極層126電性連接；以及多個第二接觸件C2，位在周邊區R2上並與第二閘極層226電性連接。

在一實施例中，蝕刻終止層118a、300中的每一者的材料包括多晶矽、鎢、矽化鎢、氮化鈦或其組合。在一實施例中，三維記憶體元件10、30中的每一者更包括第三接觸件C3，其位在周邊區R2上並與蝕刻終止層118a或300電性連接。在一實施例中，第三接觸件C3處於浮置電位。在另一實施例中，所述第三接觸件C3處於操作電位，因此蝕刻終止層118a、300中的每一者可當作輔助閘極。可依產品電性需求，決定第三接觸件C3的所處電位。在一實施例中，所述第三接觸件C3的尺寸大於鄰近的第一接觸件C1或第二接觸件C2的尺寸。

在一實施例中，蝕刻終止層200的材料包括氧化鋁。在此實施例中，三維記憶體元件20不需要形成第三接觸件。此外，蝕刻終止層200可視需要而為單層或多層結構。

在一實施例中，三維記憶體元件10、20、30中的每一者更包括第四接觸件C4，其位在晶胞區R1上並與第二垂直通道柱215電性連接。

在一實施例中，第一垂直通道柱115的頂部寬度大於第二垂直通道柱215的底部寬度。在另一實施例中，第一垂直通道柱115的頂部寬度大致上等於第二垂直通道柱215的底部寬度。

在上述實施例中，第一膜層104、第二膜層204為第一氮化矽犧牲層、第二氮化矽犧牲層，之後會被取代為第一閘極層126、第二閘極層226，但僅僅用來說明，並不用以限定本發明。在其他實施例中，第一膜層、第二膜層可為第一多晶矽層、第二多晶矽層，故可省略圖1H的閘極置換步驟。

圖4是依照本發明一實施例所繪示的一種三維記憶體元件的剖面示意圖。圖5是依照本發明另一實施例所繪示的一種三維記憶體元件的剖面示意圖。

圖4的的三維記憶體元件40與圖1I的三維記憶體元件10類似，其差別在於圖1I的第一閘極層126、第二閘極層226位置處仍為第一膜層104（第一多晶矽層）、第二膜層204（第二多晶矽層）。

圖5的三維記憶體元件50與圖2的三維記憶體元件20類似，其差別在於圖2的第一閘極層126、第二閘極層226位置處仍為第一膜層104（第一多晶矽層）、第二膜層204（第二多晶矽層）。

綜上所述，在本發明的三維記憶體元件中，於完成第一垂直通道柱之後，先形成蝕刻終止層，再定義用於形成第二垂直通道柱之第二開口。本發明的蝕刻終止層可以加寬第二開口的製程裕度，避免因第二開口的對準偏移對下方的第一垂直通道柱造成的蝕刻損害，以提升元件的效能。此外，本發明的蝕刻終止層可基於電性需求設定為浮置節點或操作節點，增加產品的設計彈性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30、40、50:三維記憶體元件 100:基底 101:第一堆疊結構 102:第一絕緣層 103:第一階梯絕緣層 104:第一膜層 106:第一開口 108:第一電荷儲存結構 110:第一通道層 112:第一絕緣柱 114:第一導體插塞 115:第一垂直通道柱 116:絕緣襯層 118、118a、200、300:蝕刻終止層 119:光阻層 120:絕緣緩衝層 121:第一水平開口 122:第一金屬阻障層 124:第一金屬層 126:第一閘極層 128:第一阻障層 130:第一導體層 201:第二堆疊結構 202:第二絕緣層 203:第二階梯絕緣層 204:第二膜層 206:第二開口 2062、2064:底部 208:第二電荷儲存結構 210:第二通道層 212:第二絕緣柱 214:第二導體插塞 215:第二垂直通道柱 221:第二水平開口 222:第二金屬阻障層 224:第二金屬層 226:第二閘極層 228:第二阻障層 230:第二導體層 300a:金屬阻障層 300b:金屬層 328:第三阻障層 330:第三導體層 428:第四阻障層 430:第四導體層 C1:第一接觸件 C2:第二接觸件 C3:第三接觸件 C4:第四接觸件 IL:絕緣頂蓋層 R1:晶胞區 R2:周邊區

圖1A至圖1I是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。 圖2是依照本發明另一實施例所繪示的一種三維記憶體元件的剖面示意圖。 圖3是依照本發明又一實施例所繪示的一種三維記憶體元件的剖面示意圖。 圖4是依照本發明一實施例所繪示的一種三維記憶體元件的剖面示意圖。 圖5是依照本發明另一實施例所繪示的一種三維記憶體元件的剖面示意圖。

10:三維記憶體元件

100:基底

101:第一堆疊結構

102:第一絕緣層

103:第一階梯絕緣層

104:第一膜層

106:第一開口

108:第一電荷儲存結構

110:第一通道層

112:第一絕緣柱

114:第一導體插塞

115:第一垂直通道柱

116:絕緣襯層

118a:蝕刻終止層

120:絕緣緩衝層

121:第一水平開口

122:第一金屬阻障層

124:第一金屬層

126:第一閘極層

128:第一阻障層

130:第一導體層

201:第二堆疊結構

202:第二絕緣層

204:第二膜層

203:第二階梯絕緣層

206:第二開口

208:第二電荷儲存層

210:第二通道層

212:第二絕緣柱

214:第二導體插塞

215:第二垂直通道柱

221:第二水平開口

222:第二金屬阻障層

224:第二金屬層

226:第二閘極層

228:第二阻障層

230:第二導體層

328:第三阻障層

330:第三導體層

428:第四阻障層

430:第四導體層

C1:第一接觸件

C2:第二接觸件

C3:第三接觸件

C4:第四接觸件

IL:絕緣頂蓋層

R1:晶胞區

R2:周邊區

Claims (10)

1. 一種三維記憶體元件，包括：一基底，具有一晶胞區以及一周邊區；一第一堆疊結構，配置於該晶胞區以及該周邊區上，且在該晶胞區具有穿過該第一堆疊結構的至少一第一垂直通道柱，該第一垂直通道柱包括第一導體插塞；一第二堆疊結構，位於該第一堆疊結構上、配置於該晶胞區以及該周邊區上，且在該晶胞區具有穿過該第二堆疊結構的至少一第二垂直通道柱，該第二垂直通道柱電性連接至該第一垂直通道柱之該第一導體插塞；以及一蝕刻終止層，位於該第一堆疊結構與該第二堆疊結構之間、配置於該晶胞區上並延伸至該周邊區，且環繞該第二垂直通道柱的下部。
2. 如申請專利範圍第1項所述的三維記憶體元件，更包括：一絕緣襯層，配置於該蝕刻終止層與該第一堆疊結構之間，該絕緣襯層覆蓋部分該第一堆疊結構，且該絕緣襯層與該蝕刻終止層係由不同材料組成。
3. 如申請專利範圍第1項所述的三維記憶體元件，其中該第一堆疊結構包括交替堆疊的多個第一絕緣層與多個第一閘極層，該第二堆疊結構包括交替堆疊的多個第二絕緣層與多個第二閘極層，該些第一閘極層與該些第二閘極層凸出於該晶胞區的部分在該周邊區形成階梯結構。
4. 如申請專利範圍第3項所述的三維記憶體元件，其中該蝕刻終止層的厚度大於該些第一閘極層或該些第二閘極層的厚度。
5. 如申請專利範圍第1項所述的三維記憶體元件，其中該蝕刻終止層的材料包括氧化物、氮化物或氮氧化物。
6. 如申請專利範圍第1項所述的三維記憶體元件，其中該蝕刻終止層的材料包括多晶矽、金屬、金屬矽化物、合金或其組合。
7. 如申請專利範圍第1項所述的三維記憶體元件，其中該第一堆疊結構包括交替堆疊的多個第一絕緣層與多個第一閘極層，該些第一閘極層凸出於該晶胞區的距離隨著該些第一閘極層逐漸遠離該基底而減少，該第二堆疊結構包括交替堆疊的多個第二絕緣層與多個第二閘極層，該些第二閘極層凸出於該晶胞區的距離隨著該些第二閘極層逐漸遠離該基底而減少，以及該蝕刻終止層凸出於該晶胞區的距離在鄰近的該第一閘極層凸出於該晶胞區的距離與鄰近的該第二閘極層凸出於該晶胞區的距離之間。
8. 如申請專利範圍第1項所述的三維記憶體元件，更包括：一第三接觸件，位在該周邊區上並與該蝕刻終止層電性連接，該第三接觸件處於浮置電位或操作電位。
9. 一種三維記憶體元件的製造方法，包括：提供一基底，該基底具有一晶胞區以及一周邊區； 於該晶胞區以及該周邊區的該基底上形成一第一堆疊結構；於該晶胞區上形成穿過該第一堆疊結構的至少一第一垂直通道柱，該第一垂直通道柱包括第一導體插塞；於該晶胞區以及該周邊區的該第一堆疊結構上形成一蝕刻終止層；於該晶胞區以及該周邊區的該蝕刻終止層上形成一第二堆疊結構；以及於該晶胞區上形成穿過該第二堆疊結構的至少一第二垂直通道柱，該第二垂直通道柱電性連接至該第一垂直通道柱之該第一導體插塞。
10. 如申請專利範圍第9項所述的三維記憶體元件的製造方法，更包括於該第一堆疊結構與該蝕刻終止層之間形成一絕緣襯層。

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