TWI694598B

TWI694598B - 記憶元件及其製造方法

Info

Publication number: TWI694598B
Application number: TW108129774A
Authority: TW
Inventors: 沈冠源
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-08-21
Filing date: 2019-08-21
Publication date: 2020-05-21
Also published as: TW202109847A

Abstract

一種記憶體元件，包括堆疊結構、柱、停止層以及接觸插塞。所述堆疊結構，包括多個導體層。所述柱穿過所述堆疊結構。所述柱包括多個串聯的記憶胞，所述多個串聯的記憶胞在所述柱位置佈局圖案中位於所述柱與所述導體層的多個交叉點處。所述第一停止層覆蓋所述堆疊結構以及部分所述柱的頂面。所述接觸插塞穿過所述第一停止層，延伸至所述柱中，且與所述多個串聯的記憶胞電性連接。所述接觸窗著陸於所述接觸插塞上，藉由接觸插塞與部分所述柱通道層電性連接。

Description

記憶元件及其製造方法

本發明是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了滿足高儲存密度（high storage density）的需求，記憶體元件尺寸變得更小而且積集度更高。因此，記憶體元件的型態已從平面型閘極（planar gate）結構的二維記憶體元件（2D memory device）發展到具有垂直通道（vertical channel，VC）結構的三維記憶體元件（3D memory device）。然而，具有垂直通道結構的三維記憶元件仍需面臨許多挑戰。

本發明提供一種記憶體元件可以增加製程的裕度，並提升記憶元件的可靠度。

本發明實施例提出一種記憶體元件，包括堆疊結構、柱、第一停止層以及接觸插塞。所述堆疊結構，包括堆疊的多個導體層。所述柱穿過所述堆疊結構。所述柱包括多個串聯的記憶胞，所述多個串聯的記憶胞在柱位置佈局圖案中位於所述柱與所述導體層的多個交叉點處。所述第一停止層覆蓋所述堆疊結構以及部分所述柱的頂面。所述接觸插塞穿過所述第一停止層，延伸至所述柱中，且與所述多個串聯的記憶胞電性連接。所述接觸窗著陸於所述第一停止層與所述接觸插塞上，藉由所述接觸插塞與部分的所述柱電性連接。

本發明實施例還提供一種記憶體元件的製造方法，包括在基底上形成堆疊結構。在所述堆疊結構中形成柱，所述柱上具有凹槽。於所述堆疊結構與所述柱上以及所述凹槽中形成停止材料層。移除在所述凹槽的側壁上的所述停止材料層，以於所述堆疊結構上形成第一停止層，並於所述凹槽的底面形成第二停止層。於所述凹槽中形成接觸插塞。於所述第一停止層以及所述接觸插塞上形成介電層。於所述介電層中形成接觸窗，所述接觸窗與所述接觸插塞電性連接。

基於上述，本發明實施例藉由第一停止層的形成可以保護柱，使其不會在形成接觸窗開口時遭受蝕刻的破壞。此外，接觸窗不僅可以著陸於接觸插塞上，而且還可以著陸於停止層上。因此，本發明實施例可以增加製程的裕度，並且提升垂直通道結構的記憶元件的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H是本發明第一實施例的記憶元件的製造流程的剖面示意圖。圖2是圖1H的上視示意圖。以下實施例中所述的記憶元件可以是單閘極垂直通道式（SGVC）反及（NAND）記憶體，但本發明不以此為限。

請參照圖1A，本發明第一實施例的記憶元件10（如圖1H所示）的製造方法如下。首先，提供基底100。在一實施例中，基底100包括半導體基底，例如是矽基底。接著，於基底100上形成堆疊結構101。基底100包括半導體基底，例如是矽基底。在一些實施例中，可依據設計需求而於基底100中形成摻雜區（如，N+摻雜區，或N型井區）99。堆疊結構101包括交替地堆疊的多個介電層92與多個犧牲層94。介電層92的材料包括介電材料，例如是氧化矽。犧牲層94的材料與介電層92不同，且與介電層92具有足夠的蝕刻選擇比，此外並無特別限制。在一些實施例中，犧牲層94的材料例如是氮化矽。介電層92與犧牲層94例如是藉由進行多次化學氣相沈積製程所形成。再者，各介電層92的厚度可以相同或相異。舉例來說，最頂層的介電層92的厚度可以大於其他介電層的厚度。堆疊結構101中犧牲層94的層數可以例如是8層、16層、32層、56、64層或96層。然而，本發明並不以此為限，堆疊結構101中介電層92以及犧牲層94的層數可取決於記憶體裝置的設計及密度。

對堆疊結構101進行圖案化，以形成穿過堆疊結構101的開口125。如圖2所示，開口125可以是孔。開口125的截面的形狀可以是圓形、橢圓形等。開口125的數量可以是多個。之後，在開口125中形成接觸窗129。接觸窗129可以是摻雜的多晶矽或是摻雜的單晶矽。在一些實施例中，接觸窗129的底面129b可以與基底100中的摻雜區99接觸。摻雜區99可用做為源極區。接觸窗129又稱為源極接觸窗。

接著，於基底100上形成電荷儲存層102。在一實施例中，電荷儲存層102覆蓋堆疊結構101的頂面101t，且延伸覆蓋開口125的側壁125s。在另一實施例中，在形成通道層104之前，覆蓋堆疊結構101的頂面101t上的電荷儲存層102已被移除。電荷儲存層102可以是氧化物/氮化物/氧化物（ONO）的複合層、氧化物/氮化物/氧化物/氮化物/氧化物（ONONO）的複合層、矽/氧化物/氮化物/氧化物/矽（SONOS）或是其他合適的複合層。電荷儲存層102可以藉由化學氣相沉積、熱氧化、氮化、蝕刻等製程來形成。

之後，於基底100上形成通道層104。通道層104可以共形地覆蓋電荷儲存層102以及接觸窗129的頂面129t。在一實施例中，通道層104包括經摻雜的半導體材料、未經摻雜的半導體材料或其組合。舉例來說，通道層104可以是先經由化學氣相沉積製程或是物理氣相形成未摻雜的多晶矽層，然後再經由回火製程來形成。在一些實施例中，接觸窗129為單晶矽，通道層104為多晶矽，與接觸窗129接觸的多晶矽的通道層104在進行回火製程後結晶為單晶矽，而與接觸窗129合併在一起。

接著，在基底100上形成填充材料層130。填充材料層130覆蓋通道層104，並且填滿開口125。填充材料層130的材料包括絕緣材料，例如是以化學氣相沉積法形成的氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。

其後，請參照圖1B，以例如是非等向性蝕刻、等向性蝕刻或其組合等方法，移除部分填充材料層130，以在開口125中形成絕緣填充物130a，並在絕緣填充物130a上形成凹槽131。移除部分的填充材料層130的方法。移除的製程可以採用單一階段蝕刻製程、兩階段蝕刻製程、多階段蝕刻製程、化學機械研磨製程或其組合。

在一實施例中，移除部分的填充材料層130採用兩階段蝕刻製程。第一階段蝕刻製程是第一回蝕刻製程，以移除部分的填充材料層130，直至裸露出堆疊結構101的頂面101t上的通道層104的表面。第二階段的蝕刻製程是第二回蝕刻製程，以移除留在開口125之中的部分的絕緣填充物，以形成具有凹槽131的絕緣填充物130a。第一階段的蝕刻速率可以大於或等於第二階段的蝕刻速率。第二階段的蝕刻選擇性會大於第一階段的蝕刻選擇性。也就是說，相較於第二階段，第一階段可以採用對於通道層104與絕緣填充物130之間具有較低蝕刻選擇性的蝕刻製程，例如是以溴化氫（HBr）與氧氣（O ₂），或是氯氣（Cl ₂）與氧氣（O ₂）做為蝕刻氣體的乾蝕刻製程。相較於第一階段的蝕刻製程，第二階段的蝕刻製程可以採用對於通道層104與絕緣填充物130之間具有高蝕刻選擇性的蝕刻製程，例如是SICONI蝕刻製程。在凹槽131形成後，對通道層104以及電荷儲存層102進行回蝕刻製程，以裸露堆疊結構101的頂面101t，留下開口125之中的通道層104a以及電荷儲存層102a。回蝕刻通道層104以及電荷儲存層102的方法例如是非等向性蝕刻、等向性蝕刻或其組合。

在另一個實施例中，可以化學機械研磨法或回蝕刻法將堆疊結構101的頂面101t上的絕緣填充物130、通道層104以及電荷儲存層102，裸露出堆疊結構101的頂面101t。之後，再進行回蝕刻製程，以移除開口125之中的部分的絕緣填充物。藉此，以形成通道層104a、電荷儲存層102a以及具有凹槽131的絕緣填充物130a。

電荷儲存層102a的頂面102t、通道層104a的頂面104t以及堆疊結構101的頂面101t具有大致相等的高度。在一些實施例中，電荷儲存層102a的頂面102t、通道層104a的頂面104t以及堆疊結構101的頂面101t共平面。在一些實施例中，電荷儲存層102a的頂面102t以及通道層104a的頂面104t略低於堆疊結構101的頂面101t，但高於絕緣填充物130a的頂面130t。

至此，在堆疊結構101之中已形成了柱134。柱134穿過堆疊結構101，沿著Z方向延伸。柱134的底面134b與接觸窗129物理性接觸。柱134的頂面具有凹槽131。柱134包括電荷儲存層102a、通道層104a以及絕緣填充物130a。絕緣填充物130a為柱134的芯，位於堆疊結構101中。絕緣填充物130a的頂面130t低於堆疊結構101的頂面101t，而形成凹槽131。凹槽131的底面131b裸露出絕緣填充物130a。凹槽131的側壁131s裸露出通道層104a。

通道層104a為垂直通道層。通道層104a設置於堆疊結構101中，位於絕緣填充物130a的側壁，並向上延伸凸出於絕緣填充物130a的頂面130t。位於絕緣填充物130a的底面130b的通道層104a可以保留，或在回火的過程中結晶而與接觸窗129合併在一起。電荷儲存層102a位於通道層104a與堆疊結構101之間。

之後，請參照圖1C，於基底100上形成停止材料層136。停止材料層136包括第一部分P1、第二部分P2以及第三部分P3。第一部分P1覆蓋堆疊結構101與柱134的頂面。第二部分P2覆蓋位於凹槽131的底面131b下方的絕緣填充物130a。第三部分P3位於凹槽131的側壁131s且覆蓋通道層104a。在本實施例中，第一部分P1、第二部分P2以及第三部分P3的厚度可以是不相同的。第三部分P3的厚度小於第二部分P2的厚度，且小於第一部份P1的厚度。第二部分P2的厚度可以小於或等於第一部份P1的厚度。舉例來說，P2的厚度是P1的厚度的50%~80%；P3的厚度是P1的厚度的10%~30%。停止材料層136的材料包括以CVD形成的氧化矽、氮化矽、氮氧化矽、碳化矽或其組合。在一些實施例中，停止材料層136包括與最頂層的介電層92的材料不同的材料。

請參照圖1C與圖1D，進行蝕刻製程，例如是乾蝕刻製程、濕蝕刻製程或其組合，以部分地移除停止材料層136，直至裸露出凹槽131的側壁131s。在一實施例中，上述蝕刻製程例如是SICONI製程。在進行蝕刻製程時，停止材料層136的第一部分P1、第三部分P3以及第二部分P2均會被蝕刻。然而，由於第三部分P3的厚度最薄，凹槽131的側壁131s會最先裸露出來。第一部分P1與第二部分P2雖然也會有損耗而使其厚度減少，但會留下第一部分P1’與第二部分P2’。第一部分P1’（又稱為第一停止層P1’）仍會覆蓋住堆疊結構101以及柱134的電荷儲存層102a以及通道層104a。第二部分P2’（又稱為第二停止層P2’）仍會覆蓋住絕緣填充物130a。

請參照圖1D，在凹槽131中形成接觸插塞138。接觸插塞138的材料包括半導體、金屬、金屬合金或其組合。接觸插塞138的材料例如是摻雜的多晶矽、鎢、鉑或其組合。接觸插塞138的形成方法例如是先形成導電材料層，覆蓋第一停止層P1’，並填滿凹槽131。之後，進行回蝕刻或是化學機械研磨製程，以移除第一停止層P1’上的導電材料層。接觸插塞138穿過第一停止層P1’，沿著Z方向延伸至與第二停止層P2’物理性接觸。在一實施例中，接觸插塞138的頂面138t可以與第一停止層P1’的頂面P1’t共平面。在另一實施例中，接觸插塞138的頂面138t可以略低於第一停止層P1’的頂面P1’t。此外，接觸插塞138被第一停止層P1’以及通道層104a環繞，並且接觸插塞138的側壁138s與第一停止層P1’的側壁P1’s以及通道層104a的側壁104s物理性接觸。

請參照圖1D與圖1E，對停止材料層136以及堆疊結構101進行圖案化，以形成開口（亦稱作溝渠）118。在一些實施例中，在進行所述圖案化製程期間，也會同時移除部分基底100，使得開口118裸露出基底100中的摻雜區99。此外，在對絕緣材料層102進行圖案化製程之後，介電層92的剩餘部分形成介電層92a。

接著，移除開口118所暴露的犧牲層94，以形成暴露出部分電荷儲存層102a、介電層92a以及接觸窗129的多個側向開口120。移除開口118所暴露的犧牲層94的方法例如是乾式蝕刻法或溼式蝕刻法。乾式蝕刻法中使用的蝕刻劑例如是NF ₃、H ₂、HBr、O ₂、N ₂、He或其組合。溼式蝕刻法使用的蝕刻劑例如是磷酸（H ₃PO ₄）溶液。

請參照圖1E與1F，進行熱氧化製程，以使側向開口120所裸露的接觸窗129的表面氧化，以形成側壁被絕緣層121覆蓋的接觸窗129a。之後，於側向開口120中形成導體層122。導體層122可以藉由在開口118以及側向開口120中沉積閘極材料層，再進行回蝕刻製程以形成之。閘極材料層可以包括依序形成的緩衝材料層、阻障材料層以及閘極導體材料層。緩衝材料層形成於阻障材料層與電荷儲存層102a之間以及介電層92a的表面上。緩衝材料層的材料例如是介電常數大於7的高介電常數的材料，如氧化鋁（Al ₂O ₃）、HfO ₂、La ₂O ₅、過渡金屬氧化物、鑭系元素氧化物或其組合等。緩衝材料層的形成方法例如是化學氣相沈積法或原子層沈積法（ALD）。緩衝材料層可用以提升抹除以及編程特性。阻障材料層的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。阻障材料層位於緩衝材料層與閘極導體材料層之間。阻障材料層的形成方法例如是化學氣相沈積法。閘極導體材料層的材料例如是多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。閘極導體材料層的形成方法例如是化學氣相沈積法。

導體層122包括導體層122a~122h。導體層122a藉由絕緣層121與接觸窗129a電性絕緣。在一些實施例中，導體層122a可為接地選擇線（ground select line，GSL）。最頂層的閘極層122h可以是串選擇線（string select line）SSL。閘極層122g可以是虛擬字元線（dummy word line）DWL。閘極層122f、122e、122d、122c、122b可以是字元線WL0、WL1、WL2、WL3、WL4。串選擇線SSL的厚度可以等於或大於字元線WL0、WL1、WL2、WL3、WL4的厚度。虛擬字元線DWL可以設置在串選擇線SSL的下方以及最頂層的字元線之上，或是設置在最底層的字元線下方，或其組合。虛擬字元線的DWL可以是一層、二層，或是多層。雖然圖1F僅繪示出5條字元線WL0、WL1、WL2、WL3、WL4，但本發明不以此為限。此外，柱134包括多個串聯的記憶胞，多個串聯的記憶胞在柱134位置佈局圖案中位於柱134與堆疊結構101的多個導體層122f、122e、122d、122c以及122b的多個交叉點處。

請參照圖1E與1F，在開口118的側壁形成絕緣層150。絕緣層150的材料例如是氧化矽。絕緣層150的形成方法例如是化學氣相沈積法或原子層沈積法（ALD）沈積絕緣材料層。接著，進行非等向性蝕刻製程，以移除位於開口118的底部的絕緣材料層。

接著，於開口118中填入導體層152，以與基底100中的摻雜區99電性連接。導體層152可以包括阻障層以及金屬層。阻障層的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。形成阻障層的方法例如是化學氣相沈積法。金屬層的材料例如是鎢（W）、多晶矽、鈷、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。形成金屬層的方法例如是化學氣相沈積法。在一些實施例中，導體層152可做為共用源極線（common source line）。

其後，請參照圖1G，於第一停止層P1’以及所述接觸插塞138上形成介電層142。介電層142的材料與第一停止層P1’的材料不同。介電層142的材料包括例如是化學氣相沉積法形成的氧化矽、氮化矽、氮氧化矽或其組合。

接著，請參照圖1G與圖2，進行微影與蝕刻製程，於介電層142中形成接觸窗開口144。接觸窗開口144裸露出第一停止層P1’以及接觸插塞138。由於第一停止層P1’的材料與介電層142的材料不同，在進行蝕刻的過程中，第一停止層P1’可以做為蝕刻停止層。因此，即使發生錯誤對準而使得所形成的接觸窗口偏移（如虛線所示），第一停止層P1’仍可以保護電荷儲存層102a以及通道層104a，避免其遭受蝕刻的破壞，故可增加製程的裕度。再者，由於第一停止層P1’在蝕刻的過程中可以做為蝕刻停止層，因此，縱使欲形成的接觸窗開口144的尺寸較大，在形成接觸窗開口144的蝕刻製程時，電荷儲存層102a與通道層104a也不會遭受蝕刻劑的破壞。在一些實施例中，接觸窗開口144投影在第一停止層P1’的投影面積大於或等於柱134投影在第一停止層P1’的投影面積。

請參照圖1G與圖1H，於介電層142的接觸窗開口144中形成接觸窗148。接觸窗148的材料包括半導體、金屬、金屬合金或其組合。接觸窗148的材料例如是摻雜的多晶矽、鎢、鉑或其組合。接觸窗148的形成方法例如是先形成導電材料層，覆蓋介電層142並填滿接觸窗開口144。之後，進行回蝕刻或是化學機械研磨製程，以移除介電層142上的導電材料層。

接觸窗148的頂面148t可以與介電層142的頂面142t共平面，或略低於介電層142的頂面142t。接觸窗148的底面148b可以與介電層142的底面142b共平面。此外，接觸窗148的底面148b與接觸插塞138物理性接觸。接觸窗148藉由接觸插塞138與通道層104a物理性以及電性連接。在一實施例中，接觸窗148可以做為汲極接觸窗；而接觸窗129a可以做為源極接觸窗。通道層104a在接近堆疊結構101的頂面的部分，與接觸插塞138的側壁138s物理性接觸，藉由接觸插塞138與汲極電性連接。通道層104a在接近堆疊結構101的底面的部分，與接觸窗129物理性接觸，並藉由接觸窗129a與基底100之中的摻雜區（源極區）99電性連接。

在本實施例中，接觸窗148可以著陸的區域不限於接觸插塞138。接觸窗148不僅可以著陸在接觸插塞138上，還可以著陸在第一停止層P1’上。接觸窗148的底面148b不僅與接觸插塞138物理性接觸，而且還與第一停止層P1’物理性接觸。在Z方向（基底100表面的法線方向）上，藉由第一停止層P1’，接觸窗148與柱134的電荷儲存層102a分隔開，且與通道層104a分隔開。在一些實施例中，接觸窗148投影在第一停止層P1’的面積可以等於或大於柱134投影在第一停止層P1’的面積。當在形成接觸窗開口144的微影製程完全對準時，接觸窗148的中心線C2與柱134的中心線C1重合。當在形成接觸窗開口144的微影製程發生錯誤對準時（如圖1K中虛線所示），將會導致接觸窗148的中心線C2偏移。

以上的垂直通道記憶體是以具有底部源極結構（bottom source structure）來說明，然而，本發明實施例並僅限於此。本發明可以用於各種的垂直通道記憶體。以下再以具有半柱結構（hemi-cylindrical structure）之垂直通道記憶體為例來說明之。

圖3A至圖3F是本發明第二實施例的記憶元件的製造流程的剖面示意圖。圖4是本發明第二實施例的一種記憶元件的上視示意圖。第二實施例與第一實施例的相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

請參照圖3A，在基底200上形成堆疊結構201。堆疊結構201包括第一堆疊結構210與第二堆疊結構220。第一堆疊結構210包括沿著Z方向堆疊的底介電層212、導體層214以及頂介電層216。第二堆疊結構220包括沿著Z方向交替堆疊的多個導體層222a、222b、222c、222d、222e、222f、222g、222h與多個介電層224a、224b、224c、224d、224e、224f、224g、224h。在其他實施例中，堆疊結構201中的導體層與介電層的數量可以分別是8層、16層、32層、56層、64層或96層。

在一實施例中，導體層214、導體層222a、222b、222c、222d、222e、222f、222g、222h的材料包括經摻雜的半導體材料（例如，矽、鍺或其組合）、金屬材料（例如，鎢、鉑或其組合）以及導電化合物（例如，氮化鈦、氮化鉭、碳化矽或其組合）。在一實施例中，底介電層212、頂介電層216、介電層224a、224b、224c、224d、224e、224f、224g、224h的材料包括氧化矽、氮化矽、氮氧化矽、合適的介電材料或其組合。在一些實施例中，介電層224a、224b、224c、224d、224e、224f、224g、224h的材料可以相同（例如皆為氧化矽）。在替代實施例中，介電層224a、224b、224c、224d、224e、224f、224g、224h的材料可彼此不同。舉例來說，介電層224a、224b、224c、224d、224e、224f、224g的材料可以是氧化矽；而最頂層的介電層224h的材料可以是氮化矽。當最頂層的介電層224h為氮化矽層，其可用以提供拉伸應力（tensile stress）；或者是可用以當做後續形成高深寬比的開口225（如圖3B所示）時的強化結構，以避免整個堆疊結構201彎折。

在一些實施例中，導體層214可以做為反轉閘控制閘（inversion gate control gate）。最頂層的導體層222h可以是串選擇線（string select line）SSL。導體層222g可以是虛擬字元線（dummy word line）DWL。導體層222f、222e、222d、222c、222b、222a可以是字元線WL0、WL1、WL2、WL3、WL4、WL5。串選擇線SSL的厚度可以等於或大於字元線WL0、WL1、WL2、WL3、WL4、WL5的厚度。虛擬字元線DWL可以設置在串選擇線SSL的下方以及最頂層的字元線之上，或是設置在最底層的字元線下方，或其組合。虛擬字元線的DWL可以是一層、二層，或是多層。雖然圖3A僅繪示出6條字元線WL0、WL1、WL2、WL3、WL4、WL5，但本發明不以此為限。

之後，形成貫穿第二堆疊結構220並延伸至部分的第一堆疊結構210的開口225。開口225延伸至第一堆疊結構210的導體層214之中。開口225的部分側壁225s以及底面225b裸露出第一堆疊結構210的導體層214。開口225可以是孔。開口225的剖面的形狀可以是圓形、橢圓形等。開口225的數量可以是多個

請參照圖3B，在開口225之中形成電荷儲存層202以及通道層204。電荷儲存層202以及通道層204覆蓋堆疊結構201的頂面201t以及開口225的側壁225s與底面225b。

其後，在開口225之中形成絕緣填充物230a。在形成絕緣填充物230a之時，電荷儲存層202以及通道層204仍覆蓋開口225的側壁225s與底面225b。換言之，第一堆疊結構210的導體層214與通道層204並未物理性接觸，而是藉由電荷儲存層202分隔。

接著，請參照圖3C，將堆疊結構201上的電荷儲存層202a以及通道層204a移除，留下開口225之中的電荷儲存層202a以及通道層204a。之後，再形成第一停止層P1’、第二停止層P2’以及接觸插塞238。

之後，請參照圖3C與圖3D，在第一停止層P1’以及接觸插塞238上形成罩幕圖案239。罩幕圖案239具有開口249，裸露出接觸插塞238。在一些實施例中，開口249可以同時裸露出同一列或同一行的多個接觸插塞238以及相鄰的兩個接觸插塞238之間的第一停止層P1’（未示出）。其後，進行蝕刻製程，例如是非等向性蝕刻製程，蝕刻開口249裸露的接觸插塞238及第二停止層P2’與絕緣填充物230a，以形成開口250。之後，將罩幕圖案239移除。

之後，請參照圖3D，開口250將接觸插塞238分成彼此分離的第一插塞238_1與第二插塞238_2，將第二停止層P2’分成彼此分離的第一部分P2’_1與第二部分P2’_2。並且，開口250還使得絕緣填充物230b的剖面具有杯狀結構或是U型結構。換言之，開口250將柱234分成第一柱234_1、第二柱234_2與連接部234_3。第一柱234_1位於開口250的第一側；第二柱234_2位於開口250的第二側；連接部234_3位於開口250的底部，連接第一柱234_1與第二柱234_2。

請參照圖3E，在基底200上以及開口250之中形成分隔材料層236。之後，在基底200上形成介電材料層237。在開口250之中的分隔材料層236稱為絕緣分隔物240，或稱為切分件（slit）。在第一停止層P1’上的分隔材料層236以及介電材料層237可以共同稱為介電層242。在形成介電材料層237之前，可以選擇性地先對分隔材料層236進行回蝕刻或是平坦化製程。分隔材料層236包括絕緣材料，分隔材料層236的材料可以與絕緣填充物230b相同或是相異。介電材料層237包括絕緣材料，其可以與分隔材料層236相同或是相異。

之後，進行微影與蝕刻製程，以在介電層242中形成第一接觸窗開口245與第二接觸窗開口246。同樣地，在形成第一接觸窗開口245與第二接觸窗開口246的蝕刻過程中，第一停止層P1’可以保護下方的電荷儲存層202a以及通道層204a，避免其遭受蝕刻的破壞。

其後，在第一接觸窗開口245與第二接觸窗開口246之中分別形成第一接觸窗247與第二接觸窗248。第一接觸窗247與第二接觸窗248的材料與形成方法類似上述之接觸窗148的材料與形成方法，於此不再贅述。第一接觸窗247的頂面247t與第二接觸窗248的頂面248t可以與介電層242的頂面242t共平面，或略低於介電層242的頂面242t。第一接觸窗247的底面247b與第二接觸窗248的底面248b可以與介電層242的底面242b共平面。第一接觸窗247與第二接觸窗248藉由介電層242分隔。

請參照圖3F，在本實施例中，第一接觸窗247可以做為源極接觸窗；第二接觸窗248可以做為汲極接觸窗。第一接觸窗247的底面247b與位於絕緣分隔物240的第一側的第一插塞238_1物理性以及電性接觸。第一插塞238_1的側壁與位於絕緣分隔物240的第一側的通道層204a物理性以及電性接觸。第二接觸窗248的底面248b與位於絕緣分隔物240的第二側的第二插塞238_2物理性以及電性接觸。第二插塞238_2的側壁與位於絕緣分隔物240的第二側的通道層204a物理性以及電性接觸。換言之，第一接觸窗247藉由第一插塞238_1與位於絕緣分隔物240的第一側的通道層204a物理性以及電性接觸。第二接觸窗248藉由第二插塞238_2與位於絕緣分隔物240的第二側的通道層204a物理性以及電性接觸。

請參照圖3F與圖4，在一些實施例中，第一接觸窗247與第二接觸窗248可以只著陸於第一插塞238_1與第二插塞238_2上（如圖4所示）。在另一實施例中，第一接觸窗247與第二接觸窗248不僅可以著陸在第一插塞238_1與第二插塞238_2上，還可以著陸在第一停止層P1’上（如圖3F所示）。換言之，第一接觸窗247的底面247b與第二接觸窗248的底面248b不僅與第一插塞238_1與第二插塞238_2物理性接觸，而且還與第一停止層P1’物理性接觸。在Z方向（基底200表面的法線方向）上，藉由第一停止層P1’，第一接觸窗247與第一柱234_1的電荷儲存層202a以及通道層204a分隔開；藉由第一停止層P1’，第二接觸窗248與第二柱234_2的電荷儲存層202a以及通道層204a分隔開。

綜上所述，本發明實施例在堆疊結構的開口之中形成電荷儲存層與通道層之後，並且在形成接觸插塞之前，先在堆疊結構以及電荷儲存層與通道層上形成停止層。由於停止層可以保護電荷儲存層與通道層，使其不會遭受蝕刻的破壞，因此，後續形成的接觸窗可以著陸的區域不僅限於接觸插塞，而是還可以著陸於停止層上。因此，本發明實施例可以增加製程的裕度，並且提升垂直通道結構的記憶元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:記憶元件 92、92a:介電層 94:犧牲層 99:摻雜區 100、200:基底 101、201:堆疊結構 110、210:第一堆疊結構 112、212:底介電層 116、216:頂介電層 120、220:第二堆疊結構 121:絕緣層 104、104a、204、204a:通道層 129、148:接觸窗 130:填充材料層 131:凹槽 134、234:柱 136:停止材料層 138、238:接觸插塞 144:接觸窗開口 150: 152: 234_1:第一柱 234_2:第二柱 234_3:連接部 236:分隔材料層 237:介電材料層 238_1:第一插塞 238_2:第二插塞 239:罩幕圖案 240:絕緣分隔物 245:第一接觸窗開口 246:第二接觸窗開口 247:第一接觸窗 248:第二接觸窗 C1、C2:中心線 DWL:虛擬字元線 GSL:接地選擇線 P1、P2’_1:第一部分 P1’:第一部分/第一停止層 P2、P2’_2:第二部分 P2’:第二部分/第二停止層 P3:第三部分 SSL:串選擇線 102、102a、202、202a:電荷儲存層 WL0、WL1、WL2、WL3、WL4、WL5:字元線 101t、102t、104t、129t、130t、138t、142t、148t、201t、242t、247t、248t、P1’t:頂面 104s、125s、131s、138s、225s、P1’s:側壁 114、122a、122b、122c、122d、122e、122f、122g、214、222a、222b、222c、222d、222e、222f、222g、222h:導體層 122h:最頂層的導體層/導體層 125、225、249、250:開口 142、224a、224b、224c、224d、224e、224f、224g、224h、242:介電層 125b、129b、131b、134b、142b、148b、225b、242b、247b、248b:底面 130a、230a、230b:絕緣填充物

圖1A至圖1H是本發明第一實施例的記憶元件的製造流程的剖面示意圖。圖2是圖1H的上視示意圖。圖3A至圖3F是本發明第二實施例的記憶元件的製造流程的剖面示意圖。圖4是本發明第二實施例的一種記憶元件的上視示意圖。

144:接觸窗開口

P1’:第一停止層

138:接觸插塞

Claims

一種記憶體元件，包括：堆疊結構，包括多個導體層；柱，穿過所述堆疊結構，其中所述柱包括多個串聯的記憶胞，所述多個串聯的記憶胞在柱位置佈局圖案中位於所述柱與所述導體層的多個交叉點處；第一停止層，覆蓋所述堆疊結構以及部分所述柱的頂面；接觸插塞，穿過所述第一停止層，並延伸至所述柱中，其中所述接觸插塞與所述多個串聯的記憶胞電性連接；以及接觸窗，著陸於所述接觸插塞上，藉由所述接觸插塞與部分的所述柱電性連接。
如申請專利範圍第1項所述的記憶體元件，其中所述接觸窗還著陸於所述第一停止層上。
如申請專利範圍第1項所述的記憶體元件，其中所述柱更包括：絕緣填充物，穿過所述堆疊結構，位於所述接觸插塞下方；通道層，環繞於所述接觸插塞的側壁以及所述絕緣填充物的側壁；以及電荷儲存層，位於所述通道層與所述堆疊結構之間，其中所述多個串聯的記憶胞在所述柱位置佈局圖案中位於所述通道層、所述電荷儲存層與所述導體層的多個交叉點處。
如申請專利範圍第2項所述的記憶體元件，其中所述第一停止層覆蓋所述通道層以及所述電荷儲存層。
如申請專利範圍第2項所述的記憶體元件，其中所述柱更包括第二停止層，設置於所述接觸插塞、所述絕緣填充物與所述通道層之間。
如申請專利範圍第5項所述的記憶體元件，更包括絕緣分隔物，穿過所述接觸插塞、所述第二停止層，並延伸至所述絕緣填充物中，其中所述接觸插塞被分割為第一插塞與第二插塞。
如申請專利範圍第6項所述的記憶體元件，其中所述接觸窗包括：第一接觸窗，與所述第一插塞觸；以及第二接觸窗，與所述第二插塞接觸。
一種記憶體元件的製造方法，包括：在基底上形成堆疊結構；在所述堆疊結構中形成柱，所述柱上具有凹槽；於所述堆疊結構與所述柱上以及所述凹槽中形成停止材料層；移除在所述凹槽的側壁上的所述停止材料層，以於所述堆疊結構上形成第一停止層，並於所述凹槽的底面形成第二停止層；於所述凹槽中形成接觸插塞；於所述第一停止層以及所述接觸插塞上形成介電層；以及於所述介電層中形成接觸窗，其中所述接觸窗與所述接觸插塞電性連接。
如申請專利範圍第8項所述的記憶體元件的製造方法，其中所述停止材料層包括：第一部分，位於所述堆疊結構的頂面上；第二部分，位於所述凹槽的底面上；以及第三部分，位於所述凹槽的側壁上，其中所述第一部分的厚度大於第二部分的厚度，且所述第二部分的所述厚度大於第三部分的厚度。
如申請專利範圍第8項所述的記憶體元件的製造方法，更包括：於所述介電層中形成所述接觸窗之前，在所述接觸插塞、所述第二停止層以及所述柱之中形成開口，其中所述接觸插塞被分隔成第一插塞與第二插塞；於所述開口中形成絕緣分隔物；以及於所述介電層中形成所述接觸窗包括：於所述介電層中形成第一接觸窗，所述第一接觸窗與所述第一插塞電性連接；以及於所述介電層中形成第二接觸窗，所述第二接觸窗與所述第二插塞電性連接。