TWI728877B - 記憶元件及其製造方法 - Google Patents

Abstract

本發明實施例提供一種記憶元件及其形成方法，所述記憶元件包括字元線、位元線、源極線、通道柱以及電荷儲存結構。位元線及源極線在豎直方向上位於字元線的相對兩側。通道柱穿過並連接到字元線、位元線以及源極線。電荷儲存結構環繞字元線的頂面及底面并側向地位於通道柱與字元線之間。通道柱完全穿過位元線且被位元線側向環繞。

Description

記憶元件及其製造方法

本發明是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了滿足高儲存密度（high storage density）的需求，記憶體元件尺寸變得更小而且積集度更高。因此，記憶體元件的型態已從平面型閘極（planar gate）結構的二維記憶體元件（2D memory device）發展到具有垂直通道（vertical channel，VC）結構的三維記憶體元件（3D memory device）。然而，具有垂直通道結構的三維記憶元件仍需面臨許多挑戰。

本發明實施例提供一種記憶元件及其製造方法，所述方法可以增加在單位面積內所形成的垂直堆疊的記憶單元的數量，以有效利用基底的面積並增加記憶單元的密度。

本發明實施例提供一種記憶元件，其包括字元線、位元線、源極線、通道柱以及電荷儲存結構。位元線及源極線在豎直方向上位於字元線的相對兩側。通道柱穿過並連接到字元線、位元線以及源極線。電荷儲存結構環繞字元線的頂面及底面并側向地位於通道柱與字元線之間。通道柱完全穿過位元線且被位元線側向環繞。

本發明實施例提供一種記憶元件的形成方法，所述方法包括以下製程。形成堆疊結構，其包括以下步驟：在介電層中形成位元線，其中位元線沿第一方向延伸；在介電層之上形成第一犧牲層；在第一犧牲層之上形成源極線；以及在源極線之上形成第二犧牲層。形成通道柱以穿過堆疊結構，其中通道柱完全穿過位元線且被位元線側向環繞。形成絕緣支柱以穿過堆疊結構。形成第一狹縫孔以穿過堆疊結構。移除被第一狹縫孔暴露的第一犧牲層的第一部分以及第二犧牲層的第一部分，以形成第一閘極溝渠以及第二閘極溝渠。在第一閘極溝渠中形成第一電荷儲存結構以及第一字元線，且在第二閘極溝渠中形成第二電荷儲存結構以及第二字元線。在狹縫孔中形成絕緣材料，以形成絕緣柱。

在本發明的實施例中，通道柱是在所有堆疊結構形成完成之後才形成的，且通道柱穿過並連接到字元線、位元線及源極線。如此一來，可簡化製造製程並提供記憶單元的密度。

參照實施例的附圖將更全面地描述本發明。然而，本發明可以各種不同的形式來實施，並且不限於在此描述的實施例。為了清楚起見，附圖中的層和區域的厚度可能被放大。相同或相似的元件符號表示相同或相似的元件，以下段落將不再一一贅述。

圖1示出根據本發明的一些實施例的記憶元件的平面視圖。圖2示出了根據本發明的一些實施例的圖1的記憶元件的局部等效電路圖。圖3A、圖3B、圖3C、圖3D、圖3E、圖3F分別示出根據本發明的一些實施例的沿圖1的線A-A’、線B-B’、線C-C’、線D-D’、線E-E’、線F-F’所截取的剖視圖。

參照圖1，本發明實施例的記憶元件10是一種三維NOR快閃記憶元件，其設置在基底100上。記憶元件10多個區塊，例如所示的區塊BLK0和區塊BLK1。多個區塊藉由位於其之間的隔離結構101而彼此間隔開。在一些實施例中，隔離結構101包括多個絕緣支柱IP、多個絕緣結構IS以及絕緣墻St1。絕緣結構IS設置於圓圈區域223（區域223將在後續段落中詳細描述）之外並與絕緣支柱IP鄰接和/或位於絕緣支柱IP之間。換句話說，絕緣結構IS位於由相鄰絕緣支柱IP的側壁和圓圈區域223的部分外側壁（或邊緣）所定義的區域中。絕緣支柱IP、絕緣結構IS和絕緣墻St可沿著方向d1佈置並且彼此連接，從而在相鄰的兩個區塊之間構成連續的隔離結構。圖1示出兩個區塊BLK0和BLK1以及三個隔離結構101（所述三個隔離結構101將所述兩個區塊彼此分開並且將所述兩個區塊與其他區塊分開）以進行例示說明，但本發明實施例不以此為限。應理解，記憶元件10可包括任何合適數量的區塊和隔離結構。

記憶元件包括第一區R1和第二區R2。第一區R1可被稱為記憶區，而第二區R2可被稱為周邊區或階梯區。在一些實施例中，絕緣支柱IP和絕緣結構IS在第一區R1內沿方向d1交替佈置，而絕緣墻St1在第二區R2內被設置成與絕緣支柱IP鄰接並沿方向d1延伸。在替代實施例中，亦可將絕緣墻St設置為與絕緣結構IS鄰接（未示出）。因此，在第一區R1內，區塊BLK0和BLK1藉由位於其之間的絕緣支柱IP和絕緣結構IS彼此分隔開。而在第二區R2內，區塊BLK0和BLK1藉由位於其之間的絕緣墻St1彼此分開。

在一些實施例中，區塊BLK0和區塊BLK1中的每一者包括位於第一區R1內的多個記憶單元組102。舉例來說，區塊BLK0包括多個記憶單元組102a，而區塊BLK1包括多個記憶單元組102b。在一些實施例中，每一區塊BLK0/BLK1中的記憶單元組102可以佈置成多個行和/或列。相鄰兩列中的記憶單元組102可以彼此交錯開，但是本發明不限於此。此外，區塊BLK0中奇數列的記憶單元組102a和區塊BLK1中奇數列的記憶單元組102b可以在方向d2上彼此對齊。區塊BLK0中偶數列的記憶單元組102a和區塊BLK1中的偶數列的記憶單元組102a可以在方向d2上彼此對齊。然而，本發明不限於此。記憶單元組可以任何適當的佈置方式佈置在各個區塊中，例如可佈置成陣列。

參照圖1、圖2及圖3A，每一記憶單元組102包括自下而上堆疊的多個記憶單元。在本發明實施例中，每個記憶單元組102可包括兩個以上的記憶單元，並且記憶單元組102中所包括的記憶單元的數量範圍可為2至10、2至20或者大於20。舉例來說，區塊BLK0中的每個記憶單元組102a包括自下而上堆疊的記憶單元C0、記憶單元C1、記憶單元C2、記憶單元C3、記憶單元C4、記憶單元C5。類似地，區塊BLK1中的每個記憶單元組102b包括自下而上堆疊的記憶單元C0’、記憶單元C1’、記憶單元C2’、記憶單元C3’、記憶單元C4’、記憶單元C5’。

參照圖1和圖2，在一些實施例中，記憶元件10包括沿方向d1平行設置的多個位元線組BL，並且每個位元線組BL自下而上包括多個沿方向d2延伸并彼此垂直間隔開的位元線BL0、位元線BL1&2、位元線BL3&4、位元線BL5。位元線BL0、位元線BL1&2、位元線BL3&4、位元線BL5中的每一者串接不同區塊BLK0/BLK1中相應記憶單元的汲極或共用汲極。舉例來說，如圖2所示，位元線BL0串接區塊BLK0中記憶單元C0的汲極和區塊BLK1中記憶單元C0’的汲極。位元線BL1&2串接區塊BLK0中記憶單元C1和記憶單元C2的共用汲極與區塊BLK1中記憶單元C1’和記憶單元C2’的共用汲極。位元線BL3&4串接區塊BLK0中記憶單元C3和記憶單元C4的共用汲極與區塊BLK1中記憶單元C3’和記憶單元C4’的共用汲極。位元線BL5串接區塊BLK0中記憶單元C5的汲極和區塊BLK1中記憶單元C5’的汲極。

仍然參考圖1和圖2，記憶元件10更包括多個源極線，每個源極線連接同一區塊中的記憶單元組的相應記憶單元的共用源極。舉例來說，記憶元件10包括區塊BLK0中的源極線SL0&1、源極線SL2&3、源極線SL4&5以及區塊BLK1中的源極線SL0&1’、源極線SL2&3’、源極線SL4&5’。源極線SL0&1連接區塊BLK0中相應記憶單元組102a的記憶單元C0和記憶單元C1的共用源極。源極線SL2&3連接區塊BLK0中相應的記憶單元組102a的記憶單元C2和記憶單元C3的共用源極。源極線SL4&5連接區塊BLK0中對應記憶單元組102a的記憶單元C4和記憶單元C5的共用源極。類似地，源極線SL0&1’連接區塊BLK1中相應記憶單元組102b的記憶單元C0’和記憶單元C1’的共用源極。源極線SL2&3’連接區塊BLK1中相應記憶單元組102b的記憶單元C2’和記憶單元C3’的共用源極。源極線SL4&5’連接區塊BLK1中相應記憶單元組102b的記憶單元C4’和記憶單元C5’的共用源極。

仍參照圖1和圖2，記憶元件10更包括多個字元線，每個字元線連接同一區塊中相應記憶單元組的記憶單元的閘極。例如，記憶元件10包括設置於區塊BLK0中的字元線WL0、字元線WL1、字元線WL2、字元線WL3、字元線WL4、字元線WL5以及設置於區塊BLK1中的字元線WL0’、字元線WL1’、字元線WL2’、字元線WL3’、字元線WL4’、字元線WL5’。字元線WL0、WL1、WL2、WL3、WL4、WL5分別連接區塊BLK0中記憶單元C0、C1、C2、C3、C4、C5的閘極。字元線WL0’、WL1’、WL2’、WL3’、WL4’、WL5’分別連接區塊BLK1中記憶單元C0’、C1’、C2’、C3’、C4’、C5’的閘極。

參照圖1和圖3A（圖3A為沿圖1的線A-A’截取的剖視圖），記憶元件10包括連接到對應的字元線、源極線和位元線的多個通道柱CP，以用作對應的記憶單元的通道。舉例來說，在區塊BLK0中，通道柱CP用作記憶單元C0-C5的通道，並連接到字元線WL5-WL0、源極線SL4&5-SL0&1以及位元線BL3&4-BL1&2，。在一些實施例中，通道柱CP穿透字元線WL5-WL0、源極線SL4&5-SL0&1和位元線BL3&4-BL1&2，並且可以部分穿過並嵌入位元線BL0。

仍參考圖1和圖3A，在一些實施例中，每個位元線BL0、位元線BL1&2及位元線BL3&4中的每一者包括主體部P1及凸出部P2。凸出部P2側向突出於主體部P1的側壁。主體部P1在方向d1上可具有寬度W1，而突出部P2在方向d1上可具有寬度W2。寬度W2可大於寬度W1。在本文中，位元線的對應部分的寬度是指在方向d1上其相對側壁之間的橫向距離，方向d1實質上垂直於位元線的延伸方向d2，即方向d1是位元線的寬度方向方向。每個突出部P2設置在與一通道柱CP相對應的位置處，並且具有比相應通道柱CP更大的尺寸（例如寬度，直徑等），從而使得穿過位元線的通道柱CP可以被位元線的凸出部側向環繞並連接到該位元線。在一些實施例中，通道柱CP的寬度W3大於主體部P1的寬度W1且小於凸出部P2的寬度W2。換句話說，通道柱CP穿過對應的位元線的突出部P2。在一些實施例中，從上視圖或平面視圖來看，通道柱CP和凸出部P2均呈圓形，且寬度W3可為通道柱CP的直徑，寬度W2可為凸出部的直徑。

在本實施例中，記憶單元C0包括閘極G0（即，字元線WL0）、源極S0&1（即，源極線SL0&1）、汲極D0（即，位元線BL0）以及電荷儲存結構CS0。在一些實施例中，記憶單元C0也可被稱為記憶元件10的最底部記憶單元。相應地，字元線WL0、源極線SL0&1以及位元線BL0也可分別被稱為最底部字元線、最底部源極線以及最底部位元線。記憶單元C1包括閘極G1（即，字元線WL1）、源極S0&1（即，源極線SL0&1）、汲極D1&2（即，位元線BL1&2）以及電荷儲存結構CS1。記憶單元C2包括閘極G2（即，字元線WL2）、源極S2&3（即，源極線SL2&3）、汲極D1&2（即，位元線BL1&2）以及電荷儲存結構CS2。記憶單元C3包括閘極G3（即，字元線WL3）、源極S2&3（即，源極線SL2&3）、汲極D3&4（即，位元線BL3&4）以及電荷儲存結構CS3。記憶單元C4包括閘極G4（即，字元線WL4）、源極S4&5（即，源極線SL4&5）、汲極D3&4（即，位元線BL3&4）以及電荷儲存結構CS4。在一些實施例中，記憶單元C5為記憶單元組中的最頂部記憶單元，且通道柱CP的導電插塞216（即，通道柱CP的頂部部分）可用作記憶單元C5的汲極D5。因此，記憶單元C5包括閘極G5（即，字元線WL5）、源極S4&5（即，源極線SL4&5）、汲極D5（即，導電插塞216）以及電荷儲存結構CS5。導電插塞216可藉由導通孔V1電性連接到導電線M1。導電線M1可將區塊BLK0中通道柱CP的導電插塞216（即，記憶單元C5的汲極D5）電性連接到區塊BLK1中通道柱CP的導電插塞（即，記憶單元C5’的汲極）。因此，導電線M1也可被稱為位元線BL5，其將區塊BLK0中記憶單元C5的汲極連接到區塊BLK1中記憶單元C5’的汲極。

在本實施例中，位元線、字元線與源極線沿著垂直于基底100頂面的方向d3交替堆疊設置。位元線及源極線在豎直方向上設置於相應字元線的相對兩側。源極線在豎直方向上位於兩個字元線之間。一些位元線分別在豎直方向上設置於兩個字元線之間。位元線BL0-BL3&4、字元線WL0-WL5以及源極線SL0&1-SL4&5均為連續的層，並側向環繞及物理接觸通道柱CP。

仍然參考圖1和圖3A，記憶元件10在區塊BLK0和BLK1的每一者中更包括多個絕緣柱St2。絕緣柱St2佈置在記憶單元的相鄰區域中，並且與佈置在第二區R2中的絕緣墻St1同時形成。在一些實施例中，絕緣柱St2在方向d2上設置在絕緣支柱IP之間並且與絕緣支柱IP在方向d2上交疊。應理解，絕緣柱St2不會將同一區塊中的字元線/源極線分開。換句話說，同一區塊中的字元線/源極線是連續的層。

圖3B、圖3C、圖3D分別示出根據本發明實施例的沿圖1的線B-B’、線C-C’、線D-D’所截取的剖視圖。圖3B至圖3D示出了區塊BLK0和區塊BLK1在第一區R1的不同區域中的的隔離方式。

參照圖1以及圖3B至圖3D，在區域R1中，區塊BLK0和區塊BLK1被絕緣支柱IP和絕緣結構IS分隔開。絕緣結構IS設置於區域223之外並與絕緣支柱IP鄰接。換句話說，絕緣結構IS位於由相鄰絕緣支柱IP的側壁和圓圈區域223的外側壁（或邊緣）所定義的區域中。絕緣結構IS自下而上包括垂直分隔開的多個絕緣層203a/207a。

例如，如圖3B和圖3C所示，區塊BLK0的一部分與區塊BLK1的對應部分藉由位於兩者之間的絕緣結構IS分隔開。絕緣結構IS的多個絕緣層203a/207a分別橫向放置在區塊BLK0中的字元線WL0-WL5和區塊BLK1中的字元線WL0’-WL5’之間並將區塊BLK0中的字元線WL0-WL5與區塊BLK1中的字元線WL0’-WL5’分隔開。如圖1、圖3B及圖3C所示，位元線BL從區塊BLK0連續延伸至區塊BLK1。位元線BL的一些部分側向地位於兩個相鄰絕緣支柱IP之間且與絕緣結構IS的絕緣層203/207在豎直方向d3上交疊。

參照圖3D，區塊BLK0的另一部分與區塊BLK1的另一對應部分藉由位於兩者之間的絕緣支柱IP分開。絕緣支柱IP穿透記憶元件10的多個堆疊的層，並從頂部絕緣層208的頂面垂直延伸至底部介電層200中。圖3D亦示出了設置在區塊BLK0和BLK1中的絕緣柱St2。在一些實施例中，絕緣柱St2穿過相應的區塊，從頂部絕緣層208上的停止層220的頂面垂直延伸至底部介電層200中。絕緣柱St2的頂面可高於絕緣支柱IP的頂面。在另一些實施例中，絕緣支柱IP也可延伸到停止層220中，且絕緣支柱IP的頂表面可以與絕緣柱St2的頂表面實質上共面。應注意，絕緣柱St2不是用作分隔不同區塊的隔離結構。

參考圖1和圖3E（圖3E為沿圖1的線E-E’截取的剖視圖），位元線BL0、BL1&2、BL3&4分別藉由位元線接觸窗BLC0、BLC1&2、BLC3&4電性連接至多個金屬線ML。位元線BL0、BL1&2、BL3&4的末端可被配置成階梯狀。

參照圖1和圖3F（圖3F為沿圖1的線F-F’截取的剖視圖），字元線WL0、WL1、WL2、WL3、WL4、WL5分別藉由字元線接觸窗WLC0、WLC1、WLC2、WLC3、WLC4、WLC5連接到多個金屬線ML。源極線SL0&1、SL2&3、SL4&5分別藉由源極線接觸窗SLC0&1、SLC2&3、SLC4&5連接到多個金屬線ML。字元線WL0-WL5的末端和源極線SL0&1、SL2&3、SL4&5的末端設置於區塊BLK0的第二區R2中。字元線WL0-WL5的末端和源極線SL0&1、SL2&3、SL4&5的末端可被配置成階梯狀，且因此第二區R2被稱為階梯區。應注意，連接到不同接觸窗的金屬線ML彼此電隔離且單獨地操作。

圖4A至圖4M示出根據本發明一些實施例的形成圖1的記憶元件的方法的示意性截面圖。其中圖4A至圖4E及圖4H至圖4M是沿圖1的線A-A’截取的記憶元件的製造過程中各個階段的剖視圖，而圖4F和圖4G是沿圖1的線I-I’截取的記憶元件的製造過程中各個階段的剖視圖。

參照圖4A，在基底（未示出）上形成堆疊結構210，並且堆疊結構210的形成製程可以重複多次，以在基底上形成多個堆疊結構210。在一個示例中，將堆疊結構210的形成製程重複3次，以形成3層（例如層Tr1，Tr2，Tr3）堆疊結構210，其用於在隨後的製程中形成六個垂直堆疊的記憶單元。然而，本發明不限於此。可根據需要堆疊的記憶單元的數量重複進行堆疊結構210的形成製程任意合適的次數，以形成任意合適層數的堆疊結構。在一些實施例中，可將堆疊結構210的形成製程重複2至10次或大於10次，即，堆疊結構210的層數可為2至10或大於10。多個堆疊結構210中的每一層可用於在後續製程中形成兩個豎直堆疊的記憶單元。

在一些實施例中，每層堆疊結構210包括介電層200及嵌置於介電層200中的導電線201、絕緣層202、犧牲層203、絕緣層204、導電層205、絕緣層206、犧牲層207及絕緣層208。每層堆疊結構210的形成可包括以下製程。在基底上方（未示出）形成介電層200。基底可包括半導體基底，例如矽基底。介電層200可包括氧化物，例如氧化矽，且可藉由化學氣相沉積（CVD）等適當的沉積製程形成。在一些實施例中，在介電層200中形成多個導電線201。多個導電線201沿方向d2（圖1）延伸，並藉由介電層200彼此橫向隔開。在本發明的實施例中，導電線201用作位元線（即汲極）。舉例來說，位於第一層Tr1的堆疊結構210中的導電線201用作位元線BL0，位於第二層Tr2的堆疊結構210中的導電線201用作位元線BL1&2，位於第三層Tr3的堆疊結構210中的導電線201用作位元線BL3&4。

參照圖1和圖4A，每條導電線201可被形成為包括從主體部P1以及凸出部P2，凸出部P2側向突出於主體部P1的側壁。在一些實施例中，導電線201藉由以下方式來形成：首先將介電層200圖案化，以在介電層200中形成位元線溝渠。位元線溝渠具有與位元線的形狀相對應的形狀。之後，藉由合適的沉積製程（例如，CVD）在介電層200上及位元線溝渠中形成導電材料（例如，摻雜多晶矽）。然後執行平坦化製程（例如，化學機械研磨（CMP））製程，以移除導電材料的位於介電層200上方的多餘部分，余留在位元線溝渠內的導電材料形成導電線201。在替代實施例中，導電線201可藉由以下方式來形成：首先在介電層或絕緣層上形成導電材料層，然後將導電材料層圖案化成多個導電線201，每個導電線201包括主體部P1和突出部P2。導電材料層的圖案化可以包括微影蝕刻製程。之後，形成介電材料以覆蓋導電線201，然後執行平坦化製程以移除介電材料的位於導電線201頂面上方的多餘部分，並且剩餘的介電材料形成介電層200。在一些實施例中，導電線201的頂面與相應的介電層200的頂面實質上共面。

第一層Tr1的堆疊結構210的介電層200可被稱為底部（或最底部）介電層。在一些實施例中，底部介電層200的底面低於導電線201的底面。在第一層Tr1堆疊結構210中，底部介電層200可包括第一介電層（未示出）和位於第一介電層上的第二介電層（未示出），且底部導電線201可設置在第一介電層上並嵌置於第二介電層中。底部導電線201的底面可與第二介電層的底面實質上共面。在第二層Tr2和第三層Tr3的堆疊結構210中，導電線201的底面可與介電層200的底面實質上共面。

在形成介電層200和導電線201之後，藉由適當的沉積製程（例如，CVD）在介電層200和導電線201上依次形成絕緣層202、犧牲層203和絕緣層204。絕緣層202和204中的每一者可包括氧化物，例如氧化矽。犧牲層203包含與絕緣層202和204不同的材料。舉例來說，犧牲層203包括氮化物，例如氮化矽。

之後，在絕緣層204上形成導電層205。導電層205可嵌置於介電層（未示出）中。導電層205可包括類似於導電線201的材料，例如摻雜多晶矽。導電層205的形成方式可與導電線201的形成方式基本相同，於此不再贅述。在一些實施例中，導電層205用作源極線。舉例來說，位於第一層Tr1的堆疊結構210中的導電層205用作源極線SL0&1，位於第二層Tr2的堆疊結構210中的導電層205用作源極線SL2&3，位於第三層Tr3的堆疊結構210中的導電層205用作源極線SL4&5。

接著在導電層205上依次形成絕緣層206、犧牲層207和絕緣層208。絕緣層206/208及犧牲層207的材料和形成方法分別選自與絕緣層202/204及犧牲層203相同的候選材料和形成方法。各個絕緣層的厚度可以相同或不同。

參照圖4B，進行圖案化製程，以在堆疊結構210中形成孔212。孔212用於形成通道柱，且可被稱為記憶孔或通道孔。圖案化製程可包括微影蝕刻製程。舉例來說，在最上層（例如，第三層Tr3）堆疊結構210之上形成圖案化的罩幕層。圖案化的罩幕層具有用於定義孔212的開口。使用圖案化罩幕層作為蝕刻罩幕進行蝕刻製程，以移除堆疊結構210的一部分，從而形成孔212。所述蝕刻過程可停止於最底部導電線201（即，最底部位元線BL0）中。換句話說，孔212從最頂層（例如，第三層Tr3）的堆疊結構210的頂面（即，頂部絕緣層208的頂部表面）延伸，完全穿透（例如，第三層Tr3及第二層Tr2）堆疊結構210，部分穿透第一層Tr1堆疊結構210，並延伸至導電線201（即最底部的位元線BL0）中。

在本發明的實施例中，將圖案化的罩幕的開口設置於導電線201的突出部P2正上方，使得所形成的孔212完全穿過第三層Tr3和第二層Tr2堆疊結構210的導電線201（即，位元線BL1&2，BL3&4）的突出部P2，且部分穿過第一層Tr1堆疊結構210的導電線201的凸出部P2。孔212的底面由位元線BL0的表面定義，且可位於位元線BL0的底面和最頂表面之間的水平高度處。孔212的寬度被形成為小於導電線201的突出部P2的寬度，使得孔212的穿過導電線201的那一部分形成於導電線201內，並且使得隨後形成於孔212內的通道層可被導電線201（即，位元線）環繞且電耦合到導電線201。

參照圖4C至圖4E，執行在孔212中形成通道柱CP的製程。在一些實施例中，一種用於形成通道柱CP的方法包括以下步驟。首先，如圖4C所示，在堆疊結構210上及孔212中形成通道層214和絕緣材料215。通道層214共形地覆蓋第三層Tr3堆疊結構210的頂面以及定義孔212的堆疊結構210的側壁和位元線BL0的頂面。通道層214包括摻雜的半導體材料、未摻雜的半導體材料或其組合。舉例來說，通道層214可藉由以下製程來形成：首先執行CVD或物理氣相沉積（PVD）製程以形成未摻雜多晶矽層，然後執行退火製程以完成通道層214的製造。絕緣材料215覆蓋通道層214並填充於孔212中。絕緣材料215包括例如通過CVD形成的氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。

參照圖4C和圖4D，移除絕緣材料215的一部分，以在孔212內形成絕緣芯215a。移除製程可包括單階段蝕刻製程、兩階段蝕刻製程、多階段蝕刻製程、化學機械研磨製程或其組合。蝕刻製程可包括例如非等向性蝕刻、等向性蝕刻或其組合。絕緣芯215a的頂表面被形成為低於最頂層（例如Tr3）堆疊結構210的的頂表面。因此，在絕緣芯215a的頂面上形成有凹槽（未示出）。然後，在堆疊結構210上和絕緣芯215a上方的凹槽中形成導電層216’。導電層216’包括例如摻雜多晶矽、鎢、鉑或其組合，且可通過例如CVD或PVD等適當的沉積製程來形成。

參照圖4D及圖4E，執行平坦化製程以移除導電層216’和通道層214的位於堆疊結構210的最頂表面上方的多餘部分，從而在凹槽內形成導電插塞216，以及在孔212內形成通道層214a。平坦化製程可包括回蝕刻製程或化學機械研磨製程。通道層214a、絕緣芯215a和導電插塞216構成通道柱CP。通道層214a環繞導電插塞216的側壁以及絕緣芯215a的側壁和底面。通道層214a接觸並電耦合到導電插塞216、導電線201（位元線）和導電層205（源極線）。在一些實施例中，導電插塞216用作隨後形成的頂部記憶單元的汲極D5。

參考圖1、圖4F和圖4G，接著進行絕緣支柱219a和虛設支柱219b的形成製程。在一些實施例中，藉由包括微影和蝕刻製程的圖案化製程，在第一區R1和第二區R2內的堆疊結構210中形成多個開口218。多個開口218包括溝渠、孔或其組合。在一些實施例中，開口218從頂部堆疊結構210的頂表面垂直延伸至最底部介電層200中。在堆疊結構210上及開口218中形成絕緣材料（未示出）。絕緣材料可包括氧化物，例如通過適當的沉積製程（例如，CVD）形成的氧化矽。接著，執行平坦化製程以移除絕緣材料的位於堆疊結構210最頂表面上方的多餘部分，余留在多個開口218中的絕緣材料形成絕緣支柱219a和虛設支柱219b（圖1）。

在本發明的實施例中，絕緣支柱219a（即，絕緣支柱IP）設置於第一區R1內，其主要功能是做為隔離結構的一部分，以用於隔離兩個相鄰的區塊。而虛設支柱219b是用作支撐結構，以在後續製程中提供結構支撐，從而避免層或結構的塌陷。應理解，絕緣支柱219a亦具有提供結構支撐的功能。在一些實施例中，大部分虛設支柱219b設置在第二區R2內，且一些虛設支柱219b也可設置在第一區R1內。應注意，圖1中所示的虛設支柱219b的位置僅用於例示說明，且本發明不限於此。虛設支柱219b可設置在需要結構支撐的任何合適位置。在一些實施例中，當從上視圖或平面視圖來看，絕緣支柱219a的形狀可為條狀、正方形、長方形、圓形、橢圓形或任意其他合適的形狀。虛設支柱219b的形狀可為正方形、長方形、圓形、橢圓形或任意其他合適的形狀。

參照圖1和圖4H，在堆疊結構210上形成停止層220。停止層220可包括通過CVD形成的氧化矽、氮化矽、氮氧化矽、碳化矽或其組合。在一些實施例中，停止層220包括與最頂部絕緣層208的材料不同的材料。在所示實施例中，停止層220是在形成絕緣支柱219a和虛設支柱219b之後才形成，且因此會覆蓋絕緣支柱219a和虛設支柱219b，但本發明不限於此。在替代實施例中（未示出），可在形成開口218（圖4F）、絕緣支柱和虛設支柱219a/219b（圖4G）之前形成停止層220。舉例來說，在頂部絕緣層208上形成停止層220之後，形成開口218延伸穿過停止層220和堆疊結構210，然後在開口218中形成絕緣支柱219a和虛設支柱219b。在這樣的實施例中，絕緣支柱219a和虛設支柱219b可從停止層220的頂表面垂直延伸到堆疊結構210的底部介電層200中。

仍參照圖1和圖4H，在形成絕緣支柱219a和虛設支柱219b之後，在停止層220和堆疊結構210中形成多個狹縫孔（slit hole）222a和狹縫溝渠（slit trench）222b。狹縫孔222a可從停止層220的頂表面延伸，穿透第三層和第二層的堆疊結構210，部分穿透第一層的堆疊結構210，並延伸到最底部的介電層200中。在本發明的實施例中，狹縫孔222a形成於第一區R1內並可在方向d2上設置於兩個相鄰的絕緣支柱IP之間，且狹縫溝渠222b形成於第二區R2內。在上視圖中，狹縫孔222a的形狀可以是圓形、橢圓形、正方形、矩形、或類似形狀、或任何其他合適的形狀或其組合。狹縫溝渠222b的上視圖可以是條形，且沿方向d1延伸。狹縫溝渠222b可被設置於鄰接絕緣支柱IP並暴露出絕緣支柱IP的側壁。

參照圖1和圖4I，執行橫向蝕刻製程，以移除被狹縫孔222a暴露的部分犧牲層203/207（圖4H），並形成閘極溝渠Gt。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在犧牲層203/207包括氮化矽的實施例中，可使用磷酸作為蝕刻製程的蝕刻劑。在一些實施例中，犧牲層203/207的被移除的區域如圖1中虛線圈出的區域223所示。換句話說，閘極溝渠Gt形成在先前被已移除的犧牲層203/207所佔據的區域223處。區域223也可被稱為犧牲層203/207的已移除區域223（或移除範圍223）。在一些實施例中，犧牲層203/207的移除範圍223（即閘極溝渠Gt的區域）從狹縫孔222a向外擴展。換言之，每個狹縫孔222a對應於或部分地界定犧牲層203/207的移除範圍。可藉由控制蝕刻過程的持續時間來進一步控制犧牲層203/207的移除範圍，使得同一區塊中的相鄰狹縫孔222a所對應的犧牲層203/207的移除範圍223彼此相交，而不同區塊中的狹縫孔222a所對應的犧牲層203/207的移除範圍223不會相交，且彼此分離。也就是說，同一區塊中的閘極溝渠Gt被形成為彼此空間連通。而不同區塊中的閘極溝渠Gt彼此不空間連通，且可以藉由未移除的犧牲層203a/207a及/或絕緣支柱IP彼此分隔開。

在一些實施例中，從平面視圖圖1來看，犧牲層203/207的移除範圍223是圓形的且可與對應的狹縫孔222a同心，但是本發明不限於此。犧牲層203/207的移除範圍223可以是任意合適的形狀，只要相同區塊中的犧牲層203/207的移除範圍223彼此相交且不同區塊中的犧牲層203/207的移除範圍223彼此不相交即可。在形成閘極溝渠Gt的過程中，虛設支柱219b和/或絕緣支柱219a在該過程中提供結構支撐，以避免層或結構塌陷。

在一些實施例中，位於所圈出的移除區域223以外的犧牲層203a/207a未被移除，且未移除的犧牲層203a/207a的一些部分位於第一區R1內且位於不同的區塊（例如區塊BLK0和BLK1）之間。未移除的犧牲層203a/207a的所述一些部分也可稱為絕緣層203a/207a。絕緣層203a/207a與絕緣支柱IP接觸並與絕緣支柱IP一起構成隔離結構，以隔離第一區R1內的區塊BLK0和BLK1。絕緣層203a/207a的組合也可稱為絕緣結構IS（圖1&圖3B）。換句話說，如圖1及圖3B所示，絕緣結構IS包括彼此垂直間隔開的多個絕緣層203a/207a。在一些實施例中，如圖1所示，在區域R1內，未移除的犧牲層（即絕緣層）203a/207a位於區域223以外的區域中，並位於絕緣支柱IP之間。所述區域（或絕緣層的上視圖）可為六邊形、類似菱形、類似星形或類似形狀，但本發明不限於此。

參照圖4J，在閘極溝渠Gt中以及狹縫孔222a的側壁（和/或狹縫溝渠222b的側壁）上形成電荷儲存結構225’和導電層226。電荷儲存結構225’和導電層226可進一步覆蓋（未示出）停止層220的頂表面。在一實施例中，電荷儲存結構225’可包括穿隧層20，電荷儲存層22和阻擋層24。穿隧層20/電荷儲存層22/阻擋層24例如是氧化物/氮化物/氧化物（ONO）的複合層或由其他材料形成的複合層。電荷儲存結構225’也可為例如氧化物/氮化物/氧化物/氮化物/氧化物（ONONO）的複合層，矽/氧化物/氮化物/氧化物/矽（SONOS）的複合層，氧化鋁/氧化物/氮化物/氧化物（Al2O3/O/N/O）的複合層或其他合適的複合層。電荷儲存結構225’可通過CVD、熱氧化、氮化、蝕刻等製程形成。導電層226’可包括導電材料，例如摻雜多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSix）或矽化鈷（CoSix），且可通過CVD或PVD形成。

參照圖4K，執行非等向性蝕刻製程以移除覆蓋停止層220的頂表面及位於狹縫孔222a（和/或狹縫溝渠222b）中的部分導電層226’和電荷儲存結構225’，並余留下位於閘極溝渠Gt中的多個導電層226和多個電荷儲存結構225。多個導電層226自下而上分別用作不同記憶單元的字元線WL0-WL5（即閘極G0-G5）。多個電荷儲存結構225自下而上分別用作不同記憶單元的電荷儲存結構CS0-CS5。每個電荷儲存結構225覆蓋對應的導電層226的頂面和底面，並位於對應的導電層226的側壁和通道柱CP的外側壁之間。

參照圖1和圖4L，形成絕緣材料以填充多個狹縫孔222a和狹縫溝渠222b，以在多個狹縫孔222a中形成多個絕緣柱St2，以及在多個狹縫溝渠222b中形成多個絕緣墻St1。形成絕緣柱St2和絕緣墻St1的方法可包括以下製程。在停止層220上以及狹縫孔222a和狹縫溝渠222b中形成絕緣材料。絕緣材料可包括例如氧化矽、旋塗玻璃，且可通過CVD或旋塗製程形成。此後，進行平坦化製程以移除絕緣材料的位於停止層220頂面上方的多餘部分，余留在狹縫孔222a內的絕緣材料形成絕緣柱St2，以及余留在狹縫溝渠222b內的絕緣材料形成絕緣墻St1。平坦化製程可包括回蝕刻製程或CMP製程。在平坦化製程期間，停止層220可用作蝕刻停止層或研磨停止層。在一些實施例中，絕緣柱St2的頂面和絕緣墻St1的頂面可與停止層220的頂面實質上共面。

參照圖4M，在停止層220中形成導通孔V1，以電連接到導電插塞216。在導通孔V1上形成導電線M1，導電線M1藉由導通孔V1電連接到導電插塞216。導通孔V1和導電線M1可包括合適的導電材料，例如摻雜多晶矽，非晶矽，鎢（W），鈷（Co），鋁（Al），矽化鎢（WSix）或矽化鈷（CoSix），且可藉由合適的沉積製程（例如，CVD，PVD）和/或電鍍製程來形成。

在一些實施例中，至此，記憶元件10即已形成。在最初形成三層堆疊結構210的實施例中，在記憶元件10中形成有六個記憶單元C0-C5。如圖4M所示，閘極G0（即字元線WL0的一部分）、源極S0&1（即源極線SL0&1的一部分）、汲極D0（即位元線BL0的一部分）、電荷儲存結構CS0的一部分和通道柱CP的一部分形成記憶單元C0。閘極G1（即字元線WL1的一部分）、源極S0&1（即源極線SL0&1的一部分）、汲極D1&2（即位元線BL1&2的一部分）、電荷儲存結構CS1的一部分和通道柱CP的一部分形成記憶單元C1。閘極G2（即字元線WL2的一部分）、源極S2&3（即源極線SL2&3的一部分）、汲極D1&2（即位元線BL1&2的一部分）、電荷儲存結構CS2的一部分和通道柱CP的一部分形成記憶單元C2。閘極G3（即字元線WL3的一部分）、源極S2&3（即源極線SL2&3的一部分）、汲極D3&4（即位元線BL3&4的一部分）、電荷儲存結構CS3的一部分和通道柱CP的一部分形成記憶單元C3。閘極G4（即字元線WL4的一部分）、源極S4&5（即源極線SL4&5的一部分）、汲極D3&4（即位元線BL3&4的一部分）、電荷儲存結構CS4的一部分和通道柱CP的一部分形成記憶單元C4。閘極G5（即字元線WL5的一部分）、源極S4&5（即源極線SL4&5的一部分）、汲極D5（即導電插塞216的一部分）、電荷儲存結構CS4的一部分和通道柱CP的一部分形成記憶單元C5。

在上述實施例中，通道柱CP包括通道層214a、絕緣芯215a和導電插塞216。然而，本發明不限於此。在一些其他實施例中，如圖5A和5B所示，通道柱CP也可由實心摻雜半導體柱214B構成。參照圖4B和圖5A，在一些實施例中，在形成孔212之後，在堆疊結構210上以及孔212中形成摻雜半導體層。摻雜半導體層例如是摻雜磊晶矽。此後，執行平坦化製程以移除摻雜半導體層的位於堆疊結構210頂面上方的多餘部分，並余留摻雜半導體柱214B於孔212內。使用實體摻雜半導體柱214B作為通道柱CP的記憶元件如圖5B所示。參照圖5B，在一些實施例中，被字元線，位元線和源極線環繞的摻雜半導體柱214B一些部分用作對應的記憶單元的通道，摻雜半導體柱214B的頂部可用作最頂部記憶單元C5的汲極D5。

在上述實施例中，位於最頂部記憶單元下方的記憶單元的位元線被形成為具有側向突出於其主體部的凸出部，且通道柱設置於與凸出部的位置相對應的位置處，使得凸出部具有較大的尺寸以供通道柱穿過，且通道柱可被凸出部側向環繞並因此電連接到位元線。換言之，位元線具有不均勻的寬度。然而本發明並不以此為限。只要位元線的寬度大於相應通道柱的寬度，且穿過位元線的通道柱可被該位元線側向環繞並電連接到該位元線，那麼，位元線可被形成為具有均一的寬度，且位元線的形狀及/或尺寸在本發明中並不受限制。

10:記憶元件 20:穿隧層 22:電荷儲存層 24:阻擋層 100:基底 101:隔離結構 102、102a、102b:記憶單元組 200:介電層 201、M1:導電線 202、203a、204、206、207a、208:絕緣層 203、207:犧牲層 205、216’、226、226’:導電層 210:堆疊結構 212:孔 214、214a:通道層 214B:摻雜半導體柱 215:絕緣材料 215a:絕緣芯 216:導電插塞 218:開口 219a、IP:絕緣支柱 219b:虛設支柱 220:停止層 222a:狹縫孔 222b:狹縫溝渠 223:區域 225、225’、CS0、CS1、CS2、CS3、CS4、CS5:電荷儲存結構 BL:位元線組 BL0、BL1&2、BL3&4、BL5:位元線 BLC0、BLC1&2、BLC3&4:位元線接觸窗 BLK0、BLK1:區塊 C0、C0’、C1、C1’、C2、C2’、C3、C3’、C4、C4’、C5、C5’:記憶單元 CP:通道柱 D0、D1&2、D3&4、D5:汲極 G0、G1、G2、G3、G4、G5:閘極 IS:絕緣結構 P1:主體部 P2:突出部 R1:第一區 R2:第二區 S0&1、S2&3、S4&5:源極 SL0&1、SL0&1’、SL2&3、SL2&3’、SL4&5、SL4&5’:源極線 SLC0&1、SLC2&3、SLC4&5:源極線接觸窗 St1:絕緣墻 St2:絕緣柱 Tr1、Tr2、Tr3:層 V1:導通孔 W1、W2、W3:寬度 WL0、WL0’、WL1、WL1’、WL2、WL2’、WL3、WL3’、WL4、WL4’、WL5、WL5’:字元線 WLC0、WLC1、WLC2、WLC3、WLC4、WLC5:字元線接觸窗 d1、d2、d3:方向 A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、I-I’:線

圖1示出根據本發明的一些實施例的記憶元件的平面視圖。 圖2示出了根據本發明的一些實施例的圖1的記憶元件的局部等效電路圖。 圖3A、圖3B、圖3C、圖3D、圖3E、圖3F分別示出根據本發明的一些實施例的沿圖1的線A-A’、線B-B’、線C-C’、線D-D’、線E-E’、線F-F’所截取的剖視圖。 圖4A至圖4M示出根據本發明一些實施例的記憶元件的形成方法的剖視圖。 圖5A及圖5B示出根據本發明另一些實施例的記憶元件的部分製造製程的剖視圖。

200:介電層

216:導電插塞

220:停止層

M1:導電線

BL0、BL1&2、BL3&4、BL5:位元線

C0、C1、C2、C3、C4、C5:記憶單元

CP:通道柱

CS0、CS1、CS2、CS3、CS4、CS5:電荷儲存結構

D0、D1&2、D3&4、D5:汲極

G0、G1、G2、G3、G4、G5:閘極

P1:主體部

P2:突出部

S0&1、S2&3、S4&5:源極

SL0&1、SL2&3、SL4&5:源極線

St2:絕緣柱

V1:導通孔

WL0、WL1、WL2、WL3、WL4、WL5:字元線

Claims (10)

1. 一種記憶元件，包括： 字元線； 位元線及源極線，在豎直方向上設置於所述字元線的相對兩側； 通道柱，穿過並連接到所述字元線、所述位元線以及所述源極線；以及 電荷儲存結構，環繞所述字元線的頂面及底面并側向地位於所述通道柱與所述字元線之間， 其中所述通道柱完全穿過所述位元線，且被所述位元線側向環繞。
2. 如請求項1所述的記憶元件，其中所述位元線包括主體部與凸出部，所述凸出部側向突出於所述主體部的側壁。
3. 如請求項2所述的記憶元件，其中所述通道柱穿過所述位元線的所述凸出部，且所述通道柱的寬度小於所述凸出部的寬度。
4. 如請求項1所述的記憶元件，其包括沿第一水平方向平行設置的多個位元線組，並且每個位元線組自下而上包括多個位元線，所述多個位元線沿第二水平方向延伸并彼此垂直間隔開。
5. 如請求項1所述的記憶元件，更包括： 最底部字元線，位於所述字元線下方； 最底部位元線及最底部源極線，在所述豎直方向上位於所述最底部字元線的相對兩側，所述最底部字元線、所述最底部位元線及所述最底部源極線連接到所述通道柱； 其中所述通道柱穿過所述最底部源極線及所述最底部字元線並部分穿過所述最底部位元線。
6. 如請求項5所述的記憶元件，其中所述通道柱的底面低於所述位元線的底面且與所述最底部位元線接觸。
7. 如請求項1所述的記憶元件，包括第一區塊和第二區塊，所述第一區塊和所述第二區塊被多個絕緣支柱及多個絕緣結構間隔開，所述多個絕緣支柱及所述多個絕緣結構沿第一方向交替佈置。
8. 如請求項7所述的記憶元件，其中所述位元線從所述第一區塊連續地延伸至所述第二區塊；所述位元線的一部分位於所述多個絕緣支柱中的兩個相鄰絕緣支柱之間；且所述多個絕緣結構中的一者位於所述兩個相鄰絕緣支柱之間且與所述兩個相鄰絕緣支柱接觸。
9. 如請求項7所述的記憶元件，更包括： 多個絕緣柱，位於所述第一區塊及所述第二區塊中； 其中所述多個絕緣柱與所述多個絕緣支柱在與所述第一方向垂直的第二方向上交錯排列且彼此間隔開。
10. 一種記憶元件的形成方法，包括： 形成堆疊結構，包括： 在介電層中形成位元線，其中所述位元線沿第一方向延伸； 在所述介電層之上形成第一犧牲層； 在所述第一犧牲層之上形成源極線；以及 在所述源極線之上形成第二犧牲層； 形成通道柱，以穿過所述堆疊結構，其中所述通道柱完全穿過所述位元線且被所述位元線側向環繞； 形成絕緣支柱，以穿過所述堆疊結構； 形成第一狹縫孔，以穿過所述堆疊結構； 移除被所述第一狹縫孔暴露的所述第一犧牲層的第一部分以及所述第二犧牲層的第一部分，以形成第一閘極溝渠以及第二閘極溝渠； 在所述第一閘極溝渠中形成第一電荷儲存結構以及第一字元線，且在所述第二閘極溝渠中形成第二電荷儲存結構以及第二字元線；以及 在所述狹縫孔中形成絕緣材料，以形成絕緣柱。

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