TWI785804B - 三維and快閃記憶體元件及其製造方法 - Google Patents

Abstract

一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個通道柱，穿過所述閘極堆疊結構；多個第一導體柱與多個第二導體柱，位於所述多個通道柱內，且與所述多個通道柱電性連接；多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間；以及多個隔離牆，埋在所述多個閘極層中，所述多個隔離牆包覆所述多個第二導體柱外側壁的所述多個電荷儲存結構。

Description

三維AND快閃記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維AND快閃記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式(NOR)記憶體以及反及式(NAND)記憶體。此外，另一種三維記憶體為及式(AND)記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。

本發明提出一種三維AND快閃記憶體元件及其製造方法可以減少汲極引發閘極漏電流。

本發明的一實施例提出一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊 結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個通道柱，穿過所述閘極堆疊結構；多個第一導體柱與多個第二導體柱，位於所述多個通道柱內，且與所述多個通道柱電性連接；多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間；以及多個隔離牆，埋在所述多個閘極層中，所述多個隔離牆包覆所述多個第二導體柱外緣的所述多個電荷儲存結構。

本發明的一實施例提出一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個通道柱，穿過所述閘極堆疊結構；多個源極柱與多個汲極柱，位於所述多個通道柱內，且與所述多個通道柱接觸；以及多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間，其中所述多個閘極層的側壁未與所述多個電荷儲存結構的第一部分的側壁接觸，所述多個電荷儲存結構的所述第一部分的所述側壁覆蓋在與所述多個汲極柱接觸的所述多個通道柱周圍。

本發明的一實施例提出一種三維AND快閃記憶體元件的製造方法，包括：形成堆疊結構於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個犧牲層與多個絕緣層；形成多個通道柱延伸穿過所述堆疊結構；形成多個第一導體柱與多個第二導體柱，於所述多個通道柱內，且與所述多個通道柱電性連接；局部地移除所述多個犧牲層，以形成多個水平開口，其中未被移除的部分所述多個犧牲層形成多個隔離牆；所述多個隔離牆具有彎 曲的形狀；在所述多個水平開口中形成多個閘極層；以及形成多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間，所述多個隔離牆包覆所述多個第二導體柱外緣的所述多個電荷儲存結構。

基於上述，在本發明實施例中，隔離牆包覆在汲極柱的周圍，使得閘極層不會與汲極柱重疊，因此可以減少汲極引發閘極漏電流。

10:記憶陣列

12、112:電荷儲存層

14、114:穿隧層

16、116:通道柱

16R1:第一列通道柱

16R2:第二列通道柱

20:記憶單元

24、124:絕緣填充層

28、128:絕緣柱

132a、136b:導體柱

32a:源極柱/導體柱

32b:汲極柱/導體柱

36、136:阻擋層

38、138:閘極層/字元線

38E:末端

38W、40W1、40W2、56W:側壁

40、140:電荷儲存結構

50、100:介電基底

52、150:閘極堆疊結構

54、104:絕緣層

56、156:隔離牆

60:箭頭

102、102’:堆疊結構

106、106a:犧牲層

108:開孔

110:保護層

112’:儲存材料層

114’:穿隧材料層

116R1、116R2:列通道柱

116’:通道材料層

118:虛設柱

122:保護蓋

124:絕緣填充層

130a、130b:孔

133:分隔溝槽

134:水平開口

137:阻障層

138:閘極層

1000:假想面

AR:陣列區

A⁽ⁱ⁾、A⁽ⁱ⁺¹⁾:記憶陣列

B、B1、B2、BLOCK、BLOCK⁽ⁱ⁾、BLOCK⁽ⁱ⁺¹⁾:區塊

SP⁽ⁱ⁾ _n、SP⁽ⁱ⁾ _n+1、SP⁽ⁱ⁺¹⁾ _n、SP⁽ⁱ⁺¹⁾ _n+1:源極柱

DP⁽ⁱ⁾ _n、DPⁱ⁾ _n+1、DPⁱ⁺¹⁾ _n、DP⁽ⁱ⁺¹⁾ _n+1:源極柱

BL_n、BL_n+1:位元線

WL⁽ⁱ⁾ _m、WL⁽ⁱ⁾ _m+1、WL⁽ⁱ⁺¹⁾ _m、WL⁽ⁱ⁺¹⁾ _m+1:字元線

C1:接觸窗

D1:距離

L1、L2:長度

SC:階梯結構

SLT:分隔牆

SR:階梯區

W1、W2:寬度

X、Y、Z:方向

I-I’、II-II’、III-III’、IV-IV’、V-V’:切線

S1:第一弦長度

S2:第二弦長度

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。

圖1B示出根據一些實施例的3D AND快閃記憶體陣列的上視圖。

圖1C示出圖1B中簡化的部分的記憶陣列的局部三維視圖。

圖1D與圖1E示出圖1C的切線I-I’的剖面圖。

圖1F示出圖1C、圖1D與圖1E的切線II-II’的上視圖。

圖1G為沿著圖1F中切線V-V’的源極柱/第一導體柱、絕緣柱、汲極柱/第二導體柱以及電荷儲存結構與閘極層/字元線以及隔離牆投影至左側的一個沿著YZ的假想面的剖面示意圖。

圖2A至圖2I是依照本發明的實施例的一種三維AND快閃記憶體元件的剖面示意圖。圖2D、圖2E、圖2G、圖2H與圖2I為 圖3A至圖3E切線IV-IV’的剖面圖。

圖3A至圖3E示出圖2D、圖2E、圖2G、圖2H與圖2I的切線III-III’的上視圖。

圖4A至圖4D為依照本發明的實施例的各種記憶單元的上視圖。

圖5A至圖5C為依照本發明的實施例的各種記憶陣列的上視圖。

圖6為依照本發明的實施例的一種三維AND快閃記憶體元件的剖面圖。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出根據一些實施例的3D AND快閃記憶體陣列的上視圖。圖1C示出圖1B中簡化的部分的記憶陣列的局部三維視圖。圖1D與圖1E示出圖1C的切線I-I’的剖面圖。圖1F示出圖1C、圖1D與圖1E的切線II-II’的上視圖。圖1G為沿著圖1F中切線V-V’的源極柱/第一導體柱、絕緣柱、汲極柱/第二導體柱以及電荷儲存結構與閘極層/字元線以及隔離牆投影至左側的一個沿著YZ的假想面的剖面示意圖。

圖1A為包括配置成列及行的垂直AND記憶陣列10的2個區塊BLOCK⁽ⁱ⁾與BLOCK⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK⁽ⁱ⁾中包括記憶陣列A⁽ⁱ⁾。記憶陣列A⁽ⁱ⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁾ _m+1)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字 元線(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁾ _n與SP⁽ⁱ⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁾ _n與DP⁽ⁱ⁾ _n+1)，從而使得AND記憶單元20沿共同字元線(例如WL⁽ⁱ⁾ _m+1)邏輯地配置成一列。

記憶陣列A⁽ⁱ⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁾ _m+1與WL⁽ⁱ⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。因此，記憶陣列A⁽ⁱ⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK⁽ⁱ⁾中，記憶陣列A⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n+1)與共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)。

共同的源極柱(例如SP⁽ⁱ⁾ _n)耦接至共同的源極線(例如SL_n)；共同的汲極柱(例如DP⁽ⁱ⁾ _n)耦接至共同的位元線(例如BL_n)。共同的源極柱(例如SP⁽ⁱ⁾ _n+1)耦接至共同的源極線(例如SL_n+1)；共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)耦接至共同的位元線(例如BL_n+1)。

相似地，區塊BLOCK⁽ⁱ⁺¹⁾包括記憶陣列A⁽ⁱ⁺¹⁾，其與在區 塊BLOCK⁽ⁱ⁾中的記憶陣列A⁽ⁱ⁾相似。記憶陣列A⁽ⁱ⁺¹⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁺¹⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n與SP⁽ⁱ⁺¹⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁺¹⁾ _n與DP⁽ⁱ⁺¹⁾ _n+1)。記憶陣列A⁽ⁱ⁺¹⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁺¹⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1與WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，記憶陣列A⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)邏輯地配置成一行。

區塊BLOCK⁽ⁱ⁺¹⁾與區塊BLOCK⁽ⁱ⁾共用源極線(例如是SL_n與SL_n+1)與位元線(例如BL_n與BL_n+1)。因此，源極線SL_n與位元線BL_n耦接至區塊BLOCK⁽ⁱ⁾的AND記憶陣列A⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶陣列A⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL_n+1與位元線BL_n+1耦接至區塊BLOCK⁽ⁱ⁾的AND記憶陣列A⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶陣列A⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

請參照圖1B至圖1D，記憶陣列10可包括多個區塊，例如是區塊B1與區塊B2。分隔牆SLT將相鄰的兩個區塊B1與B2的閘極堆疊結構52分隔開。分隔牆SLT為絕緣材料。絕緣材料可 包括有機絕緣材料、無機絕緣材料或其組合。各區塊B1與B2可包括設置在介電基底50上的閘極堆疊結構52、多個通道柱16、多個第一導體柱(又可稱為源極柱)32a與多個第二導體柱(又可稱為汲極柱)32b和多個電荷儲存結構40。

請參照圖1D，記憶陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件(例如電晶體)上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。介電基底50可包括陣列區AR與階梯區SR(如圖1B所示)。

請參照圖1B與圖1C，閘極堆疊結構52形成在陣列區AR與階梯區SR的介電基底50上。閘極堆疊結構52包括在介電基底50的表面上垂直堆疊的多個閘極層(又稱為字元線)38與多層的絕緣層54(如圖1D與圖1E所示)。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50(示於圖1D)的表面平行的方向上延伸。如圖1B所示，在階梯區SR的閘極層38可具有階梯結構SC。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。如圖1B所示，用於連接閘極層38的接觸窗C1可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1E，記憶陣列10還包括多個通道柱16。通道柱16連續延伸穿過陣列區AR的閘極堆疊結構52。在一些實施例中，通道柱16於上視角度來看可具有環形的形狀(如圖 1B所示)。通道柱16的材料可以是半導體，例如是未摻雜的多晶矽。

請參照圖1C至圖1E，記憶陣列10還包括絕緣填充層24、絕緣柱28、多個第一導體柱32a與多個第二導體柱)32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28設置在通道柱16內各自在垂直於閘極層38的方向(即Z方向)上延伸。第一導體柱32a與第二導體柱32b藉由絕緣填充層24與絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接該通道柱16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽。

請參照圖1D與圖1E，至少一部份的電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層(或稱為能隙工程穿隧氧化層)14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的的材料。在一些實施例中，如圖1D所示，電荷儲存結構40的一部分(穿隧層14與電荷儲存層12)在垂直於閘極層38的方向(即Z方向)上連續延伸，而電荷儲存結構40的另一部分(阻擋層36)環繞於閘極層38的周圍。在另一些實施例中，如圖1E所示，電荷儲存結構40(穿隧層14、電荷儲存層12與阻擋層36)環繞於閘極層38的周圍。

請參照圖1F，電荷儲存結構40、通道柱16以及源極柱 32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入(source side injection)、通道熱電子(channel-hot-electron)注入或帶對帶穿隧熱載子(band-to-band tunneling hot carrier)注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞(SLC，1位元)或多位晶胞(MLC，大於或等於等於2位元)的操作。

在進行操作時，將電壓施加至所選擇的字元線(閘極層)38，例如施加高於對應記憶單元20的相應起始電壓(V_th)時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL_n或BL_n+1(示於圖1C)進入汲極柱32b，並經由導通的通道區流至源極柱32a(例如，在由箭頭60所指示的方向上)，最後流到源極線SL_n或SL_n+1(示於圖1C)。

然而，若是閘極層38環繞覆蓋在汲極柱32b周圍，很容易造成汲極引發閘極漏電流。本發明實施例在閘極層38之中埋入隔離牆56，可以使得閘極層38不會覆蓋在汲極柱32b周圍，因此可以減少或避免汲極引發閘極漏電流。

請參照圖1B，閘極層38是將堆疊在絕緣層54之間的犧牲層(相似於示於圖2G的犧牲層106)經由閘極取代製程而形成。在本發明中，部分的多個犧牲層被留下來而形成多個隔離牆56(相似於示於圖2G的多個隔離牆156)。每一隔離牆56在X方向上延伸，將每一區塊B之中的多個通道柱16分隔為第一列通道柱16R1與第二列通道柱16R2。隔離牆56與分隔牆SLT均在X方向上延伸。分隔牆SLT為連續延伸。隔離牆56可以是連續延伸或不連續延伸。分隔牆SLT在X方向上的長度L1大於或等於隔離牆56在X方向上的長度L2。。再者，隔離牆56與分隔牆SLT具有不同的形狀。從上視圖觀之，分隔牆SLT大致呈長矩形，而隔離牆56具有彎曲的形狀，如圖1B所示。

圖1G為沿著圖1F中切線V-V’的源極柱/第一導體柱32a、絕緣柱28、汲極柱/第二導體柱32b以及電荷儲存結構40與閘極層/字元線38以及隔離牆56投影至左側的一個沿著YZ的假想面1000的剖面示意圖。請參照圖1F與圖1G，隔離牆56被埋在多個閘極層38之中，包覆且接觸多個汲極柱32b外側壁的多個電荷儲存結構40，如圖1F所示。隔離牆56可以經由蝕刻製程來控制其與電荷儲存結構40接觸範圍。

在本實施例中(如圖1G所示)，隔離牆56的側壁56W與電荷儲存結構40的部分的側壁40W1接觸。如圖1F所示，電荷儲存結構40的一部分與隔離牆56接觸，且覆蓋在與汲極柱32b接觸的部分的通道柱16周圍。所述部分的通道柱16與汲極柱32b接觸。如圖1G所示，閘極層38的末端38E並未延伸至電荷儲存結構40的部分的側壁40W1且未覆蓋汲極柱32b。閘極層38的側 壁38W並未接觸延伸至電荷儲存結構40的部分的側壁40W1。閘極層38與汲極柱32沒有重疊部分。因此，在閘極層38與汲極柱32b之間的電場會降低，可以避免通道柱16與汲極柱32b之間的漏電流。

在一實施例中，如圖1F所示，每一電荷儲存結構40與每一通道柱16分別具有第一弦長度S1與第二弦長度S2，其中第一弦長度S1為每一電荷儲存結構40與相鄰的隔離牆56接觸的弧面的弦長度，第二弦長度S2為每一通道柱16與相鄰的汲極柱32b接觸的弧面的弦長度。在本實施例中，第一弦長度S1大於或等於第二弦長度S2。第一弦長度S1大於或等於第二弦長度S2，使得閘極層38與汲極柱32b不重疊(如圖1G所示)，以避免汲極引發閘極漏電流。

隔離牆56與分隔牆SLT經由不同的方法形成，以下參照圖2A至圖2I以及圖3A至圖3E詳細說明之。圖2A至圖2I是依照本發明的實施例的一種三維AND快閃記憶體元件的剖面示意圖。圖2D、圖2E、圖2G、圖2H與圖2I為圖3A至圖3E切線IV-IV’的剖面圖。圖3A至圖3E示出圖2D、圖2E、圖2G、圖2H與圖2I的切線III-III’的上視圖。

請參照圖2A，提供介電基底100。介電基底100例如是具有形成於矽基板上的金屬內連線結構的介電層，例如氧化矽層。介電基底100包括陣列區AR與階梯區SR。於陣列區AR與階梯區SR的介電基底100上形成堆疊結構102’。堆疊結構102’又可稱為絕緣堆疊結構102’。在本實施例中，堆疊結構102’由依 序交錯堆疊於介電基底100上的絕緣層104與犧牲層106所構成。在其他實施例中，犧牲層106與絕緣層104以相反順序交錯堆疊於介電基底100上。此外，在本實施例中，堆疊結構102’的最上層為絕緣層104。絕緣層104例如為氧化矽層。犧牲層106例如為氮化矽層。在本實施例中，堆疊結構102’具有3對絕緣層104與犧牲層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多對的絕緣層104與犧牲層106。

將堆疊結構102’圖案化，以在階梯區SR形成階梯結構SC(如圖3A所示)。

接著，請參照圖2A與圖3A，於陣列區AR的堆疊結構102’中形成多個開孔108，然而，在圖2A中僅示出單一個開孔108。在本實施例中，開孔108的底面暴露出介電基底100，但本發明不限於此。在其他實施例中，在堆疊結構102’的最下層為絕緣層104的情況下，開孔108的底部可位於最下層的絕緣層104中，亦即開孔108的底面裸露出最下層的絕緣層104，而未暴露出介電基底100。或者，在其他實施例中，開孔108的底部還延伸至介電基底100中。在本實施例中，以上視角度來看，開孔108具有圓形的形狀，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的形狀，例如多邊形(未示出)。之後，進行熱氧化製程，以使得開孔108所裸露的犧牲層106的側壁的表面被氧化而形成保護層(例如氧化物層)110。

請參照圖2B，在堆疊結構102’上以及開孔108之中形成 儲存材料層112’、穿隧材料層114’以及通道材料層116’。儲存材料層112’例如是氮化矽層。穿隧材料層114’例如是氧化矽層。通道材料層116’的材料可為半導體材料，例如未摻雜多晶矽。

請參照圖2C，進行回蝕製程，以局部移除儲存材料層112’、穿隧材料層114’與通道材料層116’，形成電荷儲存層112、穿隧層114與通道柱116。電荷儲存層112、穿隧層114與通道柱116至少覆蓋在開孔108的部分側壁上，裸露出開孔108的底部。電荷儲存層112、穿隧層114與通道柱116可延伸穿過堆疊結構102’。通道柱116的上視圖例如為環形，且在其延伸方向上(例如垂直介電基底100的方向上)可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀(例如多邊形)的形狀。

在本實施例中，電荷儲存層112與穿隧層114形成在開孔108之內。在另一實施例中，電荷儲存層112與穿隧層114在閘極取代製程期間才形成在水平開口134之中，如圖6所示，其後再詳述之。

請參照圖2B與圖2C，在堆疊結構102’上方以及開孔108中形成絕緣填充層124。在堆疊結構102’上的絕緣填充層124位於堆疊結構102’上方，又可稱為絕緣蓋層。絕緣填充層124的材料例如是氧化矽。在絕緣填充層124填充開孔108時，在尚未完 全填滿開孔108的中心而留下孔洞之際，填入不同於絕緣填充層124的絕緣材料，例如是氮化矽，將開孔108完全封口。在經由乾蝕刻或濕蝕刻製程將絕緣材料回蝕至絕緣填充層124的表面裸露出來，留在開孔108正中心的絕緣材料形成絕緣柱128。

請參照圖2D，進行圖案化製程，以在絕緣填充層124中形成孔130a與130b。孔130a與130b從絕緣填充層124的頂面延伸至介電基底100。圖案化製程所定義的孔的圖案的形狀可以與絕緣柱128的形狀相切。圖案化製程所定義的孔的圖案的形狀也可超出絕緣柱128的形狀。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。

請參照圖3A，在一些實施例中，還在階梯區SR中形成虛設柱118。虛設柱118可以在後續閘極取代製程中做為支撐柱。虛設柱118可以在形成電荷儲存層112、穿隧層114、通道柱116、絕緣填充層124以及絕緣柱128時同時形成。虛設柱118也可以另外形成。虛設柱118的數量可以依據需要而定。在一些實施例中，在階梯區SR的虛設柱118彼此相錯，且階梯區SR的虛設柱118之間的距離D1大於或等於通道柱116之間的距離D2，且其密度低於在陣列區AR的通道柱116的密度。

參照圖2D與圖3A，在孔130a與130b中形成第一導體柱132a與第二導體柱132b。第一導體柱132a與第二導體柱132b可分別做為源極柱與汲極柱，且分別與通道柱116電性連接。第 一導體柱132a與第二導體柱132b可以是在絕緣填充層124上以及孔130a與130b中形成導體層，然後再經由回蝕刻而形成。第一導體柱132a與第二導體柱132b例如是摻雜的多晶矽。在本實施例中，相鄰兩列的第二導體柱(汲極柱)132b彼此相鄰，相鄰兩列的第一導體柱(源極柱)132a彼此遠離。第二導體柱(汲極柱)132b設置在最遠離後續形成的分隔溝槽133之處(如圖3E所示)可以有助於留下來的犧牲層106a(即隔離牆156)包覆在第二導體柱132b的周圍。

第一導體柱132a與第二導體柱132b的徑向尺寸可以相同(如圖4A與圖4C所示)或是相異(如圖4B與圖4D所示)。在一些實施例中，做為源極柱的第一導體柱132a的徑向尺寸可以大於或等於做為汲極柱的第二導體柱132b的徑向尺寸(如圖4B與圖4D所示)。第一導體柱132a與第二導體柱132b可以以通道柱116的中心線做為對稱軸對稱設置，且沿著Y方向配置(如圖4A與圖4B所示)。第一導體柱132a與第二導體柱132b可以以通道柱116的中心線做為對稱軸不對稱配置，即第一導體柱132a偏移第二導體柱132b(如圖4C與圖4D所示)。

第一導體柱132a與第二導體柱132b的中心的連線可以與Y方向平行(如圖4A與圖4B所示)，即與後續形成的分隔牆SLT垂直(如圖3E所示)，或與Y方向夾銳角(如圖4C與圖4D所示)。此外，相鄰兩列的通道柱116可以彼此相錯(如圖3A至圖3E以及圖5A所示)，或是彼此對齊(如圖5B與圖5C所示)。第一導體柱132a與第二導體柱132b徑向尺寸的不同、不對稱的設置以及相鄰兩列的通道柱116彼此相錯均有助於後續的繞線。

之後，參照圖2E至圖2G以及圖3B至圖3D，進行取代製程，以將多層犧牲層106取代為多層閘極層138。首先，參照圖2E與圖3B，對堆疊結構102進行圖案化製程，以在其中形成多個分隔溝槽133。分隔溝槽133延X方向延伸，使堆疊結構102分割成多個區塊B。

接著，請參照圖2F，進行蝕刻製程，例如濕式蝕刻製程，以將部分的多層犧牲層106移除。由於蝕刻製程所採用的蝕刻液(例如是熱磷酸)注入於分隔溝槽133之中，再將所接觸的部分的多層犧牲層106移除。因此，在較接近分隔溝槽133之處的多層犧牲層106會先被移除，而較遠離分隔溝槽133之處的多層犧牲層106會較慢被移除。在進行蝕刻的過程中，當通道柱116與分隔溝槽133之間的多層犧牲層106被移除時，由於保護層110與犧牲層106的材料不同，因此，保護層110可以做為蝕刻停止層，以保護通道柱116周圍的電荷儲存層112。

請參照圖2G與圖3C，繼續進行蝕刻製程，藉由時間模式的控制，將大部分的多層犧牲層106移除，以形成多個水平開口134。在階梯區SR的虛設柱118的密度較低，因此，蝕刻速率較大，多層犧牲層106被蝕刻殆盡。在陣列區AR的通道柱116的密度較高，蝕刻液的流動速率較低，蝕刻速率較低，距離分隔溝槽133最遠的多層犧牲層106a被留下來，而形成隔離牆156。留下來的隔離牆156包覆住設置在較遠離分隔溝槽133的導體柱132b外圍。隔離牆156將每一區塊B中的多個通道柱116分為兩 列通道柱116R1與116R2，如圖3C所示。這兩列通道柱116R1與116R2中的多個第二導體柱(汲極柱)136b鄰近隔離牆156，這兩列通道柱116R1與116R2中的多個第一導體柱(源極柱)136a遠離隔離牆156。

所留下來的隔離牆156的大小，除了可以藉由蝕刻的時間控制之外，也可以藉由階梯區SR的虛設柱118的尺寸與密度與陣列區AR的通道柱116的尺寸與密度的調整來加以控制階梯區SR與陣列區AR的犧牲層106的蝕刻速率。

請參照圖2H與圖3D，將多個水平開口134所裸露的保護層110移除。在多層犧牲層106a與電荷儲存層112之間，鄰近第二導體柱(汲極柱)136b的部分保護層110被留下來。之後，於多個分隔溝槽133與多個水平開口134中形成閘極材料層。之後，進行回蝕刻製程，移除多個分隔溝槽133中的閘極材料層，以在多個水平開口134中形成多層閘極層138。此外，在其他實施例中，在形成多層閘極層138之前，還於分隔溝槽133與水平開口134中依序形成阻擋材料層以及阻障材料層。阻擋材料層的材料例如為介電常數大於或等於7的高介電常數的材料，例如氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障材料層的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。阻擋材料層以及阻障材料層經回蝕刻製程後，在多個水平開口134中形成多層阻擋層136以及多層阻障層137。阻障層137位於阻擋層136與閘 極層138之間。多層阻擋層136、穿隧層114與電荷儲存層112合稱為電荷儲存結構140。至此，形成閘極堆疊結構150。閘極堆疊結構150，設置於介電基底100上，且包括多層閘極層138與多層絕緣層104彼此交互堆疊。

在另一實施例中，電荷儲存層112與穿隧層114並未形成在開孔108之內，而在閘極取代製程期間才形成。穿隧層114與電荷儲存層112是在形成閘極層138之前先形成在水平開口134之中。在形成電荷儲存層112之後，再形成阻擋層136、阻障層137以及閘極層138，如圖6所示。

請參照圖2I與圖3E，在分隔溝槽133中形成分隔牆SLT。分隔牆SLT的形成方法包括在閘極堆疊結構150上以及分隔溝槽133中填入絕緣材料，然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構150上多餘的絕緣材料。絕緣材料例如氧化矽是或是氮化矽。

請參照圖3E，之後，在階梯區SR中形成接觸窗C1。接觸窗C1著陸於階梯區SR的閘極層138的末端，並與其電性連接。

本發明實施例在閘極層之中埋入隔離牆，可以使得閘極層不會覆蓋在汲極柱周圍，使得閘極層不會與汲極柱重疊，因此可以在不選擇狀態(de-selected mode)下，大幅降低或避免閘極與汲極高逆偏壓所導致的汲極引發閘極漏電流。在進行閘極取代製程時，經由時間模式控制，使得部分的犧牲層可以留下來做為隔離牆，因此，並不需要額外增加製程步驟。

12:電荷儲存層

14:穿隧層

16:通道柱

20:記憶單元

24:絕緣填充層

28:絕緣柱

32a:源極柱/第一導體柱

32b:汲極柱/第二導體柱

36:阻擋層

38:閘極層/字元線

40:電荷儲存結構

60:箭頭

X、Y、Z:方向

V-V’:切線

S1:第一弦長度

S2:第二弦長度

Claims (10)

1. 一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個通道柱，延伸穿過所述閘極堆疊結構；多個第一導體柱與多個第二導體柱，位於所述多個通道柱內，且與所述多個通道柱電性連接；多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間；以及多個隔離牆，埋在所述多個閘極層中，所述多個隔離牆包覆所述多個第二導體柱外側壁的所述多個電荷儲存結構。
2. 如請求項1所述的三維AND快閃記憶體元件，其中在每一電荷儲存結構與每一通道柱具有第一弦長度與第二弦長度，其中所述第一弦長度為每一電荷儲存結構與相鄰的隔離牆接觸的弧面的弦長度，所述第二弦長度為每一通道柱與相鄰的第二導體柱接觸的弧面的弦長度，且第一弦長度大於或等於第二弦長度。
3. 如請求項1所述的三維AND快閃記憶體元件，其中所述多個隔離牆具有彎曲的形狀，在第一方向上延伸，將所述多個通道柱分隔為第一列通道柱與第二列通道柱。
4. 如請求項1所述的三維AND快閃記憶體元件，更包括分隔牆，延伸穿過所述閘極堆疊結構，其中所述分隔牆在所述第一方向延伸且所述分隔牆的長度大於所述隔離牆的長度。
5. 如請求項4所述的三維AND快閃記憶體元件，其中所述分隔牆的寬度大於所述隔離牆的寬度。
6. 一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個通道柱，穿過所述閘極堆疊結構；多個源極柱與多個汲極柱，位於所述多個通道柱內，且與所述多個通道柱接觸；多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間，其中所述多個閘極層的側壁未與所述多個電荷儲存結構的第一部分的側壁接觸，所述多個電荷儲存結構的所述第一部分的所述側壁覆蓋在與所述多個汲極柱接觸的所述多個通道柱周圍，所述多個閘極層與所述多個電荷儲存結構的第二部分接觸；以及多個隔離牆，埋在所述多個閘極層中且與所述多個電荷儲存結構的所述第一部分的所述側壁接觸。
7. 如請求項6所述的三維AND快閃記憶體元件，其中每一源極柱的徑向尺寸大於或等於每一汲極柱的徑向尺寸。
8. 如請求項6所述的三維AND快閃記憶體元件，其中所述多個源極柱偏移所述多個汲極柱的中心配置。
9. 一種三維AND快閃記憶體元件的製造方法，包括：形成堆疊結構於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個犧牲層與多個絕緣層； 形成多個通道柱延伸穿過所述堆疊結構；形成多個第一導體柱與多個第二導體柱，位於所述多個通道柱內，且與所述多個通道柱電性連接；局部地移除所述多個犧牲層，以形成多個水平開口，其中未被移除的部分所述多個犧牲層形成多個隔離牆；所述多個隔離牆具有彎曲的形狀；在所述多個水平開口中形成多個閘極層；以及形成多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間，所述多個隔離牆包覆所述多個第二導體柱外側壁的所述多個電荷儲存結構。
10. 如請求項9所述的三維AND快閃記憶體元件的製造方法，其中所述多個隔離牆在第一方向上延伸，且將所述多個通道柱分隔為第一列通道柱與第二列通道柱。

Images