TWI830427B - 記憶體元件及其製造方法 - Google Patents
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Abstract
一種記憶體元件，包括第一堆疊結構，位於介電基底上方，包括相互交替的多個第一導體層與多個第一絕緣層。第一通道柱穿過所述第一堆疊結構。第二堆疊結構位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層。第二通道柱穿過所述第二堆疊結構，且與所述第一通道柱分離。第一導體柱與第二導體柱，延伸穿過所述第一通道柱以及所述第二通道柱，且分別與所述第一通道柱以及所述第二通道柱電性連接。電荷儲存結構，位於所述第一通道柱與所述第一導體層之間以及所述第二通道柱與所述第二導體層之間。此記憶體元件可以應用於3D AND快閃記憶體。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。
非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。
本發明提出一種具有多層閘極層的記憶體元件。
本發明提出一種記憶體元件的製造方法可以與現有製程整合而可以在進行蝕刻製程時減少孔的高寬比，以降低蝕刻製程的困難度。
本發明的實施例提出一種記憶體元件，包括第一堆疊結構、第一通道柱、第二堆疊結構、第二通道柱、第一導體柱與第二導體柱以及多個電荷儲存結構。第一堆疊結構，位於介電基底上方，包括相互交替的多個第一導體層與多個第一絕緣層。第一通道柱，穿過所述第一堆疊結構。第二堆疊結構，位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層。第二通道柱，穿過所述第二堆疊結構，且與所述第一通道柱分離。第一導體柱與第二導體柱分別與所述第一通道柱以及所述第二通道柱電性連接。所述多個電荷儲存結構，位於所述第一通道柱與所述第一導體層之間以及所述第二通道柱與所述第二導體層之間。
本發明的實施例提出一種記憶體元件，包括第一堆疊結構、第二堆疊結構、通道柱、第一導體柱與第二導體柱以及電荷儲存結構。第一堆疊結構包括相互交替的多個第一導體層與多個第一絕緣層。第二堆疊結構位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層。通道柱，包括：第一部分與第二部分。第一部分延伸穿過所述第一堆疊結構。第二部分連接第一部分，延伸穿過所述第二堆疊結構。第一導體柱與第二導體柱與通道柱電性連接。電荷儲存結構，位於所述通道柱與所述第一導體層之間以及所述通道柱與所述第二導體層之間。
本發明的實施例提出一種記憶體元件的製造方法，包括以下步驟。在介電基底上形成第一堆疊結構，所述第一堆疊結構包括相互交替的多個第一中間層與多個第一絕緣層。所述第一堆疊結構中形成第一開口。在所述第一開口的側壁形成第一通道柱。在所述第一通道柱中形成第一犧牲柱與第二犧牲柱。在所述第一堆疊結構上形成第二堆疊結構，所述第二堆疊結構包括相互交替的多個第二中間層與多個第二絕緣層。所述第二堆疊結構中形成第二開口。在第二開口中形成第二通道柱。在所述第二通道柱中形成絕緣填充層。在所述絕緣填充層中形成第一孔與第二孔，其中所述第一孔與所述第二孔分別裸露出所述第一犧牲柱與所述第二犧牲柱。移除所述第一犧牲柱與所述第二犧牲柱，以形成延伸穿過所述第二堆疊結構與所述第一堆疊結構的第一延伸孔與第二延伸孔。在所述第一延伸孔與所述第二延伸孔中形成第一導體柱與第二導體柱。將所述多個第一中間層與所述多個第二中間層取代為多個導體層。在所述第一通道柱與所述多個導體層之間，以及所述第二通道柱與所述多個導體層之間形成多個電荷儲存結構。
基於上述，本發明實施例的記憶體元件具有多層閘極層。本發明實施例之記憶體元件的製造方法可以與現有製程整合而可以在進行蝕刻製程時減少孔的高寬比，以降低蝕刻製程的困難度。
圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。
圖1A為包括配置成列及行的垂直AND記憶陣列10的2個區塊BLOCK
(i)與BLOCK
(i+1)的示意圖。區塊BLOCK
(i)中包括記憶陣列A
(i)。記憶陣列A
(i)的一列（例如是第m+1列）是具有共同字元線（例如WL
(i) m+1）的AND記憶單元20集合。記憶陣列A
(i)的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL
(i) m+1），且耦接至不同的源極柱（例如SP
(i) n與SP
(i) n+1）與汲極柱（例如DP
(i) n與DP
(i) n+1），從而使得AND記憶單元20沿共同字元線（例如WL
(i) m+1）邏輯地配置成一列。
記憶陣列A
( i )的一行（例如是第n行）是具有共同源極柱（例如SP
( i ) n）與共同汲極柱（例如DP
( i ) n）的AND記憶單元20集合。記憶陣列A
(i)的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL
( i ) m+1與WL
( i ) m），且耦接至共同的源極柱（例如SP
( i ) n）與共同的汲極柱（例如DP
( i ) n）。因此，記憶陣列A
(i)的AND記憶單元20沿共同源極柱（例如SP
( i ) n）與共同汲極柱（例如DP
( i ) n）邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。
在圖1A中，在區塊BLOCK
(i)中，記憶陣列A
(i)的第n行的AND記憶單元20共用共同的源極柱（例如SP
( i ) n）與共同的汲極柱（例如DP
( i ) n）。第n+1行的AND記憶單元20共用共同的源極柱（例如SP
(i) n+1）與共同的汲極柱（例如DP
( i ) n+1）。
共同的源極柱（例如SP
( i ) n）耦接至共同的源極線（例如SL
n）；共同的汲極柱（例如DP
( i ) n）耦接至共同的位元線（例如BL
n）。共同的源極柱（例如SP
( i ) n+1）耦接至共同的源極線（例如SL
n+1）；共同的汲極柱（例如DP
( i ) n+1）耦接至共同的位元線（例如BL
n+1）。
相似地，區塊BLOCK
(i+1)包括記憶陣列A
(i+1)，其與在區塊BLOCK
(i)中的記憶陣列A
(i)相似。記憶陣列A
(i+1)的一列（例如是第m+1列）是具有共同字元線（例如WL
(i+1) m+1）的AND記憶單元20集合。記憶陣列A
(i+1)的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL
(i+1) m+1），且耦接至不同的源極柱（例如SP
(i+1) n與SP
(i+1) n+1）與汲極柱（例如DP
(i+1) n與DP
(i+1) n+1）。記憶陣列A
( i+1 )的一行（例如是第n行）是具有共同源極柱（例如SP
( i+1 ) n）與共同汲極柱（例如DP
( i+1 ) n）的AND記憶單元20集合。記憶陣列A
(i+1)的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL
( i+1 ) m+1與WL
( i+1 ) m），且耦接至共同的源極柱（例如SP
( i+1 ) n）與共同的汲極柱（例如DP
( i+1 ) n）。因此，記憶陣列A
(i+1)的AND記憶單元20沿共同源極柱（例如SP
( i+1 ) n）與共同汲極柱（例如DP
( i+1 ) n）邏輯地配置成一行。
區塊BLOCK
(i+1)與區塊BLOCK
(i)共用源極線（例如是SL
n與SL
n+1）與位元線（例如BL
n與BL
n+1）。因此，源極線SL
n與位元線BL
n耦接至區塊BLOCK
(i)的AND記憶陣列A
(i)中的第n行AND記憶單元20，且耦接至區塊BLOCK
(i+1)中的AND記憶陣列A
(i+1)中的第n行AND記憶單元20。同樣，源極線SL
n+1與位元線BL
n+1耦接至區塊BLOCK
(i)的AND記憶陣列A
(i)中的第n+1行AND記憶單元20，且耦接至區塊BLOCK
(i+1)中的AND記憶陣列A
(i+1)中的第n+1行AND記憶單元20。
請參照圖1B至圖1D，記憶陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件（例如電晶體）上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。記憶陣列10可包括閘極堆疊結構52、多個通道柱16、多個第一導體柱（又可稱為源極柱）32a與多個第二導體柱（又可稱為汲極柱）32b和多個電荷儲存結構40。
請參照圖1B，閘極堆疊結構52形成在陣列區與階梯區（未示出）並延伸至部分的周邊區的介電基底50上。閘極堆疊結構52包括在介電基底50的表面50s上垂直堆疊的多個閘極層（又稱為字元線）38與多個絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構（未示出）。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗（未示出）可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。
請參照圖1B至圖1D，記憶陣列10還包括多個通道柱16。通道柱16連續延伸穿過閘極堆疊結構52。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。通道柱16的材料可以是半導體，例如是未摻雜的多晶矽。
請參照圖1B至圖1D，記憶陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面（即XY平面）的方向（即Z方向）上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接通道柱16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽或是氧化矽。
請參照圖1C與圖1D，電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層（或稱為能隙工程穿隧氧化層）14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分（穿隧層14與電荷儲存層12）在垂直於閘極層38的方向（即Z方向）上連續延伸，而電荷儲存結構40的另一部分（阻擋層36）環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40（穿隧層14、電荷儲存層12與阻擋層36）環繞於閘極層38的周圍。
請參照圖1E，電荷儲存結構40、通道柱16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於或等於2位元）的操作。
在進行操作時，將電壓施加至所選擇的字元線（閘極層）38，例如施加高於對應記憶單元20的相應起始電壓（V
th）時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL
n或BL
n+1（示於圖1B）進入汲極柱32b，並經由導通的通道區流至源極柱32a（例如，在由箭頭60所指示的方向上），最後流到源極線SL
n或SL
n+1（示於圖1B）。
參照圖1C至圖1D，在本發明的一些實施例中，通道柱16、源極柱32a與汲極柱32b還延伸穿過位於閘極堆疊結構52與介電基底50之間的半導體層53。半導體層53又可以稱為虛設閘極，其可以用來關閉漏電路徑。
隨著閘極層38的層數不斷地增加，延伸穿過閘極層38的源極柱32a與汲極柱32b的孔的高寬比愈來愈大，導致蝕刻的難度愈來愈高。本發明將閘極堆疊結構52分多個部分來形成，以降低在每一部分之中形成的孔的高寬比，進而降低蝕刻製程的困難度。
圖2A至圖2O是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。
參照圖2A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。於介電基底100上形成堆疊結構SK1。堆疊結構SK1又可稱為絕緣堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的絕緣層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與絕緣層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為絕緣層104。絕緣層104例如為氧化矽層。中間層106例如為氮化矽層。中間層106可作為犧牲層，在後續的製程中被局部移除之。在本實施例中，堆疊結構SK1具有5層絕緣層104與4層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。
在一些實施例中，在形成堆疊結構SK1之前，在介電基底100中先形成停止層102，並在介電基底100上先形成絕緣層101與半導體層103。絕緣層101例如是氧化矽。停止層102例如是導體圖案，例如是多晶矽圖案。半導體層103例如是接地的多晶矽層。半導體層103又可以稱為虛設閘極，其可以用來關閉漏電路徑。在一些實施例中，可以先將堆疊結構SK1圖案化，以在介電基底100的階梯區形成階梯結構（未示出）。
接著，參照圖2A，於堆疊結構SK1的陣列區中形成多個開口OP1。在本實施例中，開口OP1延伸穿過半導體層103，且其底面未暴露出停止層102，但本發明不限於此。在本實施例中，以上視角度來看，開口OP1具有圓形的輪廓（未示出），但本發明不限於此。在其他實施例中，開口OP1可具有其他形狀的輪廓，例如多邊形（未示出）。
參照圖2B，在開口OP1的側壁形成保護層110與通道柱116。保護層110例如是氧化矽層。通道柱116的材料可為半導體，例如未摻雜多晶矽。保護層110的形成方法例如是熱氧化法或是化學氣相沉積法。通道柱116的形成方法例如是在堆疊結構SK1上以及開口OP1之中形成通道材料以及間隙壁材料。接著，進行回蝕製程，以局部移除通道材料以及間隙壁材料，以形成通道柱116與間隙壁（未示出）。保護層110與通道柱116覆蓋在開口OP1的側壁上，裸露出開口OP1的底部。保護層110與通道柱116可延伸穿過堆疊結構SK1並延伸至絕緣層101中，但不限於此。通道柱116的上視圖例如為環形，且在其延伸方向上（例如垂直介電基底100的方向上）可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀（例如多邊形）的輪廓。間隙壁在後續的製程中將被移除。
參照圖2C，在堆疊結構SK1上以及開口OP1之中填入絕緣填充材料。絕緣填充材料例如是低溫氧化矽。填入開口OP1中的絕緣填充材料形成絕緣填充層124且在絕緣填充層124中央會留下一圓形孔隙。然後，進行非等向性蝕刻製程，以使圓形孔隙擴大而形成孔109。在本實施例中，孔109延伸穿過半導體層103，且其底面介於半導體層103的頂面與底面之間，但本發明不限於此。
參照圖2C，在絕緣填充層124上以及孔109之中形成絕緣材料。然後，進行非等向性蝕刻製程，移除部分的絕緣材料，以在孔109之中形成絕緣柱128。絕緣柱128的材料與絕緣填充層124的材料不同。絕緣柱128的材料例如是氮化矽。之後，在堆疊結構SK1上形成頂蓋絕緣層115。頂蓋絕緣層115的材料例如是氧化矽。頂蓋絕緣層115可以經由平坦化製程，例如化學機械研磨製程來平坦化。
參照圖2D，進行圖案化製程，例如是微影與蝕刻製程，以在頂蓋絕緣層115以及絕緣填充層124之中形成孔130a與130b。在進行蝕刻的過程中，可以停止層102做為蝕刻停止層。因此，所形成的孔130a與130b從堆疊結構SK1延伸至裸露出停止層102為止。圖案化製程所定義的孔的圖案的輪廓可以與絕緣柱128的輪廓相切（未示出）。圖案化製程所定義的孔的圖案的輪廓也可超出絕緣柱128的輪廓（未示出）。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。
參照圖2E，在孔130a與130b之中形成犧牲柱131a與131b。犧牲柱131a與131b的材料不同於絕緣層104，也不同於中間層106。犧牲柱131a與131b例如是含碳的有機材料。含碳的有機材料可以是聚合物，例如是光阻。光阻可以是正光阻或負光阻。犧牲柱131a與131b的形成法例如是化學氣相沉積法。犧牲柱131a與131b的材料不限於此，其他的材料也是可以使用的。
參照圖2F，在堆疊結構SK1上形成絕緣層201、半導體層203與堆疊結構SK2。半導體層203例如是接地的多晶矽層。半導體層203又可以稱為虛設閘極，其可以用來做為蝕刻停止層。堆疊結構SK2又可稱為絕緣堆疊結構SK2。在本實施例中，堆疊結構SK2可以是由依序交錯堆疊的絕緣層204與中間層206所構成。絕緣層201、半導體層203、絕緣層204與中間層206的材料可以分別相同或類似於絕緣層101、半導體層103、絕緣層104與中間層106。
參照圖2G，進行圖案化製程，例如微影與蝕刻製程，以於堆疊結構SK2以及半導體層203中形成多個開口OP2。開口OP2的底部裸露出絕緣層201。
參照圖2H，於開口OP2中形成保護層210、通道柱216、絕緣填充層224以及絕緣柱228，並在堆疊結構SK2上形成頂蓋絕緣層215。保護層210、通道柱216、絕緣填充層224、絕緣柱228以及頂蓋絕緣層215的材料以及形成方法可以類似於保護層110、通道柱116、絕緣填充層124、絕緣柱128以及頂蓋絕緣層115的材料以及形成方法，於此不再重複敘述。
參照圖2I，進行圖案化製程，例如是微影與蝕刻製程，以形成延伸穿過頂蓋絕緣層215以及絕緣填充層224的孔230a與230b。在進行蝕刻的過程中，可以犧牲柱131a與131b做為蝕刻停止層。因此，所形成的孔230a與230b從堆疊結構SK2延伸至裸露出犧牲柱131a與131b為止。
參照圖2J，移除犧牲柱131a與131b，以使孔230a、230b分別與孔130a、130b連通，而形成延伸孔231a與231b。延伸孔231a與231b從堆疊結構SK2延伸穿過堆疊結構SK1，直至裸露出停止層102。移除犧牲柱131a與131b的方法可以利用乾式移除法或是濕式移除法。在犧牲柱131a與131b為含碳的有機材料時，可以採用乾式移除法，例如是氧電漿灰化法而完全地移除之，並無過度蝕刻或是孔的蝕刻深度不足等問題。
參照圖2K，在延伸孔231a與231b中形成導體柱132a與132b。導體柱132a與132b可以分別做為源極柱與汲極柱，以分別與通道柱216、116電性連接。導體柱132a與132b的形成方法例如是在介電基底100之上以及延伸孔231a與231b中形成導體材料，然後再經由回蝕刻製程而形成。導體柱132a與132b的材料例如是摻雜的多晶矽。
導體柱132a與132b連續延伸穿過頂蓋絕緣層215、堆疊結構SK2、半導體層203、絕緣層201、頂蓋絕緣層115、堆疊結構SK1以及半導體層103。在堆疊結構SK2下方的絕緣層201與堆疊結構SK1上方的頂蓋絕緣層115之間的導體柱132a與132b具有完整的結晶粒，並無結晶粒被蝕刻或被研磨而形成的平坦的界面。
參照圖2L，對頂蓋絕緣層215、堆疊結構SK2、半導體層203、絕緣層201、頂蓋絕緣層115、堆疊結構SK1以及半導體層103進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽（slit trench）133。
參照圖2M至圖2N，對中間層206、106進行局部取代製程。首先，參照圖2M，進行蝕刻製程，例如濕式蝕刻製程，以將分隔溝槽133周圍的多層中間層206、106移除。由於蝕刻製程所採用的蝕刻液（例如是熱磷酸）注入於分隔溝槽133之中，再將所接觸的部分的多層中間層206、106移除。當通道柱216、116與分隔溝槽133之間的多層中間層206、106被移除時，由於保護層210、110與中間層206、106的材料不同，因此，保護層210、110可以做為蝕刻停止層，以保護通道柱216、116。繼續進行蝕刻製程，藉由時間模式的控制，將大部分的多層中間層206、106移除，以形成多個水平開口134。在中間層206、106側壁的保護層210、110在進行上述蝕刻製程期間被被移除。
參照圖2N，在多個水平開口134中形成多層穿隧層114、多層電荷儲存層112、多層阻擋層136以及多層閘極層（或稱為導體層）138。穿隧層114例如是氧化矽。電荷儲存層112例如是氮化矽。阻擋層136例如為氧化矽或介電常數大於或等於7的高介電常數的材料，例如氧化鋁（Al
1O
3）、氧化鉿（HfO
2）、氧化鑭（La
2O
5）、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層138例如是鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層137。阻障層137的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。
穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝槽133與水平開口134之中依序形成穿隧材料、電荷儲存材料、阻擋材料、阻障材料以及導體材料，然後，再進行回蝕刻製程，以在多個水平開口134中形成穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138。在一些實例中，在多個分隔溝槽133中的穿隧材料、電荷儲存材料、阻擋材料、阻障材料以及導體材料均被移除。穿隧層114、電荷儲存層112與阻擋層136合稱為電荷儲存結構140。縱向相鄰的電荷儲存結構140被保護層210、110分隔。
在另一些實例中，在多個分隔溝槽133中的阻障材料以及導體材料被移除，而穿隧材料、電荷儲存材料以及阻擋材料被保留下來（未示出），以使得穿隧層114、電荷儲存層112、阻擋層136從水平開口134連續延伸至多個分隔溝槽133。
至此，形成閘極堆疊結構150。閘極堆疊結構150包括堆疊結構GSK1以及GSK2。堆疊結構GSK1位於介電基底100上，且環繞於通道柱116周圍。堆疊結構GSK2位於堆疊結構GSK1之上，且環繞於通道柱216周圍。堆疊結構GSK1包括彼此交互堆疊的多層閘極層138與多層絕緣層104。堆疊結構GSK2包括彼此交互堆疊的多層閘極層138與多層絕緣層204。
參照圖2N與2O，在分隔溝槽133中形成分隔狹縫SLT。分隔狹縫SLT的形成方法包括在閘極堆疊結構150上以及分隔溝槽133中填入絕緣襯層材料以及導體材料。絕緣襯層材料例如氧化矽。導體材料例如是多晶矽。然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構150上多餘的絕緣襯層材料以及導體材料，以形成襯層142與導體層144。襯層142與導體層144合稱為分隔狹縫SLT。在另一些實施例中，分隔狹縫SLT也可以是全部被絕緣材料填滿，而無任何導體層。在又一些實施例中，分隔狹縫SLT也可以是襯層142，且襯層142包覆著氣隙（air gap）而無任何導體層。
之後，在階梯區中形成接觸窗（未示出）。接觸窗著陸於階梯區的閘極層138的末端，並與其電性連接。
圖6A是圖2O的局部立體圖。
參照圖2O與圖6A，本發明之記憶體元件包括：堆疊結構GSK1、GSK2、通道柱116、216、導體柱132a、132b以及電荷儲存結構140。堆疊結構GSK1位於介電基底100上方，包括相互交替的多個導體層138與多個絕緣層104。堆疊結構GSK2位於堆疊結構GSK1上，堆疊結構GSK2包括相互交替的多個導體層138與多個絕緣層204。通道柱116穿過堆疊結構GSK1。通道柱216穿過堆疊結構GSK2，且與通道柱116分離。電荷儲存結構140包括電荷儲存層112。電荷儲存層112位於通道柱216與導體層138之間以及通道柱116與導體層138之間。
在本實施例中，開口OP2（如圖2G所示）與開口OP1（如圖2B所示）完全對準，而孔230a與230b（如圖2I所示）分別完全對準孔130a與130b（如圖2D所示）。因此，通道柱216位於通道柱116的正上方，且與通道柱116重疊。在堆疊結構GSK2周圍的導體柱132a與132b的側壁幾乎對準在堆疊結構GSK1周圍的導體柱132a與132b的側壁。
參照圖6A，導體柱132a與132b為連續柱，連續延伸穿過通道柱216與116且與過通道柱216與116電性連接。而且在通道柱216外的導體柱132a與132b與在通道柱116外的導體柱132a與132b之間具有完整的結晶粒，並無結晶粒被蝕刻或被研磨而形成的平坦的界面。
參照圖2N，本發明之記憶體元件還包括絕緣柱128與228，分別位於導體柱132a與132b之間。絕緣柱228位於絕緣柱128的上方且與絕緣柱128完全重疊。
圖3A至圖3F是依照本發明的實施例的一種發生錯誤對準之記憶體元件的製造流程的剖面示意圖。
參照圖3A至圖3D，在一些情況下，在形成開口OP2時發生錯誤對準（如圖3A所示），或是在後續形成的孔230a、230b時發生錯誤對準，將導致孔230a、230b未完全對準犧牲柱131a與131b（如圖3C所示）。如此，將使得犧牲柱131a與131b沒有被孔230a、230b完全裸露出來。但是由於犧牲柱131a與131b可以採用氧電漿灰化法輕易移除，因此犧牲柱131a與131b可以被完全移除殆盡，而形成延伸穿過堆疊結構SK2與SK1的延伸孔231a與231b（如圖3D所示）。因此，可以避免延伸孔231a與231b孔蝕刻不完全或是過度蝕刻的問題。
參照圖3E，在本發明中，堆疊結構SK2是與堆疊結構SK1分開形成，但導體柱132a與132b是同時形成於延伸孔231a與231b之中。導體柱132a與132b可以連續延伸穿過堆疊結構SK2與SK1。在堆疊結構SK2下方的絕緣層201與堆疊結構SK1上方的頂蓋絕緣層115之間的導體柱132a與132b具有完整的結晶粒，並無結晶粒被蝕刻或被研磨而形成的平坦的界面。
參照圖3F，後續可以依照上述製程進行局部取代製程，將中間層206、106取代為多層穿隧層114、多層電荷儲存層112、多層阻擋層136以及多層閘極層138。之後，再形成分隔狹縫SLT。
圖6B是圖3F的局部立體圖。
參照圖3F與圖6B，本發明之記憶體元件包括：堆疊結構GSK1、GSK2、通道柱116、216、導體柱132a、132b以及電荷儲存結構140。堆疊結構GSK1位於介電基底100上方，包括相互交替的多個導體層138與多個絕緣層104。堆疊結構GSK2，位於堆疊結構GSK1上，堆疊結構GSK2包括相互交替的多個導體層138與多個絕緣層204。通道柱116穿過堆疊結構GSK1。通道柱216穿過堆疊結構GSK2，且與通道柱116分離。電荷儲存結構140包括電荷儲存層112。電荷儲存層112位於通道柱216與導體層138之間以及通道柱116與導體層138之間。
在本實施例中，開口OP2與開口OP1未完全對準（如圖3A所示），且孔230a與230b分別不完全對準孔130a與130b。
由於開口OP2與開口OP1不完全對準，因此，通道柱216位於通道柱116的上方，且與通道柱116部分重疊且部分不重疊。
由於孔230a與230b並不完全分別對準孔130a與130b，因此導體柱132a與132b分別分為兩段S1與S2。段S1被堆疊結構GSK1環繞，而段S2被堆疊結構GSK2環繞。段S2與S1部分重疊且部分不重疊。換言之，段S2的中心線C2並未對準段S1的中心線C1，而具有一非零距離d1。段S2的側壁並未對準段S1的側壁，因而具有轉折T1。
雖然，導體柱132a與132b包括段S1與S2，但是導體柱132a與132b為連續柱，連續延伸穿過通道柱216與116且與過通道柱216與116電性連接。而且段S1與S2之間具有完整的結晶粒，並無結晶粒被蝕刻或被研磨而形成的平坦的界面。
參照圖3F，本發明之記憶體元件還包括絕緣柱128與228，分別位於導體柱132a與132b之間。絕緣柱228位於絕緣柱128的上方且與絕緣柱128部分重疊且部分不重疊。
圖4A至圖4L是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。
參照圖4A，於介電基底100’上形成絕緣層101’、停止層102’與半導體層103’。絕緣層101’、停止層102’與半導體層103’可相同或類似於絕緣層101、停止層102與半導體層103。接著，在半導體層103’上形成堆疊結構SK1’。堆疊結構SK1’由依序交錯堆疊於介電基底100’上的絕緣層104’與中間層106’所構成。介電基底100’、堆疊結構SK1’的絕緣層104’與中間層106’可相同或類似於介電基底100與堆疊結構SK1的絕緣層104與中間層106。
之後，進行微影與蝕刻製程，於堆疊結構SK1’形成多個開口OP1’。開口OP1’延伸穿過半導體層103’，且其底面未暴露出停止層102’，但本發明不限於此。在本實施例中，以上視角度來看，開口OP1’具有圓形的輪廓（未示出），但本發明不限於此。在其他實施例中，開口OP1’可具有其他形狀的輪廓，例如多邊形（未示出）。
參照圖4B，在本實施例中，在開口OP1’中填入犧牲插塞107’。犧牲插塞107’的材料不同於絕緣層104’，也不同於中間層106’。犧牲插塞107’例如是含碳的有機材料。含碳的有機材料可以是聚合物，例如是光阻。光阻可以是正光阻或負光阻。犧牲插塞107’的形成法例如是旋轉塗佈法。犧牲插塞107’的材料不限於此，其他的材料也是可以使用的。
參照圖4B，在堆疊結構SK1’上形成堆疊結構SK2’。堆疊結構SK2’又可稱為絕緣堆疊結構SK2’。在本實施例中，堆疊結構SK2’可以是由依序交錯堆疊的絕緣層204’與中間層206’所構成。絕緣層204’與中間層206’的材料可以分別相同或類似於絕緣層104’與中間層106’。
參照圖4C，進行微影與蝕刻製程，於堆疊結構SK2’中形成多個開口OP2’。開口OP2’的形狀與深度可以相同或類似於開口OP1’。在進行蝕刻的過程中，可以犧牲插塞107’做為蝕刻停止層。因此，所形成的開口OP2’從堆疊結構SK2’延伸至裸露出犧牲插塞107’為止。
參照圖4D，移除犧牲插塞107’，以使開口OP2’與開口OP1’連通，而形成延伸的開口OP3’。延伸的開口OP3’從堆疊結構SK2’延伸穿過堆疊結構SK1’以及半導體層103’，裸露出絕緣層101’。移除犧牲插塞107’的方法可以利用乾式移除法或是濕式移除法。在犧牲插塞107’為含碳的有機材料時，可以採用乾式移除法，例如是氧電漿灰化法來移除之，並無過度蝕刻或是開口OP2’的蝕刻深度不足（open）等問題。
參照圖4E，在開口OP3’中形成電荷儲存結構140’與通道柱116’。 電荷儲存結構140’ 包括穿隧層114’、多層電荷儲存層112’以及多層阻擋層136’。穿隧層114’、電荷儲存層112’、阻擋層136’的材料與形成方法可以相同或類似於穿隧層114、電荷儲存層112與阻擋層136。通道柱116’的材料與形成方法相同或相似於通道柱116。
參照圖4F，在開口OP3’中形成絕緣填充層124’與絕緣柱128’。之後，在堆疊結構SK2’上形成頂蓋絕緣層215’。絕緣填充層124’、絕緣柱128’與頂蓋絕緣層215’的材料與形成方法相同或類似於絕緣填充層124、絕緣柱128與頂蓋絕緣層215。
參照圖4G，進行圖案化製程，例如是微影與蝕刻製程，以在頂蓋絕緣層215’以及絕緣填充層124’中形成孔130a’與130b’。在進行蝕刻的過程中，可以停止層102’做為蝕刻停止層。
參照圖4H，在孔130a’與130b’中形成導體柱132a’與132b’。導體柱132a’與132b’可以分別做為源極柱與汲極柱，以分別與通道柱116’電性連接。導體柱132a’與132b’的材料與形成方法相同或類似於導體柱132a與132b。
參照圖4I，對頂蓋絕緣層215’、堆疊結構SK2’、堆疊結構SK1’以及半導體層103’進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽（slit trench）133’。在進行蝕刻製程時，可以絕緣層101’或是半導體層103’做為蝕刻停止層，使得分隔溝槽133’的底部裸露出絕緣層101’或是半導體層103’。分隔溝槽（slit trench）133’也可以延伸至絕緣層101’，而裸露出介電基底100’。
參照圖4J至圖4K，對中間層206’、106’進行局部取代製程。首先進行蝕刻製程，將大部分的多層中間層206’、106’移除，以形成多個水平開口134’。接著， 在多個水平開口134’中形成多層阻障層137’以及多層閘極層（或稱為導體層）138’。阻障層137’以及閘極層138’的材料與形成方法可以相同或類似於阻障層137以及閘極層138。
參照圖4K與4L，在分隔溝槽133’中形成分隔狹縫SLT’。分隔狹縫SLT’例如是包括襯層142’與導體層144’。襯層142’與導體層144’的材料與形成方法相同或類似於襯層142與導體層144。在另一些實施例中，分隔狹縫SLT’也可以是全部被絕緣材料填滿，而無任何導體層。在又一些實施例中，分隔狹縫SLT’也可以是襯層142’，且襯層142’包覆著氣隙（air gap）而無任何導體層。
之後，在階梯區中形成接觸窗（未示出）。接觸窗著陸於階梯區的閘極層138’的末端，並與其電性連接。
圖6C是圖4L的局部立體圖。
參照圖4L與圖6C，本發明之記憶體元件包括：堆疊結構GSK1’、GSK2’、通道柱116’、導體柱132a’、132b’以及電荷儲存結構140’。堆疊結構GSK1’位於介電基底100’上方，包括相互交替的多個導體層138’與多個絕緣層104’。堆疊結構GSK2’位於堆疊結構GSK1’上，堆疊結構GSK2’包括相互交替的多個導體層138’與多個絕緣層204’。通道柱116’與導體柱132a’、132b’延伸穿過堆疊結構GSK2’與GSK1’。電荷儲存結構140’位於通道柱116’與導體層138’之間。
在本實施例中，開口OP2’ （如圖4C所示）與開口OP1’（如圖4A所示）完全對準，而孔130a’與130b’（如圖4G所示）經由單一的微影與蝕刻製程形成。因此，通道柱116’連續延伸穿過堆疊結構GSK2’與GSK1’。在堆疊結構GSK2’周圍的通道柱116’的部分P2’的側壁完全對準在堆疊結構GSK1’周圍的通道柱116’ 的部分P1’的側壁而無轉折。
導體柱132a’與132b’為連續柱，連續延伸穿過通道柱116’且與過通道柱116’電性連接。而且在堆疊結構GSK2’周圍的導體柱132a’與132b’與在堆疊結構GSK1’周圍的導體柱132a’與132b’之間具有完整的結晶粒，並無結晶粒被蝕刻或被研磨而形成的平坦的界面。同樣地，在堆疊結構GSK2’周圍的導體柱132a’與132b’的側壁幾乎對準在堆疊結構GSK1’周圍的導體柱132a’與132b’的側壁而無轉折。
參照圖4L，本發明之記憶體元件還包括絕緣柱128’，位於導體柱132a’與132b’之間。在堆疊結構GSK2’周圍的絕緣柱128’與在堆疊結構GSK1’周圍的絕緣柱128’完全對準重疊。
圖5A至圖5G是依照本發明的另一實施例的一種發生錯誤對準之記憶體元件的製造流程的剖面示意圖。
參照圖5A至圖5B，在一些情況下，在形成開口OP2’時發生錯誤對準（如圖5A所示），導致犧牲插塞107’沒有被開口OP2’完全裸露出來。但是由於犧牲插塞107’可以採用氧電漿灰化法來移除，因此犧牲插塞107’可以完全移除殆盡，而形成延伸穿過堆疊結構SK2’與SK1’的開口OP3’（如圖5B所示）。
參照圖5C，後續在開口OP3’之中形成’ 電荷儲存結構140’與通道柱116’。接著，在開口OP3’中形成絕緣填充層124’與絕緣柱128’，並在堆疊結構SK2’上形成頂蓋絕緣層215’。
參照圖5E，進行圖案化製程，例如是微影與蝕刻製程，以在頂蓋絕緣層215’以及絕緣填充層124’中形成孔130a’與130b’。
參照圖5F，在孔130a’與130b’中形成導體柱132a’與132b’。
參照圖5G，對頂蓋絕緣層215’、堆疊結構SK2’、堆疊結構SK1’以及半導體層103’進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽（slit trench）133’。接著，將中間層206’、106’取代多層阻障層137’以及多層閘極層138’。之後，在分隔溝槽133’中形成分隔狹縫SLT’。
圖6D是圖5G的局部立體圖。參照圖5G與圖6D，本發明之記憶體元件包括：堆疊結構GSK1’、GSK2’、通道柱116’、導體柱132a’、132b’以及電荷儲存結構140’。堆疊結構GSK1’位於介電基底100’上方，包括相互交替的多個導體層138’與多個絕緣層104’。堆疊結構GSK2’位於堆疊結構GSK1’上，堆疊結構GSK2’包括相互交替的多個導體層138’與多個絕緣層204’。通道柱116’與導體柱132a’、132b’延伸穿過堆疊結構GSK2’與GSK1’。電荷儲存結構140’位於通道柱116’與導體層138’之間。
在本實施例中，開口OP2’與開口OP1’並未完全對準，因此所形成的延伸的開口OP3’的側壁有轉折，形成在延伸的開口OP3’側壁的通道柱116’連續延伸穿過堆疊結構GSK2’與GSK1’，但在堆疊結構GSK2’周圍的通道柱116’的部分P2’的側壁不完全對準在堆疊結構GSK1’周圍的通道柱116’的部分P1’的側壁而具有轉折T2’。
同樣地，由於通道柱116’的側壁具有轉折T1’，因此，在一些實施例中，裸露出通道柱116’的孔130a’與130b’的側壁也具有轉折。因而，導致導體柱132a’與132b’可以分別分為兩段S1’與S2’。段S1’被堆疊結構GSK1’環繞，而段S2’被堆疊結構GSK2’環繞。段S2’與S1’部分重疊且部分不重疊。換言之，段S2’的中心線C2’並未對準段S1’的中心線C1’，而具有一非零距離d1’。段S2’的側壁並未對準段S1’的側壁，因而具有轉折T1’。
但是，由於導體柱132a’與132b’形成在孔130a’與130b’之中，因此其為連續延伸穿過通道柱116’的連續柱，且與過通道柱116’電性連接。而且在段S2’與段S1’之間具有完整的結晶粒，並無結晶粒被蝕刻或被研磨而形成的平坦的界面。
以上實施例是以兩個堆疊結構來說明，但本發明可以應用於更多層堆疊結構之記憶體元件。此外，以上的實施例是以3D AND快閃記憶體來說明。然而，本發明實施例不以此為限，本發明實施例亦可應用於3D NOR快閃記憶體或3D NAND快閃記憶體。
基於上述，本發明實施例之記憶體元件將堆疊結構分成多個部分形成可以降低形成在堆疊結構中的開口或是孔的高寬比，以降低製程的困難度。此外，本發明還在先形成的開口或是孔之中形成犧牲插塞或是犧牲柱，而這一些犧牲插塞或是犧牲柱可以在上方的開口或是上方的孔形成之後被輕易地移除，而形成延伸穿過堆疊結構且具有高高寬比的開口或是孔。因此，本發明可以簡化製程，且可以與現有製程整合，增加集積度，增加製程良率，並且降低製造成本。
10、A
(i)、A
(i+1):記憶陣列
12:電荷儲存層
14、114、114’:穿隧層
16、116、116’、216、216’:通道柱
20:記憶單元
24、124、124’、224:絕緣填充層
28、128、128’、228:絕緣柱
32a:源極柱/導體柱
32b:汲極柱/導體柱
36、136、136’:阻擋層
38、138、138’:閘極層/字元線/導體層
40、140、140’:電荷儲存結構
50、100、100’:介電基底
50s:表面
53:半導體層
144、144’:導體層
52、150、150’:閘極堆疊結構
54、101、104、101’、104’:絕緣層
60:箭頭
102、102’:停止層
103、103’:半導體層
106、106’:中間層
107’:犧牲插塞
OP1:開口
109:孔
110、210:保護層
112、112’:電荷儲存層
115、215、215’:頂蓋絕緣層
130a、130b、130a’、130b’、230a、230b:孔
131a、131b:犧牲柱
132a、132b、132a’、132b’:導體柱
133、133’:分隔溝槽
134:水平開口
142、142’:襯層
231a、231b:延伸孔
S1、S2、S1’、S2’:段
d1、d1’:距離
T1、T1’、T2’:轉折
P1’、P2’:部分
BLOCK、BLOCK
(i)、BLOCK
(i+1):區塊
BL
n、BL
n+1:位元線
SP
( i ) n、SP
(i) n+1、SP
( i+1 ) n、SP
(i+1) n+1:源極柱
DP
(i) n、DP
i) n+1、DP
i+1) n、DP
(i+1) n+1:源極柱
SK1、SK2、GK1、GK2、GK1’、GK2’:堆疊結構
SLT、SLT’:分隔狹縫
WL
(i) m、WL
(i) m+1、WL
(i+1) m、WL
(i+1) m+1:字元線
X、Y、Z:方向
I-I’、II-II’:切線
圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。
圖1B示出圖1A中部分的記憶陣列的局部三維視圖。
圖1C與圖1D示出圖1B的切線I-I’的剖面圖。
圖1E示出圖1B、圖1C、圖1D的切線II-II’的上視圖。
圖2A至圖2O是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。
圖3A至圖3F是依照本發明的實施例的一種發生錯誤對準之記憶體元件的製造流程的剖面示意圖。
圖4A至圖4L是依照本發明的另一實施例的一種記憶體元件的製造流程的剖面示意圖。
圖5A至圖5G是依照本發明的另一實施例的一種發生錯誤對準之記憶體元件的製造流程的剖面示意圖。
圖6A、圖6B、圖6C與圖6D是圖2O、圖3F、圖4L與圖5G的局部立體圖。
116、216:通道柱
132a、132b:導體柱
GSK1、GSK2:堆疊結構
Claims (14)
- 一種記憶體元件，包括：第一堆疊結構，位於介電基底上方，包括相互交替的多個第一導體層與多個第一絕緣層；第一通道柱，穿過所述第一堆疊結構；第二堆疊結構，位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層；第二通道柱，穿過所述第二堆疊結構，且與所述第一通道柱分離；第一導體柱與第二導體柱分別與所述第一通道柱以及所述第二通道柱電性連接；多個電荷儲存結構，位於所述第一通道柱與所述第一導體層之間以及所述第二通道柱與所述第二導體層之間；以及第三絕緣層，位於所述第一堆疊結構與所述第二堆疊結構之間，且位於所述第一通道柱與所述第二通道柱之間，且與所述第一導體柱與所述第二導體柱的部分側壁接觸，其中所述第一導體柱與第二導體柱為連續柱，且在第一堆疊結構與第二堆疊結構之間的所述第一導體柱與所述第二導體柱中無平坦化界面。
- 如請求項1所述的記憶體元件，其中所述第一導體柱與所述第二導體柱的側壁具有轉折。
- 如請求項1所述的記憶體元件，其中所述第一導體柱與所述第二導體柱分別具有：第一段，延伸穿過所述第一堆疊結構；第二段，連接所述第一段，且延伸穿過所述第二堆疊結構，其中所述第一段的中心線與所述第二段的中心線具有一非零距離。
- 如請求項1所述的記憶體元件，更包括：第一半導體層，位於所述介電基底與所述第一堆疊結構之間；以及第二半導體層，位於所述第三絕緣層與所述第二堆疊結構之間。
- 如請求項1所述的記憶體元件，更包括：第一絕緣柱，延伸穿過所述第一堆疊結構，介於所述第一導體柱與所述第二導體柱之間；以及第二絕緣柱，延伸穿過所述第二堆疊結構，介於所述第一導體柱與所述第二導體柱之間，且所述第三絕緣層還介於所述第一絕緣柱與所述第二絕緣柱之間，以分隔開所述第一絕緣柱與所述第二絕緣柱。
- 如請求項1所述的記憶體元件，更包括：多個保護層，分隔所述多個電荷儲存結構。
- 一種記憶體元件的製造方法，包括：在介電基底上形成第一堆疊結構，所述第一堆疊結構包括 相互交替的多個第一中間層與多個第一絕緣層；所述第一堆疊結構中形成第一開口；在所述第一開口的側壁形成第一通道柱；在所述第一通道柱中形成第一犧牲柱與第二犧牲柱；在所述第一堆疊結構上形成第二堆疊結構，所述第二堆疊結構包括相互交替的多個第二中間層與多個第二絕緣層；形成第三絕緣層，於所述第一堆疊結構與所述第二堆疊結構之間；所述第二堆疊結構中形成第二開口；在所述第二開口中形成第二通道柱；在所述第二通道柱中形成絕緣填充層；在所述絕緣填充層中形成第一孔與第二孔，其中所述第一孔與所述第二孔分別裸露出所述第一犧牲柱與所述第二犧牲柱；移除所述第一犧牲柱與所述第二犧牲柱，以形成延伸穿過所述第二堆疊結構與所述第一堆疊結構的第一延伸孔與第二延伸孔；在所述第一延伸孔與所述第二延伸孔中形成第一導體柱與第二導體柱；將所述多個第一中間層與所述多個第二中間層取代為多個導體層；以及在所述第一通道柱與所述多個導體層之間，以及所述第二通道柱與所述多個導體層之間形成多個電荷儲存結構， 其中所述第三絕緣層位於所述第一通道柱與所述第二通道柱之間，且與所述第一導體柱與所述第二導體柱的部分側壁接觸。
- 如請求項7所述的記憶體元件的製造方法，其中在所述第一通道柱中形成所述第一犧牲柱與所述第二犧牲柱包括：在所述第一通道柱中形成第一絕緣填充層，其中所述第一絕緣填充層中央留有孔隙；在所述孔隙中形成第一絕緣柱；在所述第一絕緣填充層中形成第三孔與第四孔，其中所述第三孔與所述第四孔裸露出所述第一通道柱與所述第一絕緣柱；以及在所述第三孔與所述第四孔中分別形成所述第一犧牲柱與所述第二犧牲柱。
- 如請求項8所述的記憶體元件的製造方法，更包括：在所述介電基底與所述第一堆疊結構之間形成第一半導體層；以及在所述第二堆疊結構與所述第一堆疊結構之間形成第二半導體層。
- 如請求項9所述的記憶體元件的製造方法，更包括：在所述介電基底中形成蝕刻停止層，且所述第一犧牲柱與所述第二犧牲柱著陸在所述停止層上。
- 如請求項8所述的記憶體元件的製造方法，更包括：在所述第二通道柱中形成第二絕緣柱。
- 如請求項11所述的記憶體元件的製造方法，其中所述第一孔與所述第二孔裸露出所述第二通道柱與所述第二絕緣柱。
- 如請求項11所述的記憶體元件的製造方法，更包括：在所述第一開口的所述側壁上形成第一保護層，其中所述第一保護層位於所述第一通道柱與所述第一絕緣層之間以及位於所述第一通道柱與所述第一中間層之間；以及在所述第二開口的所述側壁上形成第二保護層，其中所述第二保護層位於所述第二通道柱與所述第二絕緣層之間以及位於所述第二通道柱與所述第二中間層之間。
- 如請求項11所述的記憶體元件的製造方法，更包括：移除在所述多個第一中間層與所述第一通道柱之間的部分的所述第一保護層；移除在所述多個第二中間層與所述第二通道柱之間的部分的所述第二保護層。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201707193A (zh) * | 2015-08-11 | 2017-02-16 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
| TW202111925A (zh) * | 2019-09-09 | 2021-03-16 | 旺宏電子股份有限公司 | 三維快閃記憶體、控制電路、形成閘極堆疊之方法 |
| CN114223058A (zh) * | 2019-08-15 | 2022-03-22 | 美光科技公司 | 在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法 |
| TW202215649A (zh) * | 2020-05-28 | 2022-04-16 | 美商美光科技公司 | 整合組件及形成整合組件之方法 |
| TW202220180A (zh) * | 2020-07-23 | 2022-05-16 | 美商美光科技公司 | 包含記憶體導柱及包含氧化材料之虛設導柱之電子裝置，以及相關系統及方法 |
| TW202230724A (zh) * | 2021-01-15 | 2022-08-01 | 大陸商長江存儲科技有限責任公司 | 半導體元件及用於半導體元件製造的方法 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201707193A (zh) * | 2015-08-11 | 2017-02-16 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
| CN114223058A (zh) * | 2019-08-15 | 2022-03-22 | 美光科技公司 | 在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法 |
| TW202111925A (zh) * | 2019-09-09 | 2021-03-16 | 旺宏電子股份有限公司 | 三維快閃記憶體、控制電路、形成閘極堆疊之方法 |
| TW202215649A (zh) * | 2020-05-28 | 2022-04-16 | 美商美光科技公司 | 整合組件及形成整合組件之方法 |
| TW202220180A (zh) * | 2020-07-23 | 2022-05-16 | 美商美光科技公司 | 包含記憶體導柱及包含氧化材料之虛設導柱之電子裝置，以及相關系統及方法 |
| TW202230724A (zh) * | 2021-01-15 | 2022-08-01 | 大陸商長江存儲科技有限責任公司 | 半導體元件及用於半導體元件製造的方法 |
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