TW201707193A

TW201707193A - 記憶體元件及其製作方法

Info

Publication number: TW201707193A
Application number: TW104126174A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-08-11
Filing date: 2015-08-11
Publication date: 2017-02-16
Also published as: TWI580012B

Abstract

在此提供一種記憶體元件及其製作方法。記憶體元件包括一基板、一接地層、一疊層結構、複數條記憶胞串列。接地層位於基板上，其中接地層包括一金屬層。疊層結構位於接地層上，且疊層結構包括交替堆疊的複數個絕緣層和複數個導電層。複數條記憶胞串列穿過疊層結構而與金屬層電性接觸。

Description

記憶體元件及其製作方法

本揭露係有關於一種半導體結構及其製作方法。本揭露更特別是有關於一種記憶體元件及其製作法。

近來，由於對於更優異之記憶體元件的需求已逐漸增加，已提供各種三維(3D)記憶體元件，例如是具有多層疊層結構的環繞式閘極垂直通道 (Surrounding-Gate Vertical-Channel，SGVC)立體反及閘(3D NAND)記憶體元件。此類三維記憶體元件可達到更高的儲存容量，具有更優異的電子特性，例如是具有良好的資料保存可靠性和操作速度。

典型的SGVC 3D NAND記憶體元件，包括交替堆疊的複數個絕緣層和複數個導電層(conducting layer)所構成的堆疊結構(stacks)以及縱向穿過堆疊結構的複數個記憶層和通道層，在各個導電層與記憶層的重疊位置(intersections)定義出複數個NAND記憶胞，藉由通道層串連成複數條NAND記憶胞串列，並且通過接地選擇線(Ground selecting Line，GSL)電晶體與位於堆疊結構下方的接地層電性接觸。

由於，習知的接地層多以多晶矽材質所構成，阻值相對較大，容易產生電阻電壓降效應(IR drop effect)。為了改善以此缺點，一般會在記憶區塊(block)之間設置金屬接觸結構縱向穿過堆疊結構，藉以引導接地層的電流接地。然而金屬接觸結構的設置，相對壓縮了記憶胞串列的佈線空間，進而降低SGVC 3D NAND記憶體元件的儲存空間。

因此，有需要提出一種先進的記憶體元件及其製作方法以解決習知技術所面臨的問題。

在本揭露中，提供一種記憶體元件及其製作方法，以解決至少一部分上述問題。

根據本發明之一實施例，記憶體元件包括一基板、一接地層、一疊層結構、複數條記憶胞串列。接地層位於基板上，其中接地層包括一金屬層。疊層結構位於接地層上，且疊層結構包括交替堆疊的複數個絕緣層和複數個導電層。複數條記憶胞串列穿過疊層結構而與金屬層電性接觸。

根據本發明之一實施例，記憶體元件中的接地層可為一多層結構。接地層可更包括一半導體層，半導體層位於金屬層之上。

根據本發明之一實施例，記憶體元件的製作方法包括下列步驟。首先，在一基板上依序形成一第一犧牲層以及一疊層結構；其中，疊層結構包括交替堆疊的複數個第二犧牲層和複數個絕緣層。其次，形成複數個串列開口，串列開口穿過疊層結構將一部份第二犧牲層暴露於外。接著，於串列開口的複數個側壁上依序形成複數個記憶層和複數個通道層，使每一通道層鄰接記憶層之一者，而與第一犧牲層接觸。接著，移除第一犧牲層及第二犧牲層。此後，填充一金屬材料，藉以於絕緣層之間形成複數個導電層並且於疊層結構與基板之間形成一金屬層。導電層鄰接每一記憶層，且金屬層與通道層電性接觸。

根據本發明之一實施例，記憶體元件的製作方法中，在形成疊層結構之前更包括形成一半導體層於第一犧牲層上。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．記憶體元件
100．．．記憶胞串列
102．．．基板
104．．．絕緣層
104a．．．底部絕緣層
106．．．導電層
110、310．．．疊層結構
120．．．記憶層
140．．．通道層
180．．．介電材質
10A、10B、100A、100B、100C．．．區塊
306．．．第二犧牲層
300．．．串列開口
330．．．通孔
350．．．回蝕開口
320．．．氧化物-氮化物-氧化物結構層
340a．．．多晶矽覆蓋層
340b．．．多晶矽層
370．．．導電材料
BL₁ …BL_N ．．．位元線
G1．．．金屬層
G2．．．半導體層
G10．．．第一犧牲層
GSL、GSL1、GSL2．．．接地選擇線
GND．．．接地層
M．．．記憶胞
SSL、SSL1、SSL2、SSL3．．．串列選擇線
WL．．．字元線

第1圖繪示根據本揭露之一實施例之記憶體元件的上視圖。
第2圖繪示沿第1圖之A-A’連線之根據本揭露之一實施例之記憶體元件的剖面圖。
第3A圖至第3M圖繪示根據本揭露之一實施例之記憶體元件之形成方法的剖面圖。
第4圖繪示根據本揭露之一實施例之記憶體元件的等效電路圖。

在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。

以下將說明所述記憶體元件及其製作方法。為易於解釋，以下的實施例將特別以三維記憶體元件(例如是三維垂直通道記憶體元件)為例。然而，本發明並不受限於此，舉例來說，所述記憶體元件及其製作方法可應用於其他非揮發性記憶體、一般的記憶體、或一般的記憶體元件。

請參照第1圖和第2圖，第1圖繪示根據本揭露之一實施例之記憶體元件10的上視圖；第2圖繪示沿第1圖之A-A’連線之根據本揭露之一實施例之記憶體元件10的剖面圖。

記憶體元件10包括一基板102、一接地層GND一疊層結構110和記憶胞串列100。接地層GND位於基板102上，其中接地層GND包括一金屬層G1。疊層結構110位於接地層GND上，且疊層結構110包括交替堆疊的複數個絕緣層104和複數個導電層106。記憶胞串列100穿過疊層結構110而與金屬層G1電性接觸。在本發明的一些實施例中，可藉由將這些記憶胞串列100排列成複數個子及(subset)的方式，將記憶體元件10區分為區塊10A及10B。

根據本發明之一實施例的記憶體元件10，由於記憶胞串列100穿過疊層結構110而與金屬層G1電性接觸，記憶胞之電流能夠直接聚集至位於下方的金屬層G1。並且，由於金屬層G1具有低電阻，能夠避免產生電阻電壓降效應，故能夠減少記憶區塊之間之金屬接觸結構的設置，使得記憶胞串列的佈線空間能夠增加，進而增加SGVC 3D NAND記憶體元件的儲存空間。

在一些實施例中，每一記憶胞串列100包括一記憶層120、一通道層140及複數個記憶胞M。記憶層120穿過疊層結構110而與導電層106鄰接。通道層140係鄰接記憶層120並與金屬層G1電性接觸。記憶胞M形成於導電層106與記憶層120的複數個重疊位置(intersections)，並藉由通道層140彼此串聯。

在一些實施例中，基板102及絕緣層104可由氧化物所形成，例如是二氧化矽。

在一些實施例中，導電層106與金屬層G1可由相同的導電材料所組成，此導電材料可以是，例如鎢(W)或氮化鈦(TiN)。

在一些實施例中，通道層140可由半導體材質所形成，例如是摻雜或未摻雜的多晶矽。記憶層120可以由包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)所構成。

在本發明的一些實施例中，由於接地層GND具有金屬層G1，金屬層G1與通道層140的接觸區域可能會產生蕭基障壁(schottky barrier)，恐對於接觸電阻之穩定性有不良的影響。因此，可以選擇性地(optionally)將接地層GND設計為一多層結構，藉由設置一半導體層G2於金屬層G1之上，使半導體層G2能夠幫助記憶胞M之電流集中於金屬層G1中，改善接觸電阻之穩定性。

例如，在本實施例中，接地層GND可以為一多層結構。接地層GND更包括一半導體層G2，半導體層G2位於金屬層G1之上。金屬層G1之導電性係高於半導體層G2之導電性。半導體層G2之厚度H_G2 係大於每一導電層106之厚度H₁₀₆ 。其中，半導體層G1可以是一種重摻雜之多晶矽(heavily doped poly-silicon)層。例如，重摻雜之多晶矽層的摻雜濃度可以實質大於10²⁰ /cm³ 。且重摻雜之多晶矽層可以是P型摻雜或者是N型摻雜。

在一些實施例中，每一記憶胞串列100中包括至少一條位於導電層106和接地層GND之間的接地選擇線(Ground Selecting Line，GSL)以及至少一個位於記憶胞M與接地層GND之間的接地選擇線電晶體T。

在一些實施例中，每一記憶胞串列100中包括複數條接地選擇線以及複數個接地選擇線電晶體，例如在本實施例中，可選擇最靠近接地層GND的導電層106來做為接地選擇線(以下簡稱接地選擇線GSL1與GSL2)，並將接地選擇線GSL1與GSL2與通道層140和記憶層120所定義的記憶胞M當作為接地選擇線電晶體(以下簡稱接地選擇線電晶體T1與T2)。在本實施例之中，接地選擇線電晶體T1及T2係位於其他記憶胞M與接地層GND之間，且每一接地選擇線電晶體T1及T2係被施加於不同的電壓。

由於半導體層G2可以是一重摻雜之多晶矽層，摻雜質恐逸散至通道層140中，進而造成接地選擇線GSL的漏電流(current leakage)。藉由設置複數條接地選擇線(例如是GSL1與GSL2)及複數個施加不同電壓之接地選擇線電晶體T1與T2的設計，能夠使電流的控制有更多選擇性，避免單一的接地選擇線產生漏電流，造成記憶體元件之功率消耗(power consumption)上升的問題。

在一些實施例中，通道層140可進一步穿過接地層GND(在本實施例中包含金屬層G1和半導體層G2)延伸至基板102之中。藉由穿透疊層結構110和接地層GND的通道層140的連結，可將疊層結構110和接地層GND連結並紮根固定於基板102中。因此，在製造記憶體元件10的過程中，特別是蝕刻製程之後，並不需要另外設置支持結構以提供支撐，即可防止疊層結構110和接地層GND因缺乏支撐而抬升或移位。

藉由設置厚度大於其他絕緣層104之任一者的底部絕緣層104a，能夠防止半導體層G2所逸散的摻雜質，造成接地選擇線GSL的漏電流的問題。例如，在一些實施例中，絕緣層104具有最接近基板102的一底部絕緣層104a，且底部絕緣層104a與其他絕緣層104之任一者之間的厚度比值實質介於1至3之間。

在一些實施例中，記憶體元件10還包括填充於通道層340之中並覆蓋疊層結構110的介電材質180可。介電材質180可以是氧化物，例如是二氧化矽。

第3A圖至第3M圖繪示根據本揭露之一實施例之記憶體元件之形成方法的剖面圖。

請參照第3A圖，在一基板102上依序形成一第一犧牲層G10以及一疊層結構310。疊層結構310包括交替堆疊的複數個第二犧牲層306和複數個絕緣層104。

在一些實施例中，在形成疊層結構310之前更包括形成一半導體層G2於該第一犧牲層G10上。

在一些實施例中，基板102可由二氧化矽所形成。絕緣層104可由二氧化矽所形成。第二犧牲層306及第一犧牲層G10可由氮化矽(SiN)所形成。

在一些實施例中，半導體層G2可以是一重摻雜之多晶矽層，且具有實質大於10²⁰ /cm³ 的一摻雜濃度。

在一些實施例中，絕緣層104具有最接近基板102的一底部絕緣層104a，且底部絕緣層104a與其他絕緣層104之任一者之間具有實質介於1至3之間的一厚度比值。

請參照第3B圖，形成複數個串列開口300，穿過疊層結構310將一部份第二犧牲層306暴露於外。

在一些實施例中，複數個串列開口300係穿過疊層結構310將一部份半導體層G2暴露於外。

在一些實施例中，串列開口300可藉由蝕刻法所形成，例如是乾蝕刻法。

請參照第3C圖，形成一氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)結構層320共形毯覆於疊層結構310上以及串列開口300之中。

在一些實施例中，氧化物-氮化物-氧化物結構層320可藉由一沉積製程(deposition process)所形成。

請參照第3D圖，形成一多晶矽覆蓋層340a於氧化物-氮化物-氧化物結構層320上。多晶矽覆蓋層340a可以由未摻雜的多晶矽材料所形成。多晶矽覆蓋層340a可藉由一沉積製程所形成。

請參照第3E圖，移除高於串列開口300的一部份氧化物-氮化物-氧化物結構層320和一部份多晶矽覆蓋層340a。於每一串列開口300中形成一通孔(via)330，將一部分的第一犧牲層G10暴露於外。通孔330係延伸穿過第一犧牲層G10，並將一部份基板102暴露於外。通孔330可藉由蝕刻法所形成，例如是乾蝕刻法。

在一些實施例中，通孔330更將一部分的半導體層G2暴露於外。

請參照第3F圖，於每一串列開口300和通孔330之中形成一多晶矽層340b，使多晶矽層340b與多晶矽覆蓋層340a和第一犧牲層G10接觸。多晶矽層340b部分地延伸進入基板102之中。

在一些實施例中，多晶矽層340b可以由未摻雜的多晶矽材料所形成。多晶矽覆蓋層340a及多晶矽層340b可以由相同的材料所形成。多晶矽層340b可藉由一沉積製程所形成。

請參照第3G圖，沉積一介電材質180於多晶矽層340b上。介電材質180係由氧化物所形成，例如是二氧化矽。

請參照第3H圖，移除高於串列開口300的一部份多晶矽層340b及介電材質180。藉此，於串列開口300的側壁上形成記憶層120以及由剩餘的多晶矽覆蓋層340a與多晶矽層340b共同形成的通道層140。

請參照第3I圖，形成複數個回蝕開口350，穿過疊層結構310、和第一犧牲層G10。回蝕開口350的深度可大於串列開口300與通孔330所形成的深度。

請參照第3J圖，進行一回蝕(pull back)製程，以經由回蝕開口350移除第一犧牲層G10及第二犧牲層306。回蝕製程可以是一等向蝕刻(isotropic etching)(例如是溼蝕刻法)，且可以是一高選擇性蝕刻，例如是選擇性蝕刻氮化矽而不蝕刻二氧化矽及多晶矽。

在此步驟中，由於第二犧牲層306及第一犧牲層G10皆被移除，需要藉由穿過第一犧牲層G10至基板102中的通道層140來支撐並固定整個結構，以避免疊層結構310在回蝕製程之中被抬升(lift off)或位移，而不需使用另外的支撐結構來固定疊層結構310。

請參照第3K圖，在被移除的第二犧牲層306原來的位置填充一導電材料370，藉以於絕緣層104之間形成導電層106，使絕緣層104與導電層106係形成疊層結構110；並且於疊層結構110與基板102之間形成一金屬層G1。導電層106鄰接記憶層120，且金屬層G1與通道層140電性接觸。導電材料370較佳包含金屬，例如是鎢(W)或氮化鈦(TiN)。在本實施例中，導電層106及金屬層G1係同時形成。

請參照第3L圖，可藉由一蝕刻法(例如是一等向蝕刻法)移除高於串列開口300以及位於回蝕開口350中的導電材料370。

請參照第3M圖，以介電材質180填充回蝕開口350，且介電材質180覆蓋疊層結構110。

第4圖繪示根據本揭露之一實施例之記憶體元件的等效電路圖。

請參照第4圖，記憶體元件10可包括區塊100A、100B及100C。在區塊100A、100B及100C中，接地層GND上具有複數條接地選擇線GSL1及GSL2，接地選擇線GSL1及GSL2上具有複數條字元線WL，字元線WL之上具有複數條串列選擇線SSL。串列選擇線SSL1、SSL2及SSL3分別對應於區塊100A、100B及100C。串列選擇線SSL1、SSL2與SSL3分別連接於複數條位元線BL₁ …BL_N 。串列選擇線SSL1、SSL2與SSL3分別藉由複數條記憶胞串列100電性連接於字元線WL及接地層GND。記憶胞串列100與字元線WL的交叉點係形成複數個記憶胞M。每一記憶胞串列100與接地選擇線GSL1及GSL2的交叉點係形成接地選擇線電晶體T。接地選擇線電晶體T係被連續連接，且具有捕捉層(trapping layer)。接地選擇線電晶體T與記憶胞M可具有相同的物理性質。

根據上述實施例，本發明提供一種記憶體元件及其製作方法。記憶體元件至少包括一基板、一接地層、一疊層結構、複數條記憶胞串列。接地層位於基板上，其中接地層包括一金屬層。疊層結構位於接地層上，且疊層結構包括交替堆疊的複數個絕緣層和複數個導電層。複數條記憶胞串列穿過疊層結構而與金屬層電性接觸。

由於記憶胞串列穿過疊層結構而與金屬層電性接觸，能夠將記憶胞串列中所有記憶胞的電流直接傳送於下方的金屬層。並且，由於金屬層具有低電阻，能夠避免產生電阻電壓降效應，故能夠減少記憶區塊之間之金屬接觸結構的設置，使得記憶胞串列的佈線空間能夠增加，進而增加SGVC 3D NAND記憶體元件的儲存空間。

選擇性地，接地層可為一多層結構。接地層可更包括一半導體層，半導體層位於金屬層之上。半導體層可以是一重摻雜之多晶矽結構。由於接地層具有金屬層，金屬層與通道層的接觸區域可能會產生蕭基障壁，恐對於接觸電阻之穩定性有不良的影響。因此，藉由將接地層設計為一多層結構，設置一半導體層於金屬層之上，半導體層能夠幫助記憶胞之電流集中於金屬層中，改善接觸電阻之穩定性。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧記憶體元件

100‧‧‧記憶胞串列

102‧‧‧基板

104‧‧‧絕緣層

104a‧‧‧底部絕緣層

106‧‧‧導電層

110‧‧‧疊層結構

120‧‧‧記憶層

140‧‧‧通道層

180‧‧‧介電材質

G1‧‧‧金屬層

G2‧‧‧半導體層

GND‧‧‧接地層

H_G2、H₁₀₆‧‧‧厚度

M‧‧‧記憶胞

T、T1、T2‧‧‧接地選擇線電晶體

Claims

一種記憶體元件，包括：
　　一基板；
　　一接地層，位於該基板上，其中該接地層包括一金屬層；
　　一疊層結構，位於該接地層上，該疊層結構包括交替堆疊(alternatively stacked)的複數個絕緣層和複數個導電層；以及
　　複數條記憶胞串列，穿過該疊層結構而與該金屬層電性接觸。
如申請專利範圍第1項所述之記憶體元件，其中每一該些記憶胞串列包括：
　　一記憶層，穿過該疊層結構而與該些導電層鄰接；以及
　　一通道層，鄰接該記憶層並與該金屬層電性接觸；以及
　　複數個記憶胞，形成於每一該些導電層與該記憶層的複數個重疊位置(intersections)，並藉由該通道層彼此串聯，其中每一該些記憶胞串列中更包複數個接地選擇線電晶體，位於該些記憶胞與該接地層之間，且每一該些接地選擇線電晶體係被施加於不同的電壓。
如申請專利範圍第1項所述之記憶體元件，其中該些導電層與該金屬層係由相同的金屬材料所組成。
如申請專利範圍第1項所述之記憶體元件，其中該接地層為一多層結構，該接地層更包括：
　　一半導體層，位於該金屬層之上。
如申請專利範圍第4項所述之記憶體元件，其中該半導體層係一重摻雜的多晶矽(heavily doped poly-silicon)層，且該重摻雜的多晶矽層具有實質大於10²⁰ /cm³ 的一摻雜濃度。
如申請專利範圍第2項所述之記憶體元件，其中該通道層係穿過該金屬層延伸至該基板之中。
如申請專利範圍第1項所述之記憶體元件，其中該些絕緣層具有最接近該基板的一底部絕緣層，且該底部絕緣層與其他該些絕緣層之任一者之間具有實質介於1至3之間的一厚度比值。
一種記憶體元件的製作方法，包括：
　　在一基板上依序形成一第一犧牲層以及一疊層結構；其中，該疊層結構包括交替堆疊的複數個第二犧牲層和複數個絕緣層；
　　形成複數個串列開口，穿過該疊層結構將一部份該第二犧牲層暴露於外；
　　於該些串列開口的複數個側壁上依序形成複數個記憶層和複數個通道層，使每一該些通道層鄰接該些記憶層之一者，而與該第一犧牲層接觸；
　　移除該第一犧牲層及該些第二犧牲層；以及
　　填充一金屬材料，藉以於該些絕緣層之間形成複數個導電層，鄰接每一該些記憶層；並且於該疊層結構與該基板之間形成一金屬層，且與該些通道層電性接觸。
如申請專利範圍第8項所述之記憶體元件的製作方法，其中在形成該疊層結構之前更包括形成一半導體層於該第一犧牲層上。
如申請專利範圍第9項所述之記憶體元件的製作方法，其中該半導體層係一重摻雜之多晶矽層，且具有實質大於10²⁰ /cm³ 的一摻雜濃度。