KR20100083566A - 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템 - Google Patents

적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템 Download PDF

Info

Publication number
KR20100083566A
KR20100083566A KR1020090003016A KR20090003016A KR20100083566A KR 20100083566 A KR20100083566 A KR 20100083566A KR 1020090003016 A KR1020090003016 A KR 1020090003016A KR 20090003016 A KR20090003016 A KR 20090003016A KR 20100083566 A KR20100083566 A KR 20100083566A
Authority
KR
South Korea
Prior art keywords
nand
memory device
nonvolatile memory
stacked
substrate
Prior art date
Application number
KR1020090003016A
Other languages
English (en)
Inventor
김원주
박윤동
성정헌
경용구
최상무
이태희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090003016A priority Critical patent/KR20100083566A/ko
Priority to US12/656,043 priority patent/US8385122B2/en
Priority to CN201010171725A priority patent/CN101853858A/zh
Priority to JP2010006158A priority patent/JP2010166055A/ja
Publication of KR20100083566A publication Critical patent/KR20100083566A/ko
Priority to US13/748,163 priority patent/US8823078B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 시스템이 제공된다. 비휘발성 메모리 소자는 기판을 포함한다. 적층 낸드 셀어레이는 상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는다. 적어도 하나의 신호 라인은 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합되도록 상기 기판 상에 배치된다.

Description

적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템{Non-volatile memory device having stack structure, memory card and electronic system}
본 발명은 반도체 소자에 관한 것이고, 특히 비휘발성 메모리 소자, 및 이를 포함하는 메모리 카드 및 시스템에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 비휘발성 메모리 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 구조 대신에 적층 구조를 갖는 비휘발성 메모리 소자가 고려되고 있다.
하지만, 적층 구조의 셀어레이와 주변 회로의 배치 및 연결이 복잡해지고, 이에 따라서 비휘발성 메모리 소자의 집적도 증가에 제약이 따른다.
따라서 본 발명이 이루고자 하는 기술적 과제는 적층 구조의 셀어레이와 주변 회로의 배치 및 연결을 단순화하여 집적도를 높인 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 비휘발성 메모리 소자를 포함하는 메모리 카드 및/또는 전자 시스템을 제공하는 데 있다.
하지만, 전술한 기술적 과제는 예로써 제공되었고, 본 발명이 이루고자하는 기술적 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판이 제공된다. 적층 낸드 셀어레이는 상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는다. 적어도 하나의 신호 라인은 상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 신호 라인은, 각 세트의 낸드 스트링들의 일단에 공통으로 연결된 비트 라인 및/또는 상기 적어도 하나의 세트의 낸드 스트링들의 타단에 공통으로 연결된 적어도 하나의 공통 소오스 라인을 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 신호 라인은, 상기 적어도 하나의 세트의 낸드 스트링들의 스트링 선택 트랜지스터들에 공통으로 결합된 복수의 스트링 선택 라인들, 상기 적어도 하나의 세트의 낸드 스트링들의 메모리셀들에 공통으로 결합된 복수의 워드 라인들, 및/또는 상기 적어도 하나의 세트의 낸드 스트링들의 적어도 하나의 접지 선택 트랜지스터에 공통으로 결합된 적어도 하나의 접지 선택 라인을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 세트의 낸드 스트링들은 상기 기판 상에 일렬로 배열된 복수의 세트들의 낸드 스트링들을 포함할 수 있다. 상기 적어도 하나의 신호 라인은 복수의 비트 라인들을 포함하고, 각 비트 라인은 각 세트의 낸드 스트링들에 연결될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 신호 라인은 상기 적층 낸드 셀어레이 아래에 배치되고, 나아가 상기 적어도 하나의 신호 라인은 상기 기판 상의 적어도 하나의 수직 플러그를 통하여 상기 적어도 하나의 세트의 낸드 스트링들에 결합될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 코어 회로 유닛이 상기 기판 상에 제공되고, 나아가 상기 코어 회로 유닛은 상기 적층 낸드 셀어레이 아래에서 상기 적어도 하나의 신호 라인과 전기적으로 연결될 수 있다.
본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판이 제공된다. 적층 낸드 셀어레이는 상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는다. 적어도 하나의 신호 라인은 상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된다. 각 낸드 스트링은 복수의 스트링 선택 트랜지스터들을 포함한다. 상기 적어도 하나의 신호 라인은, 상기 적어도 하나의 세트의 낸드 스트링들의 일단에 공통으로 연결된 적어도 하나의 비트 라인; 및 상기 적어도 하나의 세트의 낸드 스트링들의 스트링 선택 트랜지스터들에 공통으로 결합된 복수의 스트링 선택 라인들을 포함한다. 각 낸드 스트링의 스트링 선택 트랜지스터들은 적어도 하나의 디플리션-모드의(depletion-mode)의 스트링 선택 트랜지스터를 포함한다.
본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판이 제공된다. 상기 기판 상에 수직으로 적층된 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 1 세트의 낸드 스트링들에 대향 배치된 적어도 하나의 제 2 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이가 제공된다. 적어도 하나의 신호 라인은 상기 기판 상에 배치되고, 상기 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 2 세트의 낸드 스트링들 중 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 2 세트의 낸드 스트링들의 일단에 공통으로 연결된 적어도 하나의 비트 라인 및/또는 상기 적어도 하나의 제 2 세트의 낸드 스트링들 및 상기 적어도 하나의 제 2 세트의 낸드 스트링들의 타단에 공통으로 연결된 적어도 하나의 공통 소오스 라인을 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 신호 라인은 복수의 제 1 및 제 2 스트링 선택 라인들, 복수의 제 1 및 제 2 워드 라인들 및 적어도 하나의 제 1 및 제 2 접지 선택 라인을 더 포함할 수 있다. 나아가, 상기 복수의 제 1 스트링 선택 라인들, 상기 복수의 제 1 워드 라인들 및 상기 적어도 하나의 제 1 접지 선택 라인은 상기 적어도 하나의 제 1 세트의 낸드 스트링들에 공통 결합되고, 상기 복수의 제 2 스트링 선택 라인들, 상기 복수의 제 2 워드 라인들 및 상기 적어도 하나의 제 2 접지 선택 라인은 상기 적어도 하나의 제 2 세트의 낸드 스트링들에 공통 결합될 수 있다.
본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판 및 상기 기판 상에 적층된 복수의 낸드 블록들이 제공된다. 각 낸드 블록들은, 상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및 상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함한다.
본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판이 제공된다. 적어도 하나의 세트의 반도체층들은 상기 기판 상에 수직으로 적층된다. 복수의 제어 게이트 전극들은 상기 적어도 하나의 세트의 반도체층들의 적어도 일측 상에 배치되고, 상기 기판 상으로 상기 반도체층들을 가로질러 수직으로 신장한다. 적어도 하나의 비트 라인은 상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 반도체층들에 공통으로 연결된다.
본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판이 제공 된다. 적어도 하나의 세트의 반도체층들은 상기 기판 상에 수직으로 적층된다. 복수의 제 1 제어 게이트 전극들은 상기 적어도 하나의 세트의 반도체층들의 적어도 일측 상에 배치되고, 상기 기판 상으로 상기 반도체층들을 가로질러 수직으로 신장한다. 복수의 제 2 제어 게이트 전극들은 상기 적어도 하나의 세트의 반도체층들의 상기 복수의 제 1 제어 게이트 전극들 반대편 타측 상에 배치되고, 상기 기판 상으로 상기 반도체층들을 가로질러 수직으로 신장한다. 적어도 하나의 비트 라인은 상기 적어도 하나의 세트의 반도체층들에 공통으로 연결된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 메모리 카드가 제공된다. 전술한 실시예들의 어느 한 형태에 따른 비휘발성 메모리 소자를 포함하는 메모리가 제공된다. 상기 메모리를 제어하기 위한 제어기가 제공된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 전자 시스템이 제공된다. 전술한 실시예들의 어느 한 형태에 따른 비휘발성 메모리 소자를 포함하는 메모리가 제공된다. 상기 메모리와 버스를 통해서 통신하는 프로세서가 제공된다. 상기 버스와 통신하는 입출력 장치가 제공된다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 따르면, 신호 라인들이 적층 낸드 셀어레이의 아래에 배치되기 때문에, 적층 낸드 셀어레이와 신호 라인들의 연결이 단순화될 수 있다. 이에 따라, 적층 낸드 셀어레이 영역 외에 기판 상에서 신호 라인들을 위한 별도의 공간을 할당할 필요가 없고, 또한 신호 라인들의 배치를 위해서 적층 낸드 셀어레이의 크기를 키울 필요가 없다. 따라서 이 실시예에 따른 비휘발성 메모리 소자는 고집적화될 수 있다.
또한 본 발명의 실시예들에 따른 비휘발성 메모리 소자에 따르면, 코어 회로 유닛과 바닥 신호 라인은 적층 낸드 셀어레이 아래에 동일 또는 유사한 레벨에 배치될 수 있다. 따라서 코어 회로 유닛과 바닥 신호 라인의 배치 및 연결이 단순화 될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이다.
도 1을 참조하면, 기판(210)이 제공된다. 기판(210)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(210)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
적층 낸드 셀어레이(250)는 기판(210) 상에 제공될 수 있다. 적층 낸드 셀어레이(250)는 기판(210) 상에 수직으로 적층된 낸드 스트링들(미도시)을 포함할 수 있고, 그 상세한 구조는 후술하기로 한다.
적어도 하나의 신호 라인, 예컨대 복수의 신호 라인들(230)은 적층 낸드 셀어레이(250)에 결합될 수 있다. 예를 들어, 신호 라인들(230)은 적층 낸드 셀어레이(250) 아래에 제공될 수 있고, 나아가 절연층(215)을 개재하여 기판(210) 상에 제공될 수 있다. 신호 라인들(230)은 적층 낸드 셀어레이(250)와 전기적인 신호를 주고받을 수 있다. 예를 들어, 신호 라인들(230)은 후술하는 바와 같이 적어도 하나의 비트 라인, 복수의 스트링 선택 라인들, 복수의 워드 라인들, 적어도 하나의 접지 선택 라인 및/또는 적어도 하나의 공통 소오스 라인을 포함할 수 있다.
신호 라인들(230)이 적층 낸드 셀어레이(250)의 아래에 배치되는 경우, 적층 낸드 셀어레이(250)와 신호 라인들(230)의 연결은 단순화될 수 있다. 예를 들어, 적층 낸드 셀어레이(250)는 복수의 수직 플러그들(240)을 통해서 그 아래의 신호 라인들(230)과 연결될 수 있다. 이러한 구조에 따르면, 신호 라인들(230)이 기판(210) 상에서 별도의 공간을 차지하지 않고, 또한 신호 라인들(230)의 배치를 위해서 적층 낸드 셀어레이(250)의 크기를 키울 필요가 없다. 따라서 비휘발성 메모리 소자가 고집적화될 수 있다.
한편, 이 실시예의 변형된 예에서, 신호 라인들(230)은 적층 낸드 셀어레이(250) 위에 배치될 수도 있다. 이 경우, 수직 플러그들(240)은 적층 낸드 셀어레 이(250) 위로 신장되고, 신호 라인들(230)은 수직 플러그들(240) 상에 배치될 수 있다.
이 실시예의 다른 변형된 예에서, 신호 라인들(230)은 적층 낸드 셀어레이(250)의 위 또는 아래에 나누어서 배치될 수도 있다. 이 경우, 신호 라인들(230)은 수직 플러그들(240)의 위 또는 아래에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자의 일부 구성을 보다 구체적으로 보여줄 수 있다.
도 2를 참조하면, 기판(도 1의 210) 상에 배치된, 적층 낸드 셀어레이(250)와 신호 라인들(230)의 배치 및 그 연결 관계가 설명될 수 있다. 예를 들어, 신호 라인들(230)은 비트 라인들(BL1, BL2), 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm), 워드 라인들(WL1, WL2 ... WLn-1, WLn), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)을 포함할 수 있다.
예를 들어, 신호 라인들(230)은 적층 낸드 셀어레이(250) 아래에 배치될 수 있다. 비트 라인들(BL1, BL2)은 최하부에 배치되고, 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm), 워드 라인들(WL1, WL2 ... WLn-1, WLn), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)은 적층 낸드 셀어레이(250) 및 비트 라인들(BL1, BL2) 사이에 배열될 수 있다.
적층 낸드 셀어레이(250)는 수직 적층 구조를 갖는 적어도 하나의 세트의 낸드 스트링들, 예컨대 제 1 세트의 낸드 스트링들(NS1) 및 제 2 세트의 낸드 스트링 들(NS2)을 포함할 수 있다. 제 1 세트의 낸드 스트링들(NS1) 및 제 2 세트의 낸드 스트링들(NS2)은 기판(도 1의 210) 상에 일렬로 배열될 수 있다. 한편, 적층 낸드 셀어레이(250)는 복수의 세트들의 낸드 스트링들(미도시)을 더 포함할 수 있고, 이들은 기판(도 1의 210) 상에 매트릭스 형태로 배열될 수 있다.
제 1 세트의 낸드 스트링들(NS1) 및 제 2 세트의 낸드 스트링들(NS2)은 기판(도 1의 210) 상에 수직으로 서로 적층된 복수의 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)을 각각 포함할 수 있다. 적층 낸드 셀어레이(250)는 수직으로 적층되는 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 수를 증가시켜서 메모리 용량을 증가시킬 수 있다. 따라서 이 실시예에 따른 비휘발성 메모리 소자는 고집적화될 수 있다.
낸드 스트링들(NL1, NL2 ... NLi-1, NLi)은 실질적으로 동일한 구조를 가질 수 있고, 실질적으로 기판과 수평한 방향으로 각각 신장될 수 있다. 예를 들어, 각 낸드 스트링(NLj)은 같은 층에 배치된, 복수의 스트링 선택 트랜지스터들(TSS), 복수의 메모리셀들(MC) 및 적어도 하나의 접지 선택 트랜지스터(TGS)를 포함할 수 있다. 스트링 선택 트랜지스터들(TSS) 및 접지 선택 트랜지스터(TGS)는 메모리셀들(MC)을 사이에 두고 서로 반대편에 배치될 수 있다.
제 1 비트 라인(BL1)은 제 1 세트의 낸드 스트링들(NS1)의 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 일단에 공통으로 연결되고, 제 2 비트 라인(BL2)은 제 2 세트의 낸드 스트링들(NS2)의 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 일 단에 공통으로 연결될 수 있다. 공통 소오스 라인(CSL)은 제 1 및 제 2 세트들의 낸드 스트링들(NS1, NS2)의 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 타단에 공통으로 연결될 수 있고, 나아가 메모리셀들(MC)의 바디에 더 연결될 수 있다. 이러한 구조에서 각 비트 라인(BLj)이 각 세트의 낸드 스트링들(NSj)에서 공유되기 때문에, 비트 라인들(BL1, BL2)의 수가 통상적인 경우에 비해서 크게 감소될 수 있고 그 구조도 단순화 될 수 있다.
제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)은 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 신장 방향과 실질적으로 평행하게 신장할 수 있고, 공통 소오스 라인(CSL)은 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 신장 방향과 실질적으로 수직하게 신장할 수 있다. 공통 소오스 라인(CSL)은 제 1 및 제 2 비트 라인들(BL1, BL2) 상에 제공될 수 있다.
워드 라인들(WL1, WL2 ... WLn-1, WLn)은 메모리셀들(MC)의 동작을 제어하도록 제공될 수 있다. 복수의 워드 라인들(WL1, WL2 ... WLn-1, WLn)은 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)에 공통으로 결합될 수 있다. 예를 들어, 워드 라인들(WL1, WL2 ... WLn-1, WLn)은 제 1 및 제 2 세트들의 낸드 스트링들(NS1, NS2)의 메모리셀들(MC)에 공통으로 결합될 수 있다. 예컨대, 각 워드 라인(WLj)은 그 위에 적층된 해당 메모리셀들(MC)의 제어 게이트들에 공통으로 연결될 수 있다.
복수의 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)은 비트 라인들(BL1, BL2)과 메모리셀들(MC) 사이의 신호 전달을 제어하도록 제공될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)은 각 비트 라 인(BLj)의 신호를 해당 세트의 낸드 스트링들(NSj)에서 분리하기 위한 먹싱(muxing) 구조를 제공할 수 있다. 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)의 수(m)는 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 수(i)보다 작거나 같을 수 있다.
스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)은 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)에 공통으로 결합될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)은 제 1 및 제 2 세트들의 낸드 스트링들(NS1, NS2)의 스트링 선택 트랜지스터들(TSS)에 공통으로 결합될 수 있다. 예컨대, 스트링 선택 라인(SSLj)은 그 위에 적층된 스트링 선택 트랜지스터들(TSS)의 게이트들에 공통으로 연결될 수 있다.
적어도 하나의 접지 선택 라인(GSL)은 메모리셀들(MC)과 공통 소오스 라인(CSL)의 신호 연결을 제어하도록 제공될 수 있다. 접지 선택 라인(GSL)은 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)에 공통으로 결합될 수 있다. 예를 들어, 접지 선택 라인(GSL)은 제 1 및 제 2 세트들의 낸드 스트링들(NS1, NS2)의 접지 선택 트랜지스터(TGS)의 게이트들에 공통으로 연결될 수 있다. 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm), 워드 라인들(WL1, WL2 ... WLn-1, WLn) 및 접지 선택 라인(GSL)은 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)의 신장 방향과 실질적으로 수직하게 신장할 수 있고, 제 1 및 제 2 비트 라인들(BL1, BL2) 상에 제공될 수 있다.
한편, 이 실시예의 변형된 예에서, 신호 라인들(230)은 적층 낸드 셀어레이(250) 위에 배치될 수도 있다. 예를 들어, 비트 라인들(BL1, BL2)은 최상부에 배치되고, 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm), 워드 라인들(WL1, WL2 ... WLn-1, WLn), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)은 적층 낸드 셀어레이(250) 및 비트 라인들(BL1, BL2) 사이에 배열될 수 있다.
이 실시예의 다른 변형된 예에서, 신호 라인들(230)은 적층 낸드 셀어레이(250)의 위 또는 아래에 나누어서 배치될 수도 있다. 예를 들어, 비트 라인들(BL1, BL2), 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm), 워드 라인들(WL1, WL2 ... WLn-1, WLn), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL) 가운데 적어도 하나는 적층 낸드 셀어레이(250)의 아래에 배치되고, 나머지는 적층 낸드 셀어레이(250)의 위에 배치될 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 도 4는 도 3의 비휘발성 메모리 소자의 낸드 스트링들의 선택 방법을 보여주는 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 2의 비휘발성 메모리 소자의 일 예로써 제공될 수 있고, 따라서 중복된 설명은 생략된다.
도 3을 참조하면, 도시의 간략화를 위해서, 제 1 세트의 낸드 스트링들(NS1)과 신호 라인들(230)이 도시된다. 낸드 스트링들(NL1, NL2 ... NL7, NL8)의 수는 예시적으로 8개로 도시되었다. 하지만, 이 실시예가 이러한 수치에 제한되는 것은 아니다.
낸드 스트링들(NL1, NL2 ... NL7, NL8)의 수와 스트링 선택 라인들(SSL1, SSL2 ... SSL7, SSL8)의 수는 동일할 수 있다. 각 낸드 스트링(NLj) 내의 스트링 선택 트랜지스터들(TSS)은 적어도 하나의 인핸스먼트-모드(enhancement-mode)의 스트링 선택 트랜지스터(TSSE)와 적어도 하나의 디플리션-모드(depletion-mode)의 스트링 선택 트랜지스터(TSSD)를 포함할 수 있다. 예를 들어, 각 낸드 스트링(NLj) 내의 스트링 선택 트랜지스터들(TSS)은 하나의 인핸스먼트-모드의 스트링 선택 트랜지스터들(TSSE)과 나머지(7개)의 디플리션-모드의 스트링 선택 트랜지스터(TSSD)(점선으로 둘러싸임)를 포함할 수 있다.
스트링 선택 트랜지스터들(TSSE)은 스트링 선택 라인들(SSL1, SSL2 ... SSL7, SSL8)과 일대일로 결합될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(TSSE)은 전체 스트링 선택 트랜지스터들(TSS)의 배치에서 대각선을 따라서 배치될 수 있다.
스트링 선택 트랜지스터들(TSSE)은 통상적으로(normally) 오프(off) 상태에 있고, 해당 스트링 선택 라인(SSLj)에 턴-온(turn-on) 전압이 인가된 경우에만 온(on) 상태로 전환될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(TSSE)이 NMOS인 경우, 턴-온 전압은 문턱 전압 보다 큰 양의 값을 가질 수 있다. 반면, 스트링 선택 트랜지스터(TSSD)는 통상적으로 온 상태에 있고, 해당 스트링 선택 라인(SSLj)에 턴-오프 전압을 인가한 경우에만 오프(off) 상태로 전환될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(TSSD)이 NMOS인 경우, 턴-오프 전압은 문턱 전압보다 작은 음의 값을 가질 수 있다.
따라서 각 낸드 스트링(NLj) 내의 메모리셀들(MC)에 접근하기 위해서는, 해당 스트링 선택 트랜지스터(TSSE)와 결합된 해당 스트링 선택 라인(SSLj)에 턴-온 전압을 인가하고 나머지 스트링 선택 라인들에 턴-오프 전압(0V)을 인가할 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 제 1 비트 라인(BL1)과 낸드 스트링(NL4) 내의 메모리셀들(MC)을 전기적으로 연결하기 위해서는, 해당 스트링 선택 라인(SSL4)에 턴-온 전압(Vcc)을 인가하고, 나머지 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL5 ... SSL8)에 턴-오프 전압(Voff), 예컨대 0V를 인가할 수 있다. 도 4에서 "O"는 턴-온 상태를 나타내고, "X"는 턴-오프 상태를 나타낸다. 이 때, 제 1 비트 라인(BL1)과 나머지 낸드 스트링들(NL1, NL2, NL3, NL5 ... NL8)의 전기적인 연결은 차단된다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 도 6 및 도 7은 도 5의 비휘발성 메모리 소자의 낸드 스트링들의 선택 방법을 보여주는 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 2의 비휘발성 메모리 소자의 일 예로써 제공될 수 있고, 또한 도 3의 변형된 예로써 제공될 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 5를 참조하면, 스트링 선택 라인들(SSL1, SSL2 ... SSL5, SSL6)의 수는 낸드 스트링들(NL1, NL2 ... NL7, NL8)의 수보다 작을 수 있다. 이 실시예에서, 낸드 스트링들(NL1, NL2 ... NL7, NL8)의 수는 23개이고, 스트링 선택 라인들(SSL1, SSL2 ... SSL5, SSL6)의 수는 6개(6 = 2 x 3)이다. 각 낸드 스트링(NLj)의 스트링 선택 라인들(SSL1, SSL2 ... SSL5, SSL6)은 3개의 인핸스먼트-모드의 스트링 선택 트랜지스터들(TSSE) 및 나머지(3개)의 디플리션-모드의 스트링 선택 트랜지스터들(TSSD)을 포함할 수 있다. 각 스트링 선택 라인(SSLj)은 4(23-1)개의 스트링 선택 트랜지스터들(TSSE)과 나머지(4개)의 디플리션-모드의 스트링 선택 트랜지스터들(TSSD)과 결합될 수 있다.
보다 일반화시키면, 낸드 스트링들의 수가 2k개인 경우, 스트링 선택 라인들의 수는 m개(m = 2 x k)이다. 각 낸드 스트링의 스트링 선택 라인들은 k개의 인핸스먼트-모드의 스트링 선택 트랜지스터들(TSSE) 및 나머지(k개)의 디플리션-모드의 스트링 선택 트랜지스터들(TSSD)을 포함할 수 있다. 각 스트링 선택 라인은 2k-1개의 스트링 선택 트랜지스터들(TSSE)과 나머지(2k-1개)의 디플리션-모드의 스트링 선택 트랜지스터들(TSSD)과 결합될 수 있다.
도 5에 도시된 바와 같이, 제 1 세트의 낸드 스트링들(NS1)에서 스트링 선택 트랜지스터들(TSSE)과 디플리션-모드의 스트링 선택 트랜지스터들(TSSD)은 워드 라인들(WL1) 방향으로 갈수록 낸드 스트링들(NL1, NL2 ... NL7, NL8)을 순차로 반씩 분할하도록 배열될 수 있다. 이러한 배치에 따르면, 스트링 선택 라인들(SSL1, SSL2 ... SSL5, SSL6) 가운데 세 개에 턴-온 전압을 인가하고 나머지에 턴-오프 전압(0V)을 인가하면 해당하는 하나의 낸드 스트링에 접근할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 스트링 선택 라인들(SSL1, SSL4, SSL6)에 턴-온 전압(Vcc)을 인가하고, 스트링 선택 라인들(SSL2, SSL3, SSL5)에 턴-오프 전압(Voff), 예컨대 0V를 인가함으로써, 낸드 스트링(NL8)과 제 1 비트 라인(BL1)을 전기적으로 연결할 수 있다. 이 경우, 다른 낸드 스트링들(NL1 ... NL7)과 제 1 비트 라인(BL1)의 전기적인 연결은 차단될 수 있다.
다른 예로, 도 7에 도시된 바와 같이, 스트링 선택 라인들(SSL2, SSL3, SSL6)에 턴-온 전압(Vcc)을 인가하고, 스트링 선택 라인들(SSL1, SSL4, SSL5)에 턴-오프 전압(Voff), 예컨대 0V를 인가함으로써, 낸드 스트링(NL2)과 제 1 비트 라인(BL1)을 전기적으로 연결할 수 있다. 이 경우, 다른 낸드 스트링들(NL1, NL3 ... NL8)과 제 1 비트 라인(BL1)의 전기적인 연결은 차단될 수 있다.
스트링 선택 라인들(SSL1, SSL2 ... SSL5, SSL6)에 턴-온 전압(Vcc)이 인가된 경우를 "1"로 표시하고 턴-오프 전압(Voff), 예컨대 0V가 인가된 경우를 "0"으로 표시한 경우, 각 낸드 스트링(NLj)을 제 1 비트 라인(BL1)과 연결하기 위한 동작 조건은 다음과 같다. 낸드 스트링(NL8)의 [100101]의 전압을, 낸드 스트링(NL7)의 경우 [100110] 전압을, 낸드 스트링(NL6)의 경우 [101001] 전압을, 낸드 스트링(NL5)의 경우 [101010] 전압을, 낸드 스트링(NL4)의 경우 [010101] 전압을, 낸드 스트링(NL3)의 경우 [010110] 전압을, 낸드 스트링(NL2)의 경우 [011001] 전압을, 그리고 낸드 스트링(NL1)의 경우 [011010] 전압을 스트링 선택 라인들(SSL1, SSL2 ... SSL5, SSL6)에 인가할 수 있다.
표 1은 도 2의 비휘발성 메모리 소자의 동작 조건을 나타낸다. 도 8 및 도 9는 도 2의 비휘발성 메모리 소자의 동작 방법을 보여주는 회로도들이다.
프로그램 읽기 소거
SEL_BL 0V Vread FT
USL_BL Vcc FT FT
SSL Vcc/Voff의 조합 FT
SEL_WL Vpgm Vref 0V
USL_WL Vpass Vpass2 0V
GSL Voff Vcc FT
CSL/BD 0V 0V Vers
선택된 비트 라인(SEL_BL)은 비트 라인들(BL1, BL2) 중 선택된 적어도 하나를 나타내고, 비선택된 비트 라인(USL_BL)은 나머지 비트 라인을 나타낼 수 있다. 선택된 워드 라인(SEL_WL)은 워드 라인들(WL1, WL2 ... WLn-1, WLn) 가운데 선택된 적어도 하나를 나타내고, 비선택된 워드 라인(USL_WL)은 나머지 워드 라인들을 나타낼 수 있다.
프로그램 동작의 경우, 선택된 비트 라인(SEL_BL)에 0V를 인가하고, 비선택된 비트 라인(USL_BL)에는 채널 부스팅을 위해서 동작 전압(Vcc)을 인가하고, 선택된 워드 라인(SEL_WL)에는 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드 라인(USL_WL)에는 패스 전압(Vpass)을 인가할 수 있다. 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)에는 도 6 및 도 7을 참조해서 설명한 바와 같이 해당 낸드 스트링(NLi)을 선택하도록 턴-온 전압(Vcc)과 턴-오프 전압(Voff)의 적절한 조합을 인가할 수 있다. 접지 선택 라인(GSL)에는 턴-오프 전압(Voff)을 인가할 수 있다. 예를 들어, 패스 전압(Vpass)은 메모리셀들(MC)의 문턱 전압보다 크고, 프로그램 전압(Vpgm)은 패스 전압(Vpass)보다 클 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 선택된 메모리셀(MC1)에 데이터를 프로그램하기 위해서는 선택된 워드 라인(WL2)에 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드 라인들(WL1, WL3 ... WLn-1, WLn)에 패스 전압(Vpass)을 인가할 수 있다. 한편, 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)에는 전술한 바와 같이, 낸드 스트링(NL3)과 제 1 비트 라인(BL1)을 전기적으로 연결하도록, [010110] 전압을 인가할 수 있다. 이 경우, 선택된 메모리셀(MC1)에는 F-N 터널링을 이용하여 전하가 주입되고, 다른 메모리셀들(MC)에는 채널 부스팅에 의해서 전하 주입이 차단될 수 있다.
읽기 동작의 경우, 선택된 비트 라인(SEL_BL)에 읽기 전압(Vread)을 인가하고, 선택된 워드 라인(SEL_WL)에는 기준 전압(Vref)을 인가하고, 비선택된 워드 라인(USL_WL)에는 제 2 패스 전압(Vpass2)을 인가할 수 있다. 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)에는 도 6 및 도 7을 참조해서 설명한 바와 같이 해당 낸드 스트링(NLi)을 선택하도록 턴-온 전압(Vcc)과 턴-오프 전압(Voff)의 적절한 조합을 인가할 수 있다. 접지 선택 라인(GSL)에는 턴-온 전압(Vcc)을 인가할 수 있다. 제 2 패스 전압(Vpass2)은 메모리셀들(MC)의 문턱 전압보다 크거나 같고 패스 전압(Vpass)보다 작을 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 선택된 메모리셀(MC1)의 데이터 상태를 읽기 위해서는 선택된 워드 라인(WL2)에 기준 전압(Vref)을 인가하고, 비선택된 워드 라인들(WL1, WL3 ... WLn-1, WLn)에 제 2 패스 전압(Vpass2)을 인가할 수 있다. 한편, 스트링 선택 라인들(SSL1, SSL2 ... SSLm-1, SSLm)에는 전술한 바와 같이, 낸드 스트링(NL3)과 제 1 비트 라인(BL1)을 전기적으로 연결하도록, [010110] 전압을 인가할 수 있다. 이 경우, 선택된 메모리셀(MC1)은 그 데이터 상태에 따라서 턴-온 되거나 또는 턴-오프 될 수 있다. 따라서 낸드 스트링(NL3)을 통한 전류를 측정하여 선택된 메모리셀(MC1)의 데이터 상태를 읽어낼 수 있다.
소거 동작의 경우, 선택된 워드 라인(SEL_WL) 및 비선택된 워드 라인(USL_WL)에 0V를 인가한 상태에서, 메모리셀들(MC)의 바디(BD)에 소거 전압(Vers)을 인가할 수 있다. 예를 들어, 공통 소오스 라인(CSL)이 바디(BD)와 결합된 경우, 공통 소오스 라인(CSL)에 소거 전압(Vers)을 인가함으로써 메모리셀들(MC)의 바디(BD)에 소거 전압(Vers)을 인가할 수 있다. 이에 따라, 전체 메모리셀들(MC) 내에 저장된 전하가 F-N(Fowler-Nordheim) 터널링에 의해서 일시에 제거될 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 11은 도 10의 비휘발성 메모리 소자의 평면도이고, 도 12는 도 11의 비휘발성 메모리 소자의 XII-XII'선에서 절취한 단면도이고, 도 13은 도 11의 비휘발성 메모리 소자의 XIII-XIII'선에서 절취한 단면도이다.
도 10 내지 도 13을 참조하면, 제 1 세트의 반도체층들(150a) 및 제 2 세트의 반도체층들(150b)이 기판(110) 상에 수직으로 적층될 수 있다. 반도체층들(150a, 150b)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 반도체층들(150a, 150b)은 드레인 영역들(152), 소오스 영역들(154) 및 바디 영역들(153)을 포함할 수 있다. 예를 들어, 각 반도체층(150a, 150b)은 일단에 드레인 영역(152) 및 타단에 소오스 영역(154)을 포함하고, 드레인 영역(152) 및 소오스 영역(154) 주위에 바디 영역(153)을 포함할 수 있다. 드레인 영역(152)들 및 소오스 영역들(154)은 바디 영역들(153)과 PN 접합을 형성할 수 있다.
제 1 비트 라인(120a)은 제 1 세트의 반도체층들(150a)의 일단에 공통으로 연결되고, 제 2 비트 라인(120b)은 제 2 세트의 반도체층들(150b)의 일단에 공통으로 연결될 수 있다. 예를 들어, 제 1 비트 라인(120a)은 제 1 세트의 반도체층들(150a) 및 기판(110) 상의 절연층(115) 사이에 제공되고, 제 2 비트 라인(120b)은 제 2 세트의 반도체층들(150b) 아래 및 기판(110) 상에 제공될 수 있다. 제 1 및 제 2 비트 라인들(120a, 120b)은 도 1의 제 1 및 제 2 비트 라인(BL1, BL2)에 대응될 수 있다.
제 1 비트 라인(120a)은 제 1 콘택 플러그들(155)을 통해서 제 1 세트의 반도체층들(150a)의 드레인 영역들(152)에 공통으로 연결되고, 제 2 비트 라인(120b)은 제 1 콘택 플러그들(155)을 통해서 제 2 세트의 반도체층들(150b)의 드레인 영역들(152)에 공통으로 연결될 수 있다. 제 1 콘택 플러그들(155)은 제 1 세트의 반도체층들(150a) 또는 제 2 세트의 반도체층들(150b)을 관통하여 기판(110) 상에 수직으로 신장될 수 있다. 제 1 콘택 플러그들(155)은 제 1 세트의 반도체층들(150a) 또는 제 2 세트의 반도체층들(150b)의 드레인 영역(152)과 직접 접촉될 수 있다.
적어도 하나의 공통 소오스 라인(140)은 반도체층들(150a, 150b)에 공통으로 연결될 수 있다. 예를 들어, 공통 소오스 라인(140)은 반도체층들(150a, 150b)의 아래 및 비트 라인들(120a, 120b) 상에 제공될 수 있다. 공통 소오스 라인(140)은 제 2 콘택 플러그(160)를 통해서 반도체층들(150a, 150b)의 소오스 영역들(154) 및 바디 영역들(153)에 공통으로 연결될 수 있다. 예를 들어, 제 2 콘택 플러그(160)는 반도체층들(150a, 150b)을 관통하여 소오스 영역들(154) 및 바디 영역들(153)에 접촉되도록 기판(110) 상으로 수직으로 신장할 수 있다. 제 2 콘택 플러그(160)는 반도체층들(150a, 150b)을 가로질러 기판(110) 상에 수직하게 신장될 수 있다. 공통 소오스 라인(140)은 도 1의 공통 소오스 라인(CSL)에 대응할 수 있다.
복수의 스트링 선택 게이트 전극들(170), 적어도 하나의 접지 선택 게이트 전극(180) 및 복수의 제어 게이트 전극들(190)은 반도체층들(150a, 150b)의 측벽 상에 제공되고 기판(110) 상으로 수직으로 신장할 수 있다. 복수의 스트링 선택 라인들(125), 복수의 워드 라인들(130) 및 적어도 하나의 접지 선택 라인(135)은 반도체층들(150a, 150b)의 아래 및 비트 라인들(120a, 120b) 상에 제공될 수 있다. 스트링 선택 라인들(125)은 스트링 선택 게이트 전극들(170)과 연결되고, 워드 라인들(130)은 제어 게이트 전극들(190)과 연결되고, 접지 선택 라인(135)은 접지 선택 게이트 전극(180)에 연결될 수 있다.
제 1 세트의 반도체층들(150a)과 제어 게이트 전극들(190)의 사이 및 제 2 세트의 반도체층들(150b)과 제어 게이트 전극들(190)의 사이에는 복수의 스토리지 매체들(185)이 제공될 수 있다. 예를 들어, 스토리지 매체들(185)은 제 1 및 제 2 세트의 반도체층들(150a, 150b) 상의 복수의 터널링 절연층들(181), 터널링 절연층들(181) 상의 복수의 전하 저장층들(182) 및 전하 저장층들(182) 상의 복수의 블로킹 절연층들(183)을 포함할 수 있다. 스토리지 매체들(185)은 제어 게이트 전극들(190)을 둘러싸도록 제공될 수 있다.
전하 저장층들(182)은 전하 저장 능력을 가질 수 있다. 예를 들어, 전하 저장층들(182)은 트랩 타입일 수 있고, 예컨대 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 다른 예로, 전하 저장층들(182)은 플로팅 타입일 수 있고, 도핑된 폴리실리콘과 같은 도전체를 포함할 수 있다.
제 1 세트의 반도체층들(150a)과 스트링 선택 게이트 전극들(170)의 사이 및 제 2 세트의 반도체층들(150b)과 스트링 선택 게이트 전극들(170)의 사이에는 복수의 스트링 선택 게이트 절연층(165)이 제공될 수 있다. 스트링 선택 게이트 절연층(165)은 스토리지 매체들(185)과 유사하게 복수의 절연층들(161, 162, 163)을 포함할 수 있다. 하지만, 이 실시예가 이에 제한되는 것은 아니고, 스트링 선택 게이트 절연층(165)은 절연층들(161, 162, 163) 가운데 하나 또는 둘을 포함할 수도 있다.
제 1 세트의 반도체층들(150a)과 접지 선택 게이트 전극들(180)의 사이 및 제 2 세트의 반도체층들(150b)과 접지 선택 게이트 전극들(180)의 사이에는 복수의 접지 선택 게이트 절연층(175)이 제공될 수 있다. 접지 선택 게이트 절연층(175)은 스토리지 매체들(185)과 유사하게 복수의 절연층들(171, 172, 173)을 포함할 수 있다. 하지만, 이 실시예가 이에 제한되는 것은 아니고, 접지 선택 게이트 절연층(175)은 절연층들(171, 172, 173) 가운데 하나 또는 둘을 포함할 수도 있다.
이 실시예에 따르면, 반도체층들(150a, 150b)과 신호 라인들(230), 예컨대 비트 라인들(120a, 120b), 스트링 선택 라인들(125), 워드 라인들(130), 접지 선택 라인(135) 및 공통 소오스 라인(140)의 연결이 수직 연결 구조를 이용하여 단순화 될 수 있다. 따라서 신호 라인들(230)과 반도체층들(120a, 120b)을 결합하기 위해서 별도의 배선 구조를 배치할 필요가 없기 때문에, 이 실시예에 따른 비휘발성 메모리 소자가 고집적화 될 수 있다.
한편, 이 실시예의 변형된 예에서, 신호 라인들(230), 예컨대 비트 라인들(120a, 120b), 스트링 선택 라인들(125), 워드 라인들(130), 접지 선택 라인(135) 및 공통 소오스 라인(140) 가운데 적어도 하나가 반도체층들(150a, 150b) 위에 배치될 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 15는 도 14의 비휘발성 메모리 소자의 평면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 10 내지 도 13의 비휘발성 메모리 소자를 참조할 수 있고 중복된 설명은 생략된다.
도 14 및 도 15를 참조하면, 공통 소오스 라인(140)은 복수의 제 2 콘택 플러그들(160a)을 통해서 반도체층들(150a, 150b)의 소오스 영역들(154) 및 바디 영역들(153)에 공통으로 결합될 수 있다. 예를 들어, 제 2 콘택 플러그들(160a)은 반도체층들(150a, 150b)의 일측 상에 반도체층들(150a, 150b)을 가로질러 기판(110) 상에 수직하게 신장될 수 있다. 제 2 콘택 플러그들(160a)의 측벽들은 반도체층들(150a, 150b)의 일측으로부터 소오스 영역들(154)을 관통하여 바디 영역들(154) 내로 신장될 수 있다. 이에 따라, 제 2 콘택 플러그들(160a)은 소오스 영역들(154) 및 바디 영역들(153)과 직접 접촉될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 평면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 10 내지 도 13의 비휘발성 메모리 소자를 참조할 수 있고 중복된 설명은 생략된다.
도 16을 참조하면, 스토리지 매체들(185a)은 제 1 세트의 반도체층들(150a)과 제어 게이트 전극들(190)의 사이 및 제 2 세트의 반도체층들(150b)과 제어 게이트 전극들(190)의 사이에서 제어 게이트 전극들(190)을 가로질러 신장하는 라인 타입으로 제공될 수 있다. 이 경우, 전하 저장층들(182)은 플로팅-타입이 아닌 트랩-타입으로 제공될 수 있다.
스트링 선택 게이트 절연층(165a)들 및 접지 선택 게이트 절연층들(175a)은 스토리지 매체들(185a)과 연결되도록 제공될 수 있다. 예를 들어, 동일 라인에 배치된, 스트링 선택 게이트 절연층(165a), 스토리지 매체(185a) 및 접지 선택 게이트 절연층(175a)은 서로 연결되어 해당 라인에 배치된 제어 게이트 전극들(190)의 외곽을 둘러싸는 띠 형상을 가질 수 있다. 이러한 스트링 선택 게이트 절연층들(165a), 스토리지 매체들(185a) 및 접지 선택 게이트 절연층들(175a)은 반도체층들(150a, 150b) 사이의 트렌치를 매립하는 일체형으로 형성될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자의 변형된 예에 해당할 수 있고, 따라서 중복된 설명은 생략된다.
도 17을 참조하면, 적어도 하나의 비트 라인(BL1)은 적어도 하나의 제 1 세트의 낸드 스트링들(NS1) 및 적어도 하나의 제 2 세트의 낸드 스트링들(NS2)에 공통으로 연결될 수 있다. 제 1 세트의 낸드 스트링들(NS1) 및 제 2 세트의 낸드 스트링들(NS2)은 바디를 공유하도록 대향 배치될 수 있다. 적어도 하나의 공통 소오스 라인(CSL)은 제 1 세트의 낸드 스트링들(NS1) 및 제 2 세트의 낸드 스트링들(NS2)에 공통으로 연결될 수 있다.
제 1 워드 라인들(WL1o, WL12o ... WLno)은 제 1 세트의 낸드 스트링들(NS1)에 공통으로 결합되고, 제 2 워드 라인들(WL1e, WL12e ... WLne)은 제 2 세트의 낸드 스트링들(NS2)에 공통으로 결합될 수 있다. 제 1 스트링 선택 라인들(SSL1o, SSL2o ... SSLmo)은 제 1 세트의 낸드 스트링들(NS1)에 공통으로 결합되고, 제 2 스트링 선택 라인들(SSL1e, SSL2e ... SSLme)은 제 2 세트의 낸드 스트링들(NS2)에 공통으로 결합될 수 있다. 제 1 접지 선택 라인들(GSL1o, GSL2o ... GSLmo)은 제 1 세트의 낸드 스트링들(NS1)에 공통으로 결합되고, 제 2 접지 선택 라인들(GSL1e, GSL2e ... GSLme)은 제 2 세트의 낸드 스트링들(NS2)에 공통으로 결합될 수 있다.
제 1 스트링 선택 라인들(SSL1o, SSL2o ... SSLmo), 제 1 워드 라인들(WL1o, WL12o ... WLno), 제 1 접지 선택 라인들(GSL1o, GSL2o ... GSLmo) 및 공통 소오스 라인(CSL)은 낸드 스트링들(NS1, NS2)의 아래에 배치될 수 있다. 제 2 스트링 선택 라인들(SSL1e, SSL2e ... SSLme), 제 2 워드 라인들(WL1e, WL12e ... WLne) 및 제 2 접지 선택 라인들(GSL1e, GSL2e ... GSLme)은 낸드 스트링들(NS1, NS2)의 위에 배치될 수 있다.
이 실시예에 따르면, 제 1 낸드 스트링들(NS1)과 제 2 낸드 스트링들(NS2)을 분리해서 동작시킴으로써 데이터 처리 용량을 늘일 수 있다.
이 실시예의 변형된 예에 따르면, 제 1 스트링 선택 라인들(SSL1o, SSL2o ... SSLmo) 및 제 2 스트링 선택 라인들(SSL1e, SSL2e ... SSLme)은 서로 구분되지 않고 제 1 낸드 스트링들(NS1) 및 제 2 낸드 스트링들(NS2) 위 또는 아래에 배치될 수 있고, 예컨대, 도 2의 스트링 선택 라인들(SSL1, SSL2 ... SSLm)로 대체될 수도 있다. 유사하게, 제 1 접지 선택 라인들(GSL1o, GSL2o ... GSLmo) 및 제 2 접지 선택 라인들(GSL1e, GSL2e ... GSLme)은 구분되지 않고 제 1 낸드 스트링들(NS1) 및 제 2 낸드 스트링들(NS2)의 위 또는 아래에 배치될 수 있고, 예컨대 도 2의 접지 선택 라인들(GSL1, GSL2 ... GSLm)로 대체될 수도 있다.
이 경우, 제 1 낸드 스트링들(NS1)의 메모리셀들(MC) 및 제 2 낸드 스트링들(NS2)의 메모리셀들(MC)은 제 1 워드 라인들(WL1o, WL12o ... WLno)과 제 2 워드 라인들(WL1e, WL12e ... WLne)을 분리하여 동작시킴으로써 서로 독립적으로 동작할 수 있다. 따라서, 이 경우에도 제 1 낸드 스트링들(NS1)과 제 2 낸드 스트링들(NS2)을 분리해서 동작시킴으로써 데이터 처리 용량을 늘일 수 있다.
도 18은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 사시도이고, 도 19는 도 18의 비휘발성 메모리 소자의 개략적인 평면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 17의 구조에 대응할 수 있고, 또한 도 10 내지 도 13의 설명을 참조할 수 있다.
도 18 및 도 19를 참조하면, 비트 라인들(120a, 120b 또는 BL1, BL2, BL3, BL4)은 제 1 콘택 플러그들(155)을 통해서 반도체층들(150a, 150b, 150c, 150d)과 연결될 수 있다. 공통 소오스 라인(140 또는 CSL)은 제 2 콘택 플러그들(160)을 통하여 반도체층들(150a, 150b, 150c, 150d)과 연결될 수 있다.
제 1 제어 게이트 전극들(190a)은 반도체층들(150a, 150b, 150c, 150d)의 일측에 배치되고, 제 2 제어 게이트 전극들(190b)은 반도체층들(150a, 150b, 150c, 150d)의 타측에 배치될 수 있다. 제 1 제어 게이트 전극들(190a) 및 제 2 제어 게이트 전극들(190b)은 반도체층들(150a, 150b, 150c, 150d)의 서로 반대편에 배치될 수 있다. 제 1 제어 게이트 전극들(190a) 및 제 2 제어 게이트 전극들(190b)은 반도체층들(150a, 150b, 150c, 150d)을 가로질러 교대로 배치될 수 있다.
제 1 제어 게이트 전극들(190a)은 제 1 워드 라인들(130a 또는 WL1o, WL12o ... WLno)에 공통으로 연결될 수 있고, 제 2 제어 게이트 전극들(190b)은 제 2 워드 라인들(130b 또는 WL1e, WL12e ... WLne)에 공통으로 연결될 수 있다. 제 1 워드 라인들(130a 또는 WL1o, WL12o ... WLno)은 반도체층들(150a, 150b, 150c, 150d)의 아래에 배치될 수 있고, 제 2 워드 라인들(130b 또는 WL1e, WL12e ... WLne)은 반도체층들(150a, 150b, 150c, 150d)의 위에 배치될 수 있다.
제 1 스트링 선택 게이트 전극들(170a)은 반도체층들(150a, 150b, 150c, 150d)의 일측에 배치되고, 제 2 스트링 선택 게이트 전극들(170b)은 반도체층들(150a, 150b, 150c, 150d)의 타측에 배치될 수 있다. 제 1 스트링 선택 게이트 전극들(170a) 및 제 2 스트링 선택 게이트 전극들(170b)은 반도체층들(150a, 150b, 150c, 150d)의 서로 반대편에 배치될 수 있다. 제 1 스트링 선택 게이트 전극들(170a) 및 제 2 스트링 선택 게이트 전극들(170b)은 반도체층들(150a, 150b, 150c, 150d)을 가로질러 교대로 배치될 수 있다.
제 1 스트링 선택 게이트 전극들(170a)은 제 1 스트링 선택 라인들(125a 또는 SSL1o, SSL2o ... SSLmo)에 공통으로 연결될 수 있고, 제 2 스트링 선택 게이트 전극들(170b)은 제 2 스트링 선택 라인들(125b 또는 SSL1e, SSL2e ... SSLme)에 공통으로 연결될 수 있다. 제 1 스트링 선택 라인들(125a 또는 SSL1o, SSL2o ... SSLmo)은 반도체층들(150a, 150b, 150c, 150d)의 아래에 배치될 수 있고, 제 2 스트링 선택 라인들(125b 또는 SSL1e, SSL2e ... SSLme)은 반도체층들(150a, 150b, 150c, 150d)의 위에 배치될 수 있다.
제 1 접지 선택 게이트 전극들(180a)은 반도체층들(150a, 150b, 150c, 150d)의 일측에 배치되고, 제 2 접지 선택 게이트 전극들(180b)은 반도체층들(150a, 150b, 150c, 150d)의 타측에 배치될 수 있다. 제 1 접지 선택 게이트 전극들(180a) 및 제 2 접지 선택 게이트 전극들(180b)은 반도체층들(150a, 150b, 150c, 150d)의 서로 반대편에 배치될 수 있다. 제 1 접지 선택 게이트 전극들(170a) 및 제 2 접지 선택 게이트 전극들(180b)은 반도체층들(150a, 150b, 150c, 150d)을 가로질러 교대로 배치될 수 있다.
제 1 접지 선택 게이트 전극들(180a)은 제 1 접지 선택 라인(135a 또는 GSLo)에 공통으로 연결될 수 있고, 제 2 접지 선택 게이트 전극들(180b)은 제 2 접지 선택 라인들(135b 또는 GSLe)에 공통으로 연결될 수 있다. 제 1 접지 선택 라인(135a 또는 GSLo)은 반도체층들(150a, 150b, 150c, 150d)의 아래에 배치되고, 제 2 접지 선택 라인들(135b 또는 GSLe)은 반도체층들(150a, 150b, 150c, 150d)의 위에 배치될 수 있다.
표 2는 도 18 및 도 19의 비휘발성 메모리 소자의 1/2 bit의 동작 방법을 보여주는 표이다.
1/2 bit 프로그램 읽기 소거
SEL_BL 0V Vread FT
USL_BL Vcc FT FT
SSLo Vcc/Voff의 조합 FT
SSLe Voff FT
SEL_WLo Vpgm Vref 0V
USL_WLo Vpass Vpass2 0V
WLe Voff Voff 0V
GSLo Voff Vcc FT
GSLe Voff Voff FT
CSL/BD 0V 0V Vers
1/2 비트 동작의 경우, 제 1 워드 라인들(WLo)과 결합된 메모리셀들(MC)에 데이터를 저장할 수 있다. 이 경우, 비트 라인(BL), 제 1 워드 라인들(WLo), 제 1 스트링 선택 라인들(SSLo), 제 1 접지 선택 라인(GSLo) 및 공통 소오스 라인(CSL)에 대한 동작은 표 1과 동일하다. 다만, 1/2 비트 동작 시, 제 2 워드 라인들(WLe), 제 2 스트링 선택 라인들(SSLe), 제 2 접지 선택 라인(GSLe)에는 턴-오프 전압(Voff)이 인가될 수 있다.
표 3은 도 18 및 도 19의 비휘발성 메모리 소자의 2/2 bit의 동작 방법을 보여주는 표이다.
2/2 bit 프로그램 읽기 소거
SEL_BL 0V Vread FT
USL_BL Vcc FT FT
SSLe Vcc/Voff의 조합 FT
SSLo 0V FT
SEL_WLe Vpgm Vref 0V
USL_WLe Vpass Vpass2 0V
WLo Voff Voff 0V
GSLe Voff Vcc FT
GSLo Voff Voff FT
CSL/BD 0V 0V Vers
1/2 비트 동작의 경우, 제 2 워드 라인들(WLe)과 결합된 메모리셀들(MC)에 데이터를 저장할 수 있다. 이 경우, 비트 라인(BL), 제 2 워드 라인들(WLe), 제 2 스트링 선택 라인들(SSLe), 제 2 접지 선택 라인(GSLe) 및 공통 소오스 라인(CSL)에 대한 동작은 표 1과 동일하다. 다만, 2/2 비트 동작 시, 제 1 워드 라인들(WLo), 제 1 스트링 선택 라인들(SSLo), 제 1 접지 선택 라인(GSLo)에는 턴-오프 전압(Voff)이 인가될 수 있다.
이러한 동작 방법을 이용하면, 단위셀당 적어도 2 비트의 데이터를 처리할 수 있다. 따라서 이 실시예에 따른 비휘발성 메모리 소자는 멀티-비트 동작을 지원할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 참조할 수 있고, 따라서 중복된 설명은 생략될 수 있다.
도 20을 참조하면, 복수의 낸드 블록들(NB1, NB2)이 서로 적층될 수 있다. 낸드 블록들(NB1, NB2)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 낸드 블록들(NB1, NB2) 내의 적층 낸드 셀어레이(250) 및 신호 라인들(230)은 도 1의 설명을 참조할 수 있다. 다만, 최하층 낸드 블록(NB1)의 비트 라인(BL) 및 공통 소오스 라인(CSL)은 낸드 블록들(NB1, NB2) 내의 낸드 스트링들(NL1, NL2 ... NLi-1, NLi)에 공통으로 연결될 수 있다.
도 21은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 19의 비휘발성 메모리 소자에 대응할 수 있다.
도 21을 참조하면, 기판(110) 상에 낸드 블록들(NB1, NB2)이 적층될 수 있다. 낸드 블록들(NB1, NB2)의 구조는 도 10 내지 도 13의 설명을 참조할 수 있다. 낸드 블록들(NB1, NB2)의 제 1 콘택 플러그들(155)은 서로 수직으로 연결될 수 있다. 또한, 낸드 블록들(NB1, NB2)의 제 2 콘택 플러그들(160)은 서로 수직으로 연결될 수 있다.
하지만, 낸드 블록들(NB1, NB2) 사이에서 스트링 선택 게이트 전극들(125), 제어 게이트 전극들(130) 및 접지 선택 게이트 전극들(135)은 서로 절연층(115)에 의해서 분리될 수 있다. 따라서 낸드 블록들(NB1, NB2)을 분리하여 형성함으로써, 스트링 선택 게이트 전극들(125), 제어 게이트 전극들(130) 및 접지 선택 게이트 전극들(135)을 형성하기 위한 공정에서 애스펙트 비를 낮춤으로써 제조 신뢰성을 향상시킬 수 있다.
도 22는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 20의 비휘발성 메모리 소자의 변형된 예에 해당할 수 있고, 따라서 중복된 설명은 생략된다.
도 22를 참조하면, 낸드 블록들(NB1, NB2) 사이에서 공통 소오스 라인들(CSL)이 분리되어 제공될 수 있다.
도 23 내지 도 26은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 23을 참조하면, 기판(110) 상에 절연층(115)을 형성하고, 절연층(115) 상에 비트 라인(120a)을 형성할 수 있다. 비트 라인(120a) 상에 층간 절연층(122)을 형성하고, 그 위에 스트링 선택 라인들(125), 워드 라인들(130), 접지 선택 라인(135) 및 공통 소오스 라인(140)을 형성할 수 있다. 이어서, 스트링 선택 라인들(125), 워드 라인들(130), 접지 선택 라인(135) 및 공통 소오스 라인(140)을 덮도록 층간 절연층(122)을 형성할 수 있다. 층간 절연층(122)은 하나의 층으로 도시되었지만, 복수의 절연층들의 적층 구조를 포함할 수 있다.
도 24를 참조하면, 층간 절연층(122)을 개재하여 복수의 제 1 반도체층들(150a)을 적층할 수 있다. 제 1 반도체층들(150a)은 단결정의 에피택셜층이거나 또는 다결정층일 수 있다.
도 25를 참조하면, 제 1 반도체층들(150a) 내에 불순물들을 도핑하여 드레인 영역들(152) 및 소오스 영역들(154)을 형성할 수 있다. 드레인 영역들(152) 내에 제 1 반도체층들(150a)을 관통하여 비트 라인(120a) 및 공통 소오스 라인(140)을 노출하도록 제 1 콘택 홀(153) 및 제 2 콘택 홀(156)을 형성할 수 있다. 또한, 제 1 반도체층들(150a)의 측벽을 노출하도록 층간 절연층(154)을 관통하고 제 1 반도체층들(150a)을 가로질러 신장하는 제 3 콘택 홀들(157)을 형성할 수 있다. 제 3 콘택 홀들(157)은 스트링 선택 라인들(125), 워드 라인들(130) 및 접지 선택 라인(135)을 각각 노출할 수 있다.
도 26을 참조하면, 제 1 콘택 홀(153)을 매립하도록 제 1 콘택 플러그(155)를 형성하고, 제 2 콘택 홀(156))을 매립하도록 제 2 콘택 플러그(160)를 형성할 수 있다. 또한, 스트링 선택 라인들(125) 위의 제 3 콘택 홀들(157) 내에 스트링 선택 게이트 절연층들(165) 및 스트링 선택 게이트 전극들(170)을 형성하고, 접지 선택 라인(140) 위의 제 3 콘택 홀들(157) 내에 접지 선택 게이트 절연층(175) 및 접지 선택 게이트 전극(180)을 형성하고, 워드 라인들(130) 위의 제 3 콘택 홀들(157) 내에 스토리지 매체들(185) 및 제어 게이트 전극들(190)을 형성할 수 있다.
도 27은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 참조할 수 있고, 따라서 중복된 설명은 생략될 수 있다.
도 27을 참조하면, 코어 회로 유닛(270)이 기판(210) 상에 제공될 수 있다. 코어 회로 유닛(270)은 적층 낸드 셀어레이(250) 아래에 신호 라인들(230)과 동일한 레벨 또는 유사한 레벨에 제공될 수 있다. 코어 회로 유닛(270)과 신호 라인들(230)은 적층 낸드 셀어레이(250) 아래에서만 서로 연결될 수 있다. 이 실시예에서, 코어 회로 유닛(270)과 바닥 신호 라인(230)은 적층 낸드 셀어레이(250) 아래에 유사한 레벨에 배치되기 때문에 그 연결이 간단해진다.
하지만, 이 실시예의 변형된 예에서, 신호 라인들(230)의 적어도 일부가 적층 낸드 셀어레이(250)의 위에 배치될 수도 있다. 이 경우, 신호 라인들(230)의 일부는 적층 낸드 셀어레이(250)를 가로질러 코어 회로 유닛(270)과 연결될 수 있다.
도 28은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 개략적인 블록도이다. 예를 들어, 이 실시예에 따른 비휘발성 메모리 소자(200)는 도 27의 비휘발성 메모리 소자의 일 예로써 제공될 수 있다.
도 28을 참조하면, 코어 회로 유닛(270)은 제어 로직(271), 로우 디코더(272), 칼럼 디코더(273), 감지 증폭기(274) 및/또는 페이지 버퍼(275)를 포함할 수 있다. 제어 로직(271)은 로우 디코더(272), 칼럼 디코더(273) 및/또는 페이지 버퍼(275)와 통신할 수 있다. 로우 디코더(272)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및/또는 접지 선택 라인들(GSL)을 통해서 적층 구조의 낸드 셀어레이(250)와 통신할 수 있다. 칼럼 디코더(273)는 비트 라인들(BL)을 통해서 낸드 셀어레이(250)와 통신할 수 있다. 감지 증폭기(274)는 낸드 셀어레이(250)로부터 신호가 출력될 때 칼럼 디코더(273)와 연결되고, 낸드 셀어레이(250)로 신호가 전달될 때는 칼럼 디코더(273)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(271)은 로우 어드레스 신호를 로우 디코더(272)에 전달하고, 로우 디코더(272)는 이러한 신호들을 디코딩하여 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 낸드 셀어레이(250)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(271)은 칼럼 어드레스 신호를 칼럼 디코더(273) 또는 페이지 버퍼(275)에 전달하고, 칼럼 디코더(273)는 이 신호를 디코딩하여 비트 라인들(BL)을 통해서 낸드 셀어레이(250)에 칼럼 어드레스 신호를 전달할 수 있다. 적층 낸드 셀어레이(250)의 신호는 칼럼 디코더들(273)을 통해서 감지 증폭기(274)에 전달되고, 여기에서 증폭되어 페이지 버퍼(275)를 거쳐서 제어 로직(271)에 전달될 수 있다.
도 29는 본 발명의 일 실시예에 따른 메모리 카드(400)를 보여주는 개략도이다.
도 29를 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리(420)를 포함할 수 있다. 제어기(410)와 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리(420)는 전술한 실시예들에 따른 비휘발성 메모리 소자들 중 적어도 하나를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 30은 본 발명의 일 실시예에 따른 전자 시스템(500)을 보여주는 블록도이다.
도 30을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(420)는 전술한 실시예들에 따른 비휘발성 메모리 소자들 중 적어도 하나를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 4는 도 3의 비휘발성 메모리 소자의 낸드 스트링들의 선택 방법을 보여주는 회로도이고;
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 6 및 도 7은 도 5의 비휘발성 메모리 소자의 낸드 스트링들의 선택 방법을 보여주는 회로도들이고;
도 8 및 도 9는 도 2의 비휘발성 메모리 소자의 동작 방법을 보여주는 회로도들이고;
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 11은 도 10의 비휘발성 메모리 소자의 평면도이고;
도 12는 도 11의 비휘발성 메모리 소자의 XII-XII'선에서 절취한 단면도이고;
도 13은 도 11의 비휘발성 메모리 소자의 XIII-XIII'선에서 절취한 단면도이고;
도 14는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이고;
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 평면도이고;
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 평면도이고;
도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이고;
도 18은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 사시도이고;
도 19는 도 18의 비휘발성 메모리 소자의 개략적인 평면도이고;
도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이고;
도 21은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 사시도이고;
도 22는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 회로도이고;
도 23 내지 도 26은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 27은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;
도 28은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이고;
도 29는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 30은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록이다.

Claims (67)

  1. 기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및
    상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 적어도 하나의 신호 라인은 각 세트의 낸드 스트링들의 일단에 공통으로 연결된 비트 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 세트의 낸드 스트링들의 타단에 공통으로 연결된 적어도 하나의 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  4. 제 2 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 복수의 워드 라인들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 각 낸드 스트링은 복수의 메모리셀들을 포함하고, 상기 복수의 워드 라인들은 상기 적어도 하나의 세트의 낸드 스트링들의 복수의 메모리셀들에 공통으로 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  6. 제 2 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 복수의 스트링 선택 라인들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 각 낸드 스트링은 복수의 스트링 선택 트랜지스터들을 포함하고, 상기 복수의 스트링 선택 라인들은 상기 적어도 하나의 세트의 낸드 스트링들의 스트링 선택 트랜지스터들에 공통으로 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  8. 제 2 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 접지 선택 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 각 낸드 스트링은 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 적어도 하나의 접지 선택 라인은 상기 적어도 하나의 세트의 낸드 스트링들의 접지 선택 트랜지스터에 공통으로 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  10. 제 1 항에 있어서, 상기 적어도 하나의 세트의 낸드 스트링들은 상기 기판 상에 일렬로 배열된 복수의 세트들의 낸드 스트링들을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  11. 제 10 항에 있어서, 상기 적어도 하나의 신호 라인은 복수의 비트 라인들을 포함하고, 각 비트 라인은 각 세트의 낸드 스트링들에 공통으로 연결된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  12. 제 11 항에 있어서, 상기 적어도 하나의 신호 라인은 복수의 스트링 선택 라인들, 복수의 워드 라인들, 적어도 하나의 접지 선택 라인 및 공통 소오스 라인을 더 포함하고,
    상기 복수의 스트링 선택 라인들, 상기 복수의 워드 라인들, 상기 적어도 하나의 접지 선택 라인 및 상기 공통 소오스 라인은 상기 복수의 세트들의 낸드 스트링들에 공통으로 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  13. 제 1 항 내지 제 12 항의 어느 한 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적층 낸드 셀어레이 아래에 배치된 것을 특징으로 하는 적층 구조의 비 휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 기판 상의 적어도 하나의 수직 플러그를 통하여 상기 적어도 하나의 세트의 낸드 스트링들에 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  15. 제 1 항에 있어서, 상기 적어도 하나의 신호 라인은,
    상기 적층 낸드 셀어레이 아래 및 상기 기판 상에 배치된 적어도 하나의 비트 라인; 및
    상기 적층 낸드 셀어레이 아래 및 상기 적어도 하나의 비트 라인 상에 배치된, 복수의 스트링 선택 라인들, 복수의 워드 라인들, 적어도 하나의 접지 선택 라인 및 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  16. 제 1 항에 있어서, 상기 기판 상의 코어 회로 유닛을 더 포함하고, 상기 코어 회로 유닛은 상기 적어도 하나의 신호 라인과 전기적으로 연결된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  17. 제 16 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적층 낸드 셀어레이 아래에 배치되고, 상기 코어 회로 유닛 및 상기 적어도 하나의 신호 라인은 상 기 적층 낸드 셀어레이 아래에서만 연결된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  18. 제 17 항에 있어서, 상기 코어 회로 유닛은 상기 적어도 하나의 신호 라인 중 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 적어도 하나의 접지 선택 라인에 연결된 로우 디코더를 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  19. 제 17 항에 있어서, 상기 코어 회로 유닛은 상기 적어도 하나의 신호 라인 중 복수의 비트 라인들에 연결된 칼럼 디코더를 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  20. 제 17 항에 있어서, 상기 코어 회로 유닛은,
    상기 적어도 하나의 신호 라인의 일부에 연결된 로우 디코더;
    상기 적어도 하나의 신호 라인의 다른 일부에 연결된 칼럼 디코더;
    상기 칼럼 디코더에 결합된 감지 증폭기;
    상기 감지 증폭기 또는 상기 칼럼 디코더에 결합된 페이지 버퍼; 및
    상기 로우 디코더, 상기 칼럼 디코더 및 상기 페이지 버퍼에 결합된 제어 로직을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  21. 기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및
    상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함하고,
    각 낸드 스트링은 복수의 스트링 선택 트랜지스터들을 포함하고,
    상기 적어도 하나의 신호 라인은,
    각 세트의 낸드 스트링들의 일단에 공통으로 연결된 비트 라인; 및
    상기 적어도 하나의 세트의 낸드 스트링들의 스트링 선택 트랜지스터들에 공통으로 결합된 복수의 스트링 선택 라인들을 포함하고,
    각 낸드 스트링의 스트링 선택 트랜지스터들은 적어도 하나의 디플리션-모드의(depletion-mode)의 스트링 선택 트랜지스터를 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  22. 제 21 항에 있어서, 각 세트의 낸드 스트링들의 수는 각 낸드 스트링의 스트링 선택 트랜지스터들의 수와 같은 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  23. 제 22 항에 있어서, 각 낸드 스트링의 스트링 선택 트랜지스터들은 하나의 인핸스먼트-모드(enhancement-mode)의 스트링 선택 트랜지스터 및 나머지의 디플리 션-모드의(depletion-mode)의 스트링 선택 트랜지스터들을 포함하고,
    상기 적어도 하나의 세트의 낸드 스트링들의 인핸스먼트-모드의 스트링 선택 트랜지스터들은 상기 복수의 스트링 선택 라인들과 일대일로 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  24. 제 21 항에 있어서, 각 낸드 스트링의 스트링 선택 트랜지스터들의 수는 각 세트의 낸드 스트링들의 수보다 적은 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  25. 제 21 항에 있어서, 각 세트의 낸드 스트링들의 수는 2k개이고, 각 낸드 스트링의 스트링 선택 트랜지스터들의 수는 m개(m = 2 x k)(단, k > 2)인 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  26. 제 25 항에 있어서, 각 낸드 스트링의 스트링 선택 트랜지스터들은 k개의 인핸스먼트-모드의 스트링 선택 트랜지스터 및 나머지의 디플리션-모드의 스트링 선택 트랜지스터들을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  27. 제 26 항에 있어서, 각 스트링 선택 라인들은 각 세트의 낸드 스트링들의 2k-1개의 인핸스먼트-모드의 스트링 선택 트랜지스터들과 결합된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  28. 기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 1 세트의 낸드 스트링들에 대향 배치된 적어도 하나의 제 2 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및
    상기 기판 상에 배치되고, 상기 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 2 세트의 낸드 스트링들 중 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  29. 제 28 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 2 세트의 낸드 스트링들의 일단에 공통으로 연결된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  30. 제 29 항에 있어서, 상기 적어도 하나의 신호 라인은 상기 적어도 하나의 제 1 세트의 낸드 스트링들 및 상기 적어도 하나의 제 2 세트의 낸드 스트링들의 타단 에 공통으로 연결된 적어도 하나의 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  31. 제 29 항에 있어서, 상기 적어도 하나의 바닥 신호 라인은,
    상기 적어도 하나의 제 1 세트의 낸드 스트링들에 공통으로 결합된 복수의 제 1 워드 라인들; 및
    상기 적어도 하나의 제 2 세트의 낸드 스트링들에 공통으로 결합된 복수의 제 2 워드 라인들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  32. 제 31 항에 있어서, 상기 복수의 제 1 워드 라인들은 상기 적층 낸드 셀어레이의 아래에 배치되고, 상기 복수의 제 2 워드 라인들은 상기 적층 낸드 셀어레이의 위에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  33. 제 29 항에 있어서, 상기 적어도 하나의 바닥 신호 라인은,
    상기 적어도 하나의 제 1 세트의 낸드 스트링들에 공통으로 결합된 복수의 제 1 스트링 선택 라인들; 및
    상기 적어도 하나의 제 2 세트의 낸드 스트링들에 공통으로 결합된 복수의 제 2 스트링 선택 라인들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  34. 제 33 항에 있어서, 상기 복수의 제 1 스트링 선택 라인들은 상기 적층 낸드 셀어레이의 아래에 배치되고, 상기 복수의 제 2 스트링 선택 라인들은 상기 적층 낸드 셀어레이의 위에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  35. 제 29 항에 있어서, 상기 적어도 하나의 바닥 신호 라인은,
    상기 적어도 하나의 제 1 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 제 1 접지 선택 라인; 및
    상기 적어도 하나의 제 2 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 제 2 접지 선택 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  36. 제 35 항에 있어서, 상기 복수의 제 1 접지 선택 라인들은 상기 적층 낸드 셀어레이의 아래에 배치되고, 상기 복수의 제 2 접지 선택 라인들은 상기 적층 낸드 셀어레이의 위에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  37. 기판; 및
    상기 기판 상에 적층된 복수의 낸드 블록들을 포함하고, 각 낸드 블록들은,
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및
    상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  38. 제 37 항에 있어서, 상기 복수의 낸드 블록들 가운데 최하층 낸드 블록의 적어도 하나의 신호 라인은, 상기 최하층 낸드 블록의 적층 낸드 셀어레이 아래 및 상기 기판 상에 배치되고 상기 복수의 낸드 블록들의 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 연결된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  39. 제 38 항에 있어서, 상기 복수의 낸드 블록들 가운데 최하층 낸드 블록의 적어도 하나의 신호 라인은, 상기 최하층 낸드 블록의 적층 낸드 셀어레이 아래 및 상기 기판 상에 배치되고 상기 복수의 낸드 블록들의 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 연결된 적어도 하나의 공통 소오스 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  40. 제 38 항에 있어서, 각 낸드 블록의 적어도 하나의 신호 라인은 복수의 스트링 선택 라인들, 복수의 워드 라인들, 적어도 하나의 접지 선택 라인 및 적어도 하 나의 공통 소오스 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  41. 기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 반도체층들;
    상기 적어도 하나의 세트의 반도체층들의 적어도 일측 상에 배치되고, 상기 기판 상으로 상기 반도체층들을 가로질러 수직으로 신장하는 복수의 제어 게이트 전극들;
    상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 반도체층들에 공통으로 연결된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  42. 제 41 항에 있어서, 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 세트의 반도체층들을 연결하는 적어도 하나의 제 1 콘택 플러그를 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  43. 제 42 항에 있어서, 상기 적어도 하나의 제 1 콘택 플러그는 상기 적어도 하나의 세트의 반도체층들을 관통하여 상기 기판 상에 수직으로 신장된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  44. 제 41 항에 있어서, 상기 복수의 제어 게이트 전극들에 연결된 복수의 워드 라인들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  45. 제 44 항에 있어서, 상기 적어도 하나의 비트 라인은 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고, 상기 복수의 워드 라인들은 상기 적어도 하나의 세트의 반도체층들 및 상기 적어도 하나의 비트 라인 사이에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  46. 제 41 항에 있어서, 상기 복수의 제어 게이트 전극들 및 상기 적어도 하나의 세트의 반도체층들 사이의 복수의 스토리지 매체들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  47. 제 46 항에 있어서, 상기 복수의 스토리지 매체들은,
    상기 적어도 하나의 세트의 반도체층들 상의 복수의 터널링 절연층들;
    상기 복수의 터널링 절연층들 상의 복수의 전하 저장층들; 및
    상기 복수의 전하 저장층들 상의 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  48. 제 41 항에 있어서, 상기 적어도 하나의 세트의 반도체층들의 일측 상에 상기 기판 상으로 수직하게 신장된 복수의 스트링 선택 게이트 전극들; 및
    상기 복수의 스트링 선택 게이트 전극들에 연결된 복수의 스트링 선택 라인들 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  49. 제 48 항에 있어서, 상기 적어도 하나의 세트의 반도체층들의 일측 상에 상기 기판 상으로 수직으로 신장된 적어도 하나의 접지 선택 게이트 전극; 및
    상기 적어도 하나의 접지 선택 게이트 전극에 연결된 적어도 하나의 접지 선택 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  50. 제 49 항에 있어서, 상기 적어도 하나의 비트 라인은 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고, 상기 복수의 스트링 선택 라인들 및 상기 적어도 하나의 접지 선택 라인은 상기 적어도 하나의 세트의 반도체층들 및 상기 적어도 하나의 비트 라인 사이에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  51. 제 41 항에 있어서, 상기 적어도 하나의 세트의 반도체층들에 공통으로 연결된 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  52. 제 51 항에 있어서, 각 반도체층은 소오스 영역 및 상기 소오스 영역을 둘러싸는 바디 영역을 포함하고, 상기 공통 소오스 라인은 상기 소오스 영역 및 상기 바디 영역에 공통으로 연결된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  53. 제 52 항에 있어서, 상기 적어도 하나의 세트의 반도체층들을 관통하여 상기공통 소오스 라인과 상기 적어도 하나의 세트의 반도체층들의 소오스 영역 및 바디 영역을 연결하는 적어도 하나의 제 2 콘택 플러그를 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  54. 기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 반도체층들;
    상기 적어도 하나의 세트의 반도체층들의 적어도 일측 상에 배치되고, 상기 기판 상으로 상기 반도체층들을 가로질러 수직으로 신장하는 복수의 제 1 제어 게이트 전극들;
    상기 적어도 하나의 세트의 반도체층들의 상기 복수의 제 1 제어 게이트 전극들 반대편 타측 상에 배치되고, 상기 기판 상으로 상기 반도체층들을 가로질러 수직으로 신장하는 복수의 제 2 제어 게이트 전극들; 및
    상기 적어도 하나의 세트의 반도체층들에 공통으로 연결된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  55. 제 54 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들에 연결된 복수의 제 1 워드 라인들; 및
    상기 복수의 제 2 제어 게이트 전극들에 연결된 복수의 제 2 워드 라인들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  56. 제 55 항에 있어서, 상기 복수의 제 1 워드 라인들은 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고, 상기 복수의 제 2 워드 라인들은 상기 적어도 하나의 세트의 반도체층들 위에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  57. 제 54 항에 있어서, 상기 적어도 하나의 세트의 반도체층들의 일측 상에 상기 기판 상으로 수직하게 신장된 복수의 제 1 스트링 선택 게이트 전극들; 및
    상기 적어도 하나의 세트의 반도체층들의 상기 복수의 제 1 스트링 선택 게이트 전극들 반대편 타측 상에 상기 기판 상으로 수직하게 신장된 복수의 제 2 스트링 선택 게이트 전극들을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  58. 제 57 항에 있어서, 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고 상기 복수의 제 1 스트링 선택 게이트 전극들에 연결된 복수의 제 1 스트링 선택 라인들; 및
    상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고 상 기 복수의 제 2 스트링 선택 게이트 전극들에 연결된 복수의 제 2 스트링 선택 라인들 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  59. 제 58 항에 있어서, 상기 복수의 제 1 스트링 선택 라인들은 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고, 상기 복수의 제 2 스트링 선택 라인들은 상기 적어도 하나의 세트의 반도체층들 위에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  60. 제 54 항에 있어서, 상기 적어도 하나의 세트의 반도체층들의 일측 상에 상기 기판 상으로 수직하게 신장된 적어도 하나의 제 1 접지 선택 게이트 전극; 및
    상기 적어도 하나의 세트의 반도체층들의 상기 적어도 하나의 제 1 스트링 선택 게이트 전극 반대편 타측 상에 상기 기판 상으로 수직하게 신장된 적어도 하나의 제 2 접지 선택 게이트 전극을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  61. 제 60 항에 있어서, 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고 상기 적어도 하나의 제 1 접지 선택 게이트 전극에 연결된 적어도 하나의 제 1 접지 선택 라인들; 및
    상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고 상기 적어도 하나의 제 2 접지 선택 게이트 전극들에 연결된 적어도 하나의 제 2 접 지 선택 라인들 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  62. 제 58 항에 있어서, 상기 적어도 하나의 제 1 접지 선택 라인은 상기 적어도 하나의 세트의 반도체층들 아래 및 상기 기판 상에 배치되고, 상기 적어도 하나의 제 2 접지 선택 라인은 상기 적어도 하나의 세트의 반도체층들 위에 배치된 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  63. 제 54 항에 있어서, 상기 적어도 하나의 세트의 반도체층들에 공통으로 연결된 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  64. 제 54 항에 있어서, 상기 적어도 하나의 세트의 반도체층들은 상기 기판 상에 일렬로 배열된 복수의 세트들의 반도체층들을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  65. 제 64 항에 있어서, 상기 적어도 하나의 비트 라인은 상기 복수의 세트들의 반도체층들 아래 및 상기 기판 상의 복수의 비트 라인들을 포함하는 것을 특징으로 하는 적층 구조의 비휘발성 메모리 소자.
  66. 비휘발성 메모리 소자를 포함하는 메모리; 및
    상기 메모리를 제어하기 위한 제어기를 포함하고, 상기 비휘발성 메모리 소자는,
    기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및
    상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함하는 것을 특징으로 하는 메모리 카드.
  67. 비휘발성 메모리 소자를 포함하는 메모리;
    상기 메모리와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하고, 상기 비휘발성 메모리 소자는,
    기판;
    상기 기판 상에 수직으로 적층된 적어도 하나의 세트의 낸드 스트링들을 갖는 적층 낸드 셀어레이; 및
    상기 기판 상에 배치되고, 상기 적어도 하나의 세트의 낸드 스트링들에 공통으로 결합된 적어도 하나의 신호 라인을 포함하는 것을 특징으로 하는 전자 시스템.
KR1020090003016A 2009-01-14 2009-01-14 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템 KR20100083566A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020090003016A KR20100083566A (ko) 2009-01-14 2009-01-14 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
US12/656,043 US8385122B2 (en) 2009-01-14 2010-01-14 Non-volatile memory device having stacked structure, and memory card and electronic system including the same
CN201010171725A CN101853858A (zh) 2009-01-14 2010-01-14 非易失性存储器件及包括该器件的存储卡和电子系统
JP2010006158A JP2010166055A (ja) 2009-01-14 2010-01-14 積層構造の不揮発性メモリ装置、メモリカード及び電子システム
US13/748,163 US8823078B2 (en) 2009-01-14 2013-01-23 Non-volatile memory device having stacked structure, and memory card and electronic system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090003016A KR20100083566A (ko) 2009-01-14 2009-01-14 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템

Publications (1)

Publication Number Publication Date
KR20100083566A true KR20100083566A (ko) 2010-07-22

Family

ID=42318989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090003016A KR20100083566A (ko) 2009-01-14 2009-01-14 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템

Country Status (4)

Country Link
US (2) US8385122B2 (ko)
JP (1) JP2010166055A (ko)
KR (1) KR20100083566A (ko)
CN (1) CN101853858A (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101477690B1 (ko) * 2008-04-03 2014-12-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US10038004B2 (en) * 2009-06-22 2018-07-31 Cypress Semiconductor Corporation NAND memory cell string having a stacked select gate structure and process for for forming same
JP5388814B2 (ja) * 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
KR101688598B1 (ko) * 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP2011258776A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8750040B2 (en) * 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
US8559231B2 (en) * 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
JP5674579B2 (ja) 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101857529B1 (ko) 2011-11-08 2018-05-15 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
CN103904031B (zh) * 2012-12-26 2016-11-09 旺宏电子股份有限公司 半导体结构制造方法及制成的结构
KR102025111B1 (ko) 2013-01-11 2019-09-25 삼성전자주식회사 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
JP6746868B2 (ja) * 2013-11-13 2020-08-26 旺宏電子股▲ふん▼有限公司 スタック型３ｄメモリ、およびメモリ製造方法
US9112051B1 (en) 2014-08-04 2015-08-18 Avalanche Technology, Inc. Three-dimensional flash memory device
US9583539B2 (en) * 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9349458B2 (en) * 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
US9613975B2 (en) * 2015-03-31 2017-04-04 Sandisk Technologies Llc Bridge line structure for bit line connection in a three-dimensional semiconductor device
KR102296741B1 (ko) * 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템
US9953995B2 (en) * 2015-07-20 2018-04-24 Schiltron Corporation Independent vertical-gate 3-D NAND memory circuit
TWI580012B (zh) * 2015-08-11 2017-04-21 旺宏電子股份有限公司 記憶體元件及其製作方法
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9672917B1 (en) * 2016-05-26 2017-06-06 Sandisk Technologies Llc Stacked vertical memory array architectures, systems and methods
KR102289598B1 (ko) 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
KR20200078048A (ko) * 2018-12-21 2020-07-01 에스케이하이닉스 주식회사 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US20230140731A1 (en) * 2021-11-04 2023-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207592B2 (ja) * 1993-03-19 2001-09-10 株式会社東芝 不揮発性半導体記憶装置
JP2005116119A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
US7589368B2 (en) * 2005-03-21 2009-09-15 Micronix International Co., Ltd. Three-dimensional memory devices
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
KR100850508B1 (ko) 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
KR20090037690A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US7867831B2 (en) * 2008-05-28 2011-01-11 Hynix Semiconductor Inc. Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack
KR101469106B1 (ko) * 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법
US8044448B2 (en) * 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR101558851B1 (ko) * 2009-01-06 2015-10-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法

Also Published As

Publication number Publication date
US20130161727A1 (en) 2013-06-27
US8385122B2 (en) 2013-02-26
JP2010166055A (ja) 2010-07-29
CN101853858A (zh) 2010-10-06
US20100177566A1 (en) 2010-07-15
US8823078B2 (en) 2014-09-02

Similar Documents

Publication Publication Date Title
KR20100083566A (ko) 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
US10680004B2 (en) Semiconductor memory device of three-dimensional structure
US10354730B2 (en) Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US11233068B2 (en) Nonvolatile memory device having a vertical structure and a memory system including the same
US10566343B2 (en) Semiconductor memory device including 3-dimensional structure and method for manufacturing the same
US8133784B2 (en) Method of fabricating non-volatile memory device having vertical structure
KR101527195B1 (ko) 수직 구조의 비휘발성 메모리 소자
US10615173B2 (en) Three dimensional semiconductor memory devices
US8824209B2 (en) Non-volatile memory device having vertical structure and method of operating the same
TWI518850B (zh) 非揮發性記憶體裝置、其操作方法以及包含該方法裝置之記憶體系統
US20210036015A1 (en) Nonvolatile memory device having a vertical structure and a memory system including the same
US20110227141A1 (en) Non-volatile memory devices having vertical channel structures and related fabrication methods
JP2011044222A (ja) Ｎａｎｄ型フラッシュメモリ
KR20100032211A (ko) 비휘발성 메모리 소자 및 그 동작 방법
US8797780B2 (en) Memory device having sub-bit lines and memory system
US8976601B2 (en) Semiconductor memory apparatus
CN114078875A (zh) 包括擦除晶体管的非易失性存储装置
US20130092996A1 (en) Nand flash memory devices
US20080079055A1 (en) Non-volatile memory device
US10854294B1 (en) Semiconductor memory device having pass transistors
KR20220085617A (ko) 메모리 카드

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid