KR20100032211A - 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents

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Abstract

비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 적어도 하나의 게이트 전극은 적어도 하나의 반도체 기둥의 제 1 측벽 상에 제공된다. 적어도 하나의 제어 게이트 전극은 상기 적어도 하나의 반도체 기둥의 제 2 측벽 상에 배치된다. 적어도 하나의 전하 저장층은 상기 적어도 하나의 반도체 기둥의 제 2 측벽 및 상기 적어도 하나의 제어 게이트 전극 사이에 제공된다.

Description

비휘발성 메모리 소자 및 그 동작 방법{Non-volatile memory devices and method of operating the same}
본 발명은 반도체 소자에 관한 것이고, 특히 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 반도체층을 이용한 적층 구조의 비휘발성 메모리 소자가 고려되고 있다.
하지만, 비휘발성 메모리 소자의 스케일링 다운에 따라서 그 동작 신뢰성을 확보하기 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 동작 신뢰성이 높은 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 비휘발성 메모리 소자의 신뢰성을 높이기 위한 동작 방법을 제공하는 데 있다.
본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 반도체 기둥이 제공된다. 적어도 하나의 게이트 전극은 상기 적어도 하나의 반도체 기둥의 제 1 측벽 상에 제공된다. 적어도 하나의 제어 게이트 전극은 상기 적어도 하나의 반도체 기둥의 제 2 측벽 상에 제공된다. 적어도 하나의 전하 저장층은 상기 적어도 하나의 반도체 기둥의 제 2 측벽 및 상기 적어도 하나의 제어 게이트 전극 사이에 제공된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 반도체 기둥의 제 2 측벽 및 상기 적어도 하나의 반도체 기둥 사이에 적어도 하나의 터널링 절연층이 더 제공되고, 상기 적어도 하나의 전하 저장층 및 상기 적어도 하나의 제어 게이트 전극 사이에 적어도 하나의 블로킹 절연층이 더 제공될 수 있다. 나아가, 상기 적어도 하나의 반도체 기둥의 제 1 측벽 및 상기 적어도 하나의 게이트 전극 사이에 적어도 하나의 게이트 절연층이 더 제공될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 게이트 전극은 상기 반도체 기둥의 제 1 측벽을 따라 이격 배치된 복수의 게이트 전극들을 포함 수 있다. 나아가, 상기 적어도 하나의 제어 게이트 전극은 상기 반도체 기둥의 제 2 측벽을 따라 이격 배치된 복수의 제어 게이트 전극들을 포함할 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 적어도 하나의 반도체 기둥은 매트릭스로 배열된 복수의 반도체 기둥들을 포함할 수 있다. 나아가, 상기 적어도 하나의 게이트 전극은 상기 복수의 반도체 기둥들의 제 1 측벽들 상의 복수의 게이트 전극들을 포함하고, 상기 적어도 하나의 제어 게이트 전극은 상기 복수의 반도체 기둥들의 제 2 측벽들 상의 복수의 제어 게이트 전극들을 포함할 수 있다. 더 나아가, 상기 복수의 게이트 전극들 가운데 같은 층에 배치된 게이트 전극들에 공유로 결합된 공통 게이트 라인이 더 제공되고, 상기 복수의 제어 게이트 전극들 가운데 같은 층에 배치된 제어 게이트 전극들에 공유로 결합된 공통 제어 게이트 라인이 더 제공될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 반도체 기둥이 제공된다. 복수의 보조 트랜지스터들은 상기 적어도 하나의 반도체 기둥의 제 1 측벽 상에 제공된다. 복수의 메모리셀들은 상기 적어도 하나의 반도체 기둥의 제 2 측벽 상에 상기 복수의 보조 트랜지스터들에 대향 배치된다. 복수의 보조 라인들은 상기 복수의 보조 트랜지스터들에 각각 결합된다. 복수의 워드 라인들은 상기 복수 의 메모리셀들에 각각 결합된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 상기 복수의 메모리셀들 가운데 선택 메모리셀에 데이터를 프로그램할 수 있다. 상기 프로그램 단계 동안, 상기 복수의 메모리셀들 가운데 상기 선택 메모리셀을 제외한 비선택 메모리셀들은 턴-오프(turn-off)되고, 상기 비선택 메모리셀들에 대향 배치된 상기 복수의 보조 트랜지스터들 중 비선택 보조 트랜지스터들은 턴-온(turn-on) 될 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 일 예에 의하면, 상기 선택 메모리셀의 데이터를 읽는 단계를 더 포함할 수 있다. 상기 읽는 단계 동안, 상기 복수의 메모리셀들 가운데 상기 선택 메모리셀을 제외한 비선택 메모리셀들은 턴-오프(turn-off)되고, 상기 비선택 메모리셀들에 대향 배치된 상기 복수의 보조 트랜지스터들 중 비선택 보조 트랜지스터들은 턴-온(turn-on) 될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 따르면, 반도체 기둥을 기준으로 메모리셀들에 대향되게 보조 트랜지스터들을 배치할 수 있다. 이에 따라, 보조 트랜지스터들을 턴-온 시킴으로써 메모리셀들을 턴-온 시키지 않고 반도체 기둥 내에 채널 또는 인버젼(inversion) 영역을 형성할 수 잇다.
따라서, 하나의 메모리셀의 프로그램 동작 동안, 다른 메모리셀들 내 전하의 변동으로 인한 프로그램 교란(program disturbance)이 방지될 수 있다. 또한, 하나의 메모리셀의 읽기 동작 동안, 다른 메모리셀 내 전하의 변동으로 인한 읽기 교 란(reading disturbance)이 방지될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술 분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 제 1 측벽(102) 및 제 2 측벽(104)을 갖는 반도체 기둥(110)이 제공될 수 있다. 예를 들어, 제 1 측벽(102) 및 제 2 측벽(104)은 서로 반대되는 측벽들을 지칭할 수 있다. 반도체 기둥(110)은 전하의 도전 채널로 이용될 수 있다. 예를 들어, 반도체 기둥(110)은 반도체 에피택셜층(epitaxial layer)을 포함할 수 있다. 반도체 에피택셜층은 단결정 구조의 반도체 박막을 지칭할 수 있다.
게이트 전극(120)은 반도체 기둥(110)의 제 1 측벽(102) 상에 제공될 수 있 다. 예를 들어, 게이트 전극(120)은 반도체 기둥(110)을 가로질러 신장될 수 있고, 나아가 게이트 전극(120)과 반도체 기둥(110)은 서로 직교하도록 배치될 수 있다. 게이트 절연층(115)은 반도체 기둥(110)의 제 1 측벽(102)과 게이트 전극(120) 사이에 제공될 수 있다. 예를 들어, 게이트 절연층(115)은 반도체 기둥(110)과 게이트 전극(120)의 교차 부분에 개재될 수 있다. 나아가, 게이트 절연층(115)은 반도체 기둥(110) 및/또는 게이트 전극(120)을 따라서 신장될 수도 있다.
제어 게이트 전극(140)은 반도체 기둥(110)의 제 2 측벽(104) 상에 제공될 수 있다. 예를 들어, 제어 게이트 전극(140)은 반도체 기둥(110)을 기준으로 게이트 전극(120)과 서로 반대면에 배치될 수 있다. 제어 게이트 전극(140)은 반도체 기둥(110)을 가로질러 신장하고, 나아가 반도체 기둥(110)과 서로 직교하도록 배치될 수 있다. 선택적으로, 제어 게이트 전극(140)은 게이트 전극(120)과 평행하게 신장될 수 있다.
전하 저장층(130)은 반도체 기둥(110)의 제 2 측벽(104) 및 제어 게이트 전극(140) 사이에 제공될 수 있다. 터널링 절연층(125)은 반도체 기둥(110)의 제 2 측벽(104) 및 전하 저장층(130) 사이에 개재될 수 있다. 블로킹 절연층(135)은 전하 저장층(130) 및 제어 게이트 전극(140) 사이에 개재될 수 있다. 예를 들어, 터널링 절연층(125), 전하 저장층(130) 및 블로킹 절연층(135)은 반도체 기둥(110)과 제어 게이트 전극(140)의 교차 부분에 개재될 수 있고, 나아가 반도체 기둥(110) 및/또는 제어 게이트 전극(140)을 따라서 신장될 수도 있다.
전하 저장층(130)은 전하 저장 능력을 가질 수 있다. 예를 들어, 전하 저장 층(130)은 전하 저장 방식에 따라서 플로팅 타입 또는 트랩 타입을 포함할 수 있다. 플로팅 타입의 경우, 전하 저장층(130)은 도전 물질, 예컨대 금속 또는 폴리실리콘을 포함할 수 있다. 트랩 타입의 경우, 전하 저장층(130)은 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
터널링 절연층(125)은 반도체 기둥(110)과 전하 저장층(130) 사이에서 전하의 터널링 경로를 제공할 수 있다. 블로킹 절연층(135)은 전하 저장층(130)과 제어 게이트 전극(140) 사이의 전하의 이동을 차단할 수 있다. 터널링 절연층(125) 및 블로킹 절연층(135)은 적절한 절연 물질, 예컨대, 산화물, 질화물 및 고유전율 물질 가운데 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 고유전율 물질은 산화물 및 질화물 보다 높은 유전 상수를 갖는 유전 물질을 지칭할 수 있다.
반도체 기둥(110)은 제어 게이트 전극(140) 또는 게이트 전극(120)에 의해서 공통으로 제어될 수 있도록 적절하게 얇은 두께를 가질 수 있다. 이에 따라, 제어 게이트 전극(140)을 이용하지 않고, 게이트 전극(120)을 이용하여 반도체 기둥(110)에 채널로 기능하는 인버젼(inversion) 영역을 형성할 수 있다. 따라서, 비휘발성 메모리 소자의 동작 동안, 제어 게이트 전극(140)에 높은 전압을 인가하는 회수를 크게 줄일 수 있기 때문에, 전하 저장층(130) 내의 전하에 인가되는 전압 스트레스를 크게 줄일 수 있다. 이에 따라, 전하 저장층(130) 내의 전하의 안정성이 높아질 수 있다.
도 3은 도 1의 비휘발성 메모리 소자의 등가 회로도이다.
도 1 내지 도 3을 같이 참조하면, 반도체 기둥(110)은 비트 라인(BL)에 결합될 수 있다. 반도체 기둥(110) 및 그 제 1 측벽(102) 상의 구조물은 보조 트랜지스터(TA)를 형성할 수 있다. 예를 들어, 보조 트랜지스터(TA)는 모스(MOS) 트랜지스터일 수 있다. 반도체 기둥(110) 및 그 제 2 측벽(104) 상의 구조물은 메모리셀(TM)을 형성할 수 있다. 메모리셀(TM)은 전하-기초(charge based) 비휘발성 메모리 소자, 예컨대 플래시 메모리 소자의 단위셀을 구성할 수 있다. 보조 트랜지스터(TA)의 게이트 전극(120)은 보조 라인(AL)에 결합될 수 있다. 메모리셀(TM)의 제어 게이트 전극(140)은 워드 라인(WL)에 결합될 수 있다.
보조 트랜지스터(TA) 및 메모리셀(TM) 가운데 어느 하나가 턴-온(turn-on) 되면, 반도체 기둥(110)에는 전하의 이동 통로가 되는 채널이 형성될 수 있다. 따라서, 보조 트랜지스터(TA) 및 메모리셀(TM)은 채널을 공유하는 구조를 가질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1 내지 도 3의 비휘발성 메모리 소자를 이용한 것이고, 따라서 중복된 설명은 생략된다.
도 4를 참조하면, 복수의 게이트 전극들(120)은 반도체 기둥(110)의 제 1 측 벽(102) 상에 제공될 수 있다. 예를 들어, 게이트 전극들(120)은 반도체 기둥(110)을 따라서 제 1 측벽(102) 상에 이격 배치될 수 있다. 복수의 게이트 절연층들(115)은 반도체 기둥(110) 및 게이트 전극들(120) 사이에 개재될 수 있다. 게이트 절연층들(115)은 반도체 기둥(110)을 따라서 신장되어 서로 연결될 수도 있다.
복수의 제어 게이트 전극들(140)은 반도체 기둥(110)의 제 2 측벽(104) 상에 제공될 수 있다. 예를 들어, 제어 게이트 전극들(140)은 반도체 기둥(110)을 따라서 제 2 측벽(104) 상에 이격 배치되고, 반도체 기둥(110)을 중심으로 게이트 전극들(120)에 대향 배치될 수 있다. 복수의 터널링 절연층들(125), 복수의 전하 저장층들(130) 및 복수의 블로킹 절연층들(135)의 적층 구조는 반도체 기둥(110) 및 제어 게이트 전극들(140) 사이에 개재될 수 있다. 복수의 터널링 절연층들(125), 복수의 전하 저장층들(130) 및 복수의 블로킹 절연층들(135)의 적층 구조는 반도체 기둥(110)을 따라서 신장될 수 있다.
게이트 전극들(120) 및 제어 게이트 전극들(140)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
도 5는 도 4의 비휘발성 메모리 소자의 등가 회로도이다.
도 4 및 도 5를 같이 참조하면, 복수의 보조 트랜지스터들(TA)은 반도체 기둥(110)의 제 1 측벽(102) 상에 제공될 수 있다. 복수의 메모리셀들(TM)은 반도체 기둥(110)의 제 2 측벽(104) 상에 보조 트랜지스터들(TA)에 대향되게 제공될 수 있다. 복수의 보조 라인들(AL1, AL2, AL3, AL4)은 보조 트랜지스터들(TA)의 게이트 전 극들(120)에 각각 결합될 수 있다. 복수의 워드 라인들(WL1, WL2, WL3, WL4)은 메모리셀들(TM)의 제어 게이트 전극들(140)에 각각 결합될 수 있다.
이러한 메모리셀들(TM)은 낸드-구조를 형성할 수 있다. 비트 라인(BL)의 신호는 메모리셀들(TM)뿐만 아니라 보조 트랜지스터들(TA)을 제어하여 제어될 수 있다.
이하에서는 본 발명의 실시예들에 따른 비휘발성 메모리 소자들의 동작 방법에 대해서 설명한다. 도 6은 본 발명의 실시예들에 따른 비휘발성 메모리소자의 프로그램 동작을 보여주는 회로도이다. 도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 읽기 동작을 보여주는 회로도이다.
표 1은 비휘발성 메모리 소자의 동작 조건을 나타낸다.
프로그램 읽기 소거
SEL_WL Vpgm Vref 0V
USL_WL 0V/FT 0V/FT 0V
SEL_AL 0V/FT 0V/FT FT
USL_AL Vpass Vread FT
BL 0V Vcc FT
BD 0V 0V Vers
선택 워드 라인(SEL_WL)은 워드 라인들(...WLn-3, WLn-2, WLn-1, WLn...) 가운데 선택된 하나를 나타내고, 비선택 워드 라인들(USL_WL)은 선택 워드 라인(SEL_WL)을 제외한 나머지를 지칭한다. 선택 보조 라인(SEL_AL)은 보조 라인들(...ALn-3, ALn-2, ALn-1, ALn...) 가운데 선택된 하나를 나타내고, 비선택 보조 라인들(USL_AL)은 선택 보조 라인(SEL_AL)을 제외한 나머지를 지칭한다. 선택 워드 라인(SEL_WL)과 선택 보조 라인(SEL_AL)은 서로 대향 배치될 수 있다. 바디(BD)는 메모리셀들(TM)의 바디를 지칭하고, 도 4에서 반도체 기둥(110)에 해당할 수 있다.
도 6 및 도 7은 워드 라인(WLn-1)이 선택 워드 라인(SEL_WL)이고, 보조 라인(ALn-1)이 선택 보조 라인(SEL_AL)인 경우를 예시적으로 나타낸다. 이에 따르면, 선택 워드 라인(SEL_WL)은 선택 메모리셀(TM2)에 결합되고, 선택 보조 라인(SEL_AL)은 선택 보조 트랜지스터(TA2)에 결합될 수 있다. 선택 메모리셀(TM2)과 선택 보조 트랜지스터(TA2)는 서로 대향 배치될 수 있다. 비선택 워드 라인들(USL_WL)은 비선택 메모리셀들(TM1)에 결합되고, 비선택 보조 라인들(USL_AL)은 비선택 보조 트랜지스터들(TA1)에 결합될 수 있다.
예를 들어, 선택 메모리셀(TM2)에 데이터를 프로그램하는 단계가 제공될 수 있다. 프로그램 동작 동안, 선택 워드 라인(SEL_WL)에는 프로그램 전압(Vpgm)을 인가하고, 비선택 보조 라인들(USL_AL)에는 패스 전압(Vpass)을 인가할 수 있다. 비트 라인(BL), 비선택 워드 라인들(USL_WL) 및 선택 보조 라인(SEL_AL)은 접지되거나("0V"로 표시) 또는 플로팅될 수 있다("FT"로 표시).
도 6에 도시된 바와 같이, 프로그램 동작 동안, 비선택 메모리셀들(TM1) 및 선택 보조 트랜지스터(TA2)는 턴-오프 되고, 대신 비선택 보조 트랜지스터들(TA1)이 턴-온 된다. 선택 메모리셀(TM2)에는 F-N 터널링에 의해서 전하가 주입될 수 있다. 따라서, 비선택 메모리셀들(TM1)에 전압 스트레스를 주지 않으면서도, 비선택 메모리셀들(TM1) 아래의 반도체 기둥(도 4의 110)에 채널(또는 인버젼 영역)이 형성될 수 있다. 따라서, 프로그램 동작 동안, 비선택 메모리셀들(TM1) 내 전하의 변동으로 인한 프로그램 교란(program disturbance)이 방지될 수 있다.
선택 메모리셀(TM2)의 데이터를 읽는 단계가 제공될 수 있다. 읽기 동작 동안, 비트 라인(BL)에 동작 전압(Vcc)을 인가하고, 선택 워드 라인(SEL_WL)에 참조 전압(Vref)을 인가하고, 비선택 보조 라인들(USL_AL)에 읽기 전압(Vread)을 인가할 수 있다. 나아가, 비선택 워드 라인들(USL_WL) 및 선택 보조 라인(SEL_AL)은 접지되거나("0V"로 표시) 또는 플로팅될 수 있다("FT"로 표시). 읽기 전압(Vread)은 비선택 보조 트랜지스터들(TA1)을 턴-온 시키는 범위에서 선택될 수 있으며, 패스 전압(Vpass)보다 작을 수 있다.
도 7에 도시된 바와 같이, 읽기 동작 동안, 비선택 메모리셀들(TM1) 및 선택 보조 트랜지스터(TA2)는 턴-오프 되고, 대신 비선택 보조 트랜지스터들(TA1)이 턴-온 된다. 선택 메모리셀(TM2)은 전하 저장 여부에 따라서 턴-온 또는 턴-오프 된다. 따라서, 비선택 메모리셀들(TM1)에 전압 스트레스를 주지 않으면서도, 비선택 메모리셀들(TM1) 아래의 반도체 기둥(도 4의 110)에 채널(또는 인버젼 영역)이 형성될 수 있다. 따라서, 읽기 동작 동안, 비선택 메모리셀들(TM1) 내 전하의 변동으로 인한 읽기 교란(reading disturbance)이 방지될 수 있다.
메모리셀(TM1, TM2)의 데이터를 일시에 지우는 블록 소거 단계가 제공될 수 있다. 소거 동작 동안, 선택 워드 라인(SEL_WL) 및 비선택 워드 라인들(USL_WL)에 0V를 인가하고, 바디(BD)에는 소거 전압(Vers)을 인가할 수 있다. 선택 보조 라인(SEL_AL) 및 비선택 보조 라인들(USL_AL)은 플로팅 될 수 있다("FT"로 표시).
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 4의 비휘발성 메모리 소자를 이용한 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 8을 참조하면, 복수의 반도체 기둥들(110)이 행과 열의 매트릭스 형태로 배열될 수 있다. 게이트 전극들(120)은 반도체 기둥들(110)의 제 1 측벽(102) 상에 제공될 수 있다. 제어 게이트 전극들(140)은 반도체 기둥들(110)의 제 2 측벽(104) 상에 제공될 수 있다. 게이트 전극들(120) 및 제어 게이트 전극들(140)은 반도체 기둥들(110)의 제 1 및 제 2 측벽들(102, 104)을 따라서 이격 배치되고, 나아가 반도체 기둥들(110)을 가로질러 신장될 수 있다. 따라서, 게이트 전극들(120) 및 제어 게이트 전극들(140)은 3차원적으로 배치될 수 있다.
같은 행에 배열된 반도체 기둥들(110)은 제 1 측벽들(102)이 서로 마주보고 제 2 측벽들(104)이 서로 마주보도록 배열될 수 있다. 같은 열에 배열된 반도체 기둥들(110)은 게이트 전극들(120) 및 제어 게이트 전극들(140) 사이에 이격 배열될 수 있다.
이 실시예에서, 반도체 기둥들(110), 게이트 전극들(120) 및 제어 게이트 전극들(140)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
선택적으로, 반도체 기둥들(110)은 기판(101) 상에 수직으로 신장될 수도 있다. 따라서, 낸드 구조의 스트링들은 기판에 수직으로 신장될 수 있다. 하지만, 이 실시예는 이러한 예에 제한되지 않는다. 예를 들어, 반도체 기둥들(110)은 기판(101)과 평행하게 배치될 수도 있다.
도 9는 도 8의 비휘발성 메모리 소자의 일부분에 대한 등가 회로도이다. 예를 들어, 도 9는 도 8의 구조에서 2층 2행 구조, 즉 4 x 2 x 2 구조만을 예시적으로 도시할 수 있다.
도 8 및 도 9를 같이 참조하면, 메모리셀들(TM) 및 보조 트랜지스터들(TA)은 3차원으로 적층될 수 있다. 제 1 층의 메모리셀들(TM)은 워드 라인들(WL11, WL12, WL13)에 결합되고, 제 1 층의 보조 트랜지스터들(TA)은 보조 라인들(AL11, AL12)에 결합될 수 있다. 제 2 층의 메모리셀들(TM)은 워드 라인들(WL21, WL22, WL23)에 결합되고, 제 2 층의 보조 트랜지스터들(TA)은 보조 라인들(AL21, AL22)에 결합될 수 있다. 제 1 층의 메모리셀들(TM)과 제 2 층의 메모리셀들(TM)은 낸드 구조로 결합될 수 있다.
도 10은 본 발명의 더 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 8의 비휘발성 메모리 소자에 일부 구성을 추가한 것이고, 따라서 중복된 설명은 생략된다.
도 10을 참조하면, 각 층의 게이트 전극들(120)은 각 층의 공통 게이트 라인(160)에 결합될 수 있다. 각 층의 제어 게이트 전극들(140)은 각 층의 공통 제어 게이트 라인(170)에 결합될 수 있다. 각 층의 게이트 전극들(120)이 서로 결합되고 각 층의 공통 제어 게이트 라인(170)이 서로 결합되어도, 반도체 기둥들(110)이 서로 분리되어 선택될 수 있기 때문에 메모리셀들은 분리되어 동작될 수 있다.
도 11은 도 10의 비휘발성 메모리 소자의 일부분에 대한 등가 회로도이다.
도 11을 참조하면, 워드 라인들(WL11, WL12, WL13)은 공통 워드 라인(CWL1)에 공유로 결합되고, 워드 라인들(WL21, WL22, WL23)은 공통 워드 라인(CWL2)에 공유로 결합될 수 있다. 보조 라인들(AL11, AL12)은 공통 보조 라인(CAL1)에 공유로 결합되고, 보조 라인들(AL21, AL22)은 공통 보조 라인(CAL2)에 공유로 결합될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 칩(300)을 보여주는 블록도이다.
도 12를 참조하면, 메모리셀 어레이(310)는 도 1 내지 도 11에서 설명한 비휘발성 메모리 소자들 가운데 어느 하나의 구조를 포함할 수 있다. 메모리셀 어레이(310)는 X-버퍼 & 로우 디코더(320) 및 Y-버퍼 & 칼럼 디코더(330)와 신호를 주고받도록 결합될 수 있다. 예를 들어, 메모리셀 어레이(310)의 워드 라인들이 X-버퍼 & 로우 디코더(320)에 연결될 수 있다. 또한, 메모리셀 어레이(310)의 비트 라인이 Y-버퍼 & 칼럼 디코더(330)에 연결될 수 있다. 제어 로직(340)은 X-버퍼 & 로우 디코더(320) 및 Y-버퍼 & 칼럼 디코더(330)에 결합되어, 이들을 제어할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 카드(500)를 보여주는 개략도이다.
도 13을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부로 출력할 수 있다. 예를 들어, 메모리(520)는 도 12에서 설명한 반도체 칩(300)을 포함할 수 있다.
이러한 메모리 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 개략적인 블록도이다.
도 14를 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 도 12에서 설명한 반도체 칩(300)을 포함할 수 있다.
예를 들어, 이러한 시스템(600)은 메모리(620)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 비휘발성 메모리 소자의 등가 회로도이고;
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5는 도 4의 비휘발성 메모리 소자의 등가 회로도이고;
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리소자의 프로그램 동작을 보여주는 회로도이고;
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 읽기 동작을 보여주는 회로도이고;
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 9는 도 8의 비휘발성 메모리 소자의 일부분에 대한 등가 회로도이고;
도 10은 본 발명의 더 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 11은 도 10의 비휘발성 메모리 소자의 일부분에 대한 등가 회로도이고;
도 12는 본 발명의 일 실시예에 따른 메모리 칩을 보여주는 블록도이고;
도 13은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 14는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (20)

  1. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 반도체 기둥;
    상기 적어도 하나의 반도체 기둥의 제 1 측벽 상의 적어도 하나의 게이트 전극;
    상기 적어도 하나의 반도체 기둥의 제 2 측벽 상에 상기 적어도 하나의 게이트 전극에 대향 배치된 적어도 하나의 제어 게이트 전극; 및
    상기 적어도 하나의 반도체 기둥의 제 2 측벽 및 상기 적어도 하나의 제어 게이트 전극 사이의 적어도 하나의 전하 저장층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 적어도 하나의 게이트 전극 및 상기 적어도 하나의 제어 게이트 전극은 상기 적어도 하나의 반도체 기둥을 기준으로 서로 반대 방향에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 적어도 하나의 전하 저장층은 상기 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 제어 게이트 전극의 적어도 교차 부분에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥의 제 2 측벽 및 상기 적 어도 하나의 반도체 기둥 사이의 적어도 하나의 터널링 절연층; 및
    상기 적어도 하나의 전하 저장층 및 상기 적어도 하나의 제어 게이트 전극 사이의 적어도 하나의 블로킹 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥의 제 1 측벽 및 상기 적어도 하나의 게이트 전극 사이의 적어도 하나의 게이트 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 적어도 하나의 게이트 전극은 상기 반도체 기둥의 제 1 측벽을 따라 이격 배치된 복수의 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 적어도 하나의 제어 게이트 전극은 상기 반도체 기둥의 제 2 측벽을 따라 이격 배치된 복수의 제어 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥은 상기 적어도 하나의 게이트 전극 및 상기 적어도 하나의 제어 게이트 전극 사이의 복수의 반도체 기둥들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥은 매트릭스로 배열된 복수의 반도체 기둥들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 게이트 전극은 상기 복수의 반도체 기둥들의 제 1 측벽들 상의 복수의 게이트 전극들을 포함하고,
    상기 적어도 하나의 제어 게이트 전극은 상기 복수의 반도체 기둥들의 제 2 측벽들 상의 복수의 제어 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 10 항에 있어서, 상기 복수의 게이트 전극들 가운데 같은 층에 배치된 게이트 전극들에 공유로 결합된 공통 게이트 라인; 및
    상기 복수의 제어 게이트 전극들 가운데 같은 층에 배치된 제어 게이트 전극들에 공유로 결합된 공통 제어 게이트 라인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥은 기판 상에 수직으로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 반도체 기둥;
    상기 적어도 하나의 반도체 기둥의 제 1 측벽 상의 복수의 보조 트랜지스터들;
    상기 적어도 하나의 반도체 기둥의 제 2 측벽 상에 상기 복수의 보조 트랜지스터들에 대향 배치된 복수의 메모리셀들;
    상기 복수의 보조 트랜지스터들에 각각 결합된 복수의 보조 라인들; 및
    상기 복수의 메모리셀들에 각각 결합된 복수의 워드 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 복수의 메모리셀들은 낸드-구조로 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 13 항에 있어서, 상기 복수의 메모리셀들 각각은,
    상기 적어도 하나의 반도체 기둥의 제 2 측벽 상의 터널링 절연층;
    상기 터널링 절연층 상의 전하 저장층;
    상기 전하 저장층 상의 블로킹 절연층; 및
    상기 블로킹 절연층 상의 제어 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 13 항의 비휘발성 메모리 소자를 이용한 것으로서,
    상기 복수의 메모리셀들 가운데 선택 메모리셀에 데이터를 프로그램하는 단계를 포함하고,
    상기 프로그램 단계 동안, 상기 복수의 메모리셀들 가운데 상기 선택 메모리셀을 제외한 비선택 메모리셀들은 턴-오프(turn-off)되고, 상기 비선택 메모리셀들에 대향 배치된 상기 복수의 보조 트랜지스터들 중 비선택 보조 트랜지스터들은 턴-온(turn-on) 되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  17. 제 16 항에 있어서, 상기 프로그램 단계 동안, 상기 선택 메모리셀에 대향 배치된 상기 복수의 보조 트랜지스터들 중 선택 보조 트랜지스터는 턴-오프(turn-off) 되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  18. 제 16 항에 있어서, 상기 프로그램 단계 동안, 상기 선택 메모리셀에 결합된 상기 복수의 워드 라인들 중 선택 워드 라인에는 프로그램 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  19. 제 16 항에 있어서,
    상기 선택 메모리셀의 데이터를 읽는 단계를 더 포함하고,
    상기 읽는 단계 동안, 상기 복수의 메모리셀들 가운데 상기 선택 메모리셀을 제외한 비선택 메모리셀들은 턴-오프(turn-off)되고, 상기 비선택 메모리셀들에 대향 배치된 상기 복수의 보조 트랜지스터들 중 비선택 보조 트랜지스터들은 턴- 온(turn-on) 되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  20. 제 19 항에 있어서,
    상기 읽는 단계 동안, 상기 선택 메모리셀에 대향 배치된 상기 복수의 보조 트랜지스터들 중 선택 보조 트랜지스터는 턴-오프(turn-off) 되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
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