KR20130122827A - 가변 저항체 및 저항형 메모리 소자 - Google Patents

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Abstract

본 발명은 가변 저항체 및 저항형 메모리 소자에 관한 것이다. 본 발명의 일 실시예에 따른 저항형 메모리 소자는, 제 1 배선들 및 상기 제 1 배선들과 교차되도록 연장된 제 2 배선들의 교차점에 각각 배치되는 복수의 메모리 셀들의 어레이를 포함하는 저항형 메모리 소자이며, 상기 복수의 메모리 셀들 각각은, 애노드 전극; 상기 애노드 전극 상에 형성되고, 상기 제 1 유전율을 갖는 제 1 유전체층; 상기 제 1 유전체층 상에 형성되고, 상기 제 1 유전율보다 작은 제 2 유전율을 갖는 제 2 유전체층; 상기 제 2 유전체층 상에 형성된 캐소드 전극; 및 상기 제 1 유전체층과 상기 제 2 유전체층 사이의 전하 트랩층을 포함하고, 각 메모리 셀에 전압 신호를 인가하여 유도되는 전하 트랩층의 트랩 전하의 크기에 의한 상기 메모리 셀의 저항 값에 비트 정보를 할당한다.

Description

가변 저항체 및 저항형 메모리 소자{Variable resistor and resistance type memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 가변 저항체 및 저항형 메모리 소자에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 가변 저항 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍 가능한 가변 저항 메모리 소자로서, 플래시 메모리가 대표적이다. 플래시 메모리 소자는 고집적, 고신뢰성 및 저소모 전력이 가능한 단일 트랜지스터 메모리 셀을 이용한다. 일반적으로, 상기 단일 트랜지스터 메모리 셀은 부유 게이트를 갖는 전계 효과 트랜지스터이다.
이러한 부유 게이트를 갖는 플래시 메모리 소자의 단점으로서, 상기 부유 게이트에 전하를 저장하는 기록 시간이 길며, 게이트 절연막에 고전계가 인가되어 신뢰성을 감소시키고 게이트 절연막의 절연 파괴에 따른 짧은 수명이 열거될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 컨턱턴스의 조절이 용이한 가변 저항체를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 고집적화를 달성하면서도 플래시 메모리에 비하여 프로그래밍 속도가 향상되고, 신뢰성과 수명이 향상된 저항형 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 애노드 전극; 상기 애노드 전극 상에 형성되고, 상기 제 1 유전율을 갖는 제 1 유전체층; 상기 제 1 유전체층 상에 형성되고, 상기 제 1 유전율보다 작은 제 2 유전율을 갖는 제 2 유전체층; 상기 제 2 유전체층 상에 형성된 캐소드 전극; 및 상기 제 1 유전체층과 상기 제 2 유전체층 사이의 전하 트랩층을 포함하는 가변 저항체가 제공된다.
일 실시예에서, 상기 제 1 유전체층과 상기 애노드 전극 사이의 전위 장벽은 상기 제 2 유전체층과 상기 캐소드 전극 사이의 전위 장벽보다 더 클 수 있다. 또한, 상기 제 1 유전체층의 두께는 상기 제 2 유전체층의 두께보다 두꺼울 수 있다.
상기 전하 트랩층은 상기 제 1 유전체층 및 상기 제 2 유전체층의 계면층 자체일 수 있다. 다른 실시예에서, 상기 전하 트랩층은 플라즈마 손상층, 반응성 가스 분위기의 열처리에 의해 형성된 결함 표면층 및 불순물 도핑층 중 어느 하나 또는 이들의 2 이상의 조합을 포함할 수 있다. 또 다른 실시예에서, 상기 전하 트랩층은 나노 도트 및 나노 시트 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 또 다른 실시예에서, 상기 전하 트랩층은 금속, 금속 산화물, 금속 질화물 및 반도체층 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 제 1 배선들 및 상기 제 1 배선들과 교차되도록 연장된 제 2 배선들의 교차점에 각각 배치되는 복수의 메모리 셀들의 어레이를 포함하는 저항형 메모리 소자가 제공된다. 상기 저항형 메모리 소자는, 상기 복수의 메모리 셀들 각각은, 애노드 전극; 상기 애노드 전극 상에 형성되고, 상기 제 1 유전율을 갖는 제 1 유전체층; 상기 제 1 유전체층 상에 형성되고, 상기 제 1 유전율보다 작은 제 2 유전율을 갖는 제 2 유전체층; 상기 제 2 유전체층 상에 형성된 캐소드 전극; 및 상기 제 1 유전체층과 상기 제 2 유전체층 사이의 전하 트랩층을 포함하고, 각 메모리 셀에 전압 신호를 인가하여 유도되는 전하 트랩층의 트랩 전하의 크기에 의한 상기 메모리 셀의 저항 값에 비트 정보를 할당한다.
일부 실시예에서, 상기 제 1 유전체층과 상기 애노드 전극 사이의 전위 장벽은 상기 제 2 유전체층과 상기 캐소드 전극 사이의 전위 장벽보다 더 클 수 있다. 또한, 상기 제 1 유전체층의 두께는 상기 제 2 유전체층의 두께보다 두꺼울 수 있다.
상기 전하 트랩층은 상기 제 1 유전체층 및 상기 제 2 유전체층의 계면층 자체일 수 있다. 상기 전하 트랩층은 플라즈마 손상층, 반응성 가스 분위기의 열처리에 의해 형성된 결함 표면층 및 불순물 도핑층 중 어느 하나 또는 이들의 2 이상의 조합을 포함할 수 있다. 다른 실시예에서, 상기 전하 트랩층은 나노 도트 및 나노 시트 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 또 다른 실시예에서, 상기 전하 트랩층은 금속 산화물, 금속 질화물 및 반도체층 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 제 1 및 제 2 유전체층들 중 적어도 어느 하나는, SiO2. Si3N4, Al2O3, Ta2O5, HfO2, TiO2, Y2O3, La2O3, ZrO2, SrTiO3, BaTiO3, PbTiO3, Pb(Zr,Ti)O3, (Hf,Zr)O2, (Ba,Sr)TiO3, SrBi2Ta2O9, KxWO3 및 Bi4Ti3O12 중 어느 하나를 포함할 수 있다. 상기 애노드 전극 및 캐소드 전극들 중 적어도 어느 하나는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물 및 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 제 1 배선 및 제 2 배선 중 어느 하나는 워드 라인이고, 다른 하나는 비트 라인일 수 있다.
본 발명의 일 실시예에 따르면, 서로 다른 유전 상수를 갖는 유전체층의 적층 구조에 의해 셀프 정류 특성을 가지면서도 전하 트랩층에 트랩된 전하의 크기 및/종류에 따라 저항 값이 변할 수 있는 가변 저항체가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 서로 다른 유전 상수를 갖는 상기 제 1 유전체층과 상기 제 2 유전체층 사이의 전하 트랩층을 포함하는 메모리 셀에 의해 별도의 스티어링 소자가 없이도 셀프 정류 특성을 가져 고집적화가 가능할 뿐만 아니라, 상기 전하 트랩층의 트랩 전하의 크기에 의한 상기 메모리 셀의 저항 값에 의해 비휘발성을 갖는 저항형 메모리 소자가 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 저항형 메모리 소자의 복수의 메모리 셀들을 도시하는 단면도이며, 도 1b는 도 1a에 도시된 메모리 셀의 등가 회로도이며, 도 1c는 메모리 셀의 에너지 밴드 다이아그램이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 셀의 정류 특성을 설명하기 위한 에너지 밴드 다이아그램이며, 도 2c는 전하가 트랩된 경우의 저항 변화를 설명하기 위한 에너지 밴드 다이아그램이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 메모리 셀의 구동에 관한 전압과 전류의 관계를 도시하는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 소자를 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 소자를 도시하는 블록도이다.
도 6은 본 발명의 일 실시예들에 따른 저항형 메모리 소자들을 포함하는 전자 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
본 명세서에서 기판이란 용어는, 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)와 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층일 수 있다. 또한, 상기 기저 구조체 및 반도체는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, ZnS, ZnSe, 및 CdSe과 같은 Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, ZnO, MgO, MO2와 같은 산화물 반도체 재료, 탄소 나노 결정과 같은 나노 스케일 재료 또는 이들의 복합 재료를 포함할 수 있다.
다른 실시예에서, 기판은 플렉시블 메모리 소자를 구현하기 위해 가요성을 가질 수 있으며, 이 경우, 기판은 수지계 재료로 형성될 수도 있다. 상기 수지계 재료는, 예를 들면, 각종 셀룰로오스계 수지; 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)과 같은 폴리에스테르 수지; 폴리에틸렌 수지; 염화 폴리비닐 수지; 폴리카보네이트(PC); 폴리에테리 술폰(PES); 폴리에테르 에테르케톤(PEEK); 및 황화 폴리페닐렌(PPS) 중 어느 하나 또는 이들의 조합일 수 있다. 이들 재료들은 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 저항형 메모리 소자(100)의 복수의 메모리 셀들(MC1, MC2; MCn)을 도시하는 단면도이며, 도 1b는 도 1a에 도시된 메모리 셀(MCn)의 등가 회로도이며, 도 1c는 메모리 셀(MCn)의 에너지 밴드 다이아그램이다. 상기 에너지 밴드 다이아그램은 메모리 셀(MCn) 내에 전하가 존재하지 않는 경우로서 애노드 전극(AE)과 캐소드 전극(CE)의 일함수의 차이를 무시하고, 메모리 셀(MCn)의 양단에 바이어스가 인가하지 않은 경우인 메모리 셀(MCn)의 플랫 밴드를 도시한다. 에너지 밴드 다이아그램 좌표축의 X는 거리를 가리키며, y는 에너지 레벨을 가리킨다.
도 1a를 참조하면, 일 실시예에 따른 메모리 셀(MC1, MC2)은 애노드 전극(AE), 애노드 전극(AE) 상의 제 1 유전체층(DE1), 제 1 유전체층(DE1) 상의 제 2 유전체층(DE2), 제 2 유전체층(DE2) 상의 캐소드 전극(CE) 및 제 1 유전체층(DE1)과 제 2 유전체층(DE2) 사이의 전하 트랩층(CL)을 포함한다. 일부 실시예에서, 애노드 전극(AE)은 워드 라인(WL)에 전기적으로 연결되고, 캐소드 전극(CE)은 비트 라인(BL)에 전기적으로 연결될 수 있다. 워드 라인(WL)은 비트 라인(BL)과 상호 호환될 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
서로 이격된 워드 라인(WL)과 비트 라인(BL)은 각각 y 방향(지면에 수직한 방향)과 x 방향으로 연장되어 교차점들을 정의할 수 있고, 교차점들에 각각 메모리 셀(MC1, MC2)이 제공되어, 4F2의 아웃풋을 갖는 크로스 포인트 어레이 구조를 달성할 수 있다. 도 1a에 도시된 실시예에서는, 애노드 전극(AE), 제 1 유전체층(DE1), 전하 트랩층(CL) 및 제 2 유전체층(DE2) 및 캐소드 전극(CE)이 기판(10)에 대하여 수직한 z 방향으로 적층된 것을 개시하고 있지만, 이는 예시적일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 워드 라인(WL)과 비트 라인(BL) 중 어느 하나는 기판(10) 상에서 라인 패턴이 아닌 평면 구조를 갖거나, 공간 상에서 3차원적으로 배열되고, 이들 라인의 적어도 일부 상에 애노드 전극(AE), 제 1 유전체층(DE1), 전하 트랩층(CL), 제 2 유전체층(DE2) 및 캐소드 전극(CE)이 순차대로 또는 역순으로 적층되어 메모리 셀이 제공될 수도 있다.
기판(10) 상에 형성된 워드 라인(WLn)은 알루미늄, 구리, 이의 합금 또는 전도성 금속 산화물과 같은 금속을 포함하는 금속 배선 패턴층, 또는 불순물 주입 공정을 통하여 형성된 n형 또는 p형 고농도 불순물층일 수 있다. 상기 금속 패턴 배선층은 기판(10) 상에 적합한 금속막을 형성하고 포토리소그래피 및 식각 공정에 의해 형성되거나, 다마신(damacine) 또는 듀얼 다마신 공정에 의해 형성될 수 있다. 상기 고농도 불순물층은, 기판(10)의 메모리 셀 어레이 영역의 활성 영역에 n형 또는 p형 불순물을 주입하여 형성될 수 있다.
워드 라인(WLn) 상에 순차대로 애노드 전극층(AE), 제 1 유전체층(DE1), 전하 트랩층(CL), 제 2 유전체층(DE2) 및 캐소드 층(CE)을 형성하고, 이를 패터닝하여 컬럼 구조의 메모리 셀들(MC1, MC2)을 제조할 수 있다. 이후, 실리콘 산화물 또는 실리콘 질화물과 같은 절연막을 기판(10) 상에 형성하고, 평탄화 공정을 수행함으로써 층간 절연막(ID)을 제조할 수 있다.
층간 절연막(ID) 상에 비트 라인(BL)이 형성될 수 있다. 도시된 실시예에서, 워드 라인(WL)과 비트 라인(BL)은 전극들(AE, CE)과 별개의 구성으로 도시되어 있지만, 이들은 동일한 금속으로 일체로 형성되거나, 이들 사이에 확산 장벽층 또는 쇼트키 베리어층을 위한 다른 금속층이 더 형성될 수도 있다.
도 1a의 메모리 셀(MC1, MC2)은 도 1b에 도시된 바와 같이, 워드 라인(WL)과 비트 라인(BL) 사이에 직렬 연결된 다이오드 성분(DI)과 가변 저항 성분(Rw)으로 나타내질 수 있다. 다이오드 성분(DI)은 인접하는 메모리 셀들 중선택된 셀로의 액세스를 가능하게 하는 전류 스티어링 소자로서 역할을 하며, 가변 저항 성분(Rw)은 메모리 셀(MCn)이 비휘발성 특성을 갖도록 한다. 이러한 특징과 이점에 관하여는 도 2a 내지 도 2c를 참조하여 후술하도록 한다.
도 1c를 참조하면, 워드 라인(WL)으로부터 비트 라인(BL)으로의 전류 경로 상에, 워드 라인(WL) 측에 애노드 전극(AE)가 배치되고 비트 라인(BL) 측에 캐소드 전극(CE)이 배치되는 경우, 제 1 유전체층(DE1)의 유전 상수는 제 2 유전체층(DE2)의 유전 상수보다 큰 재료로부터 선택될 수 있다.
제 1 유전체층(DE1)과 제 2 유전체층(DE2)로서, 표 1에 열거된 유전체들로부터 선택된 적합한 유전체가 사용될 수 있다. 이들 유전체들 중 SiO2 보다 큰 유전 상수를 갖는 유전체들을 특히 high-k 유전체라고 하며, 열거된 유전체들은 예시적일 뿐 본 발명이 이에 제한되는 것은 아니며, 다른 공지의 유전체가 사용될 수도 있다. 예를 들면, 제 1 유전체층(DE1) 및 제 2 유전체층(DE2)으로서, SrTiO3, PbTiO3, (Hf,Zr)O2, Pb(Zr,Ti)O3, BaTiO3, SrBi2Ta2O9, KxWO3 및 Bi4Ti3O12와 같은 페로브스카이트(perovskite) 재료가 사용될 수도 있다.
유전체층 유전 상수(k) 밴드 갭 Eg(EV))
SiO2 3.9 8.9
Si3N4 7 5.1
Al2O3 9.1 8.6
Ta2O5 26 4.5
HfO2 25 5.7
TiO2 80 3.5
Y2O3 15 5.5
La2O3 30 4.2
(Ba, Sr)TiO3 300 3.5
표 1에 열거된 바와 같이, 유전체층(DE1, DE2)의 유전 상수 및 밴드 갭은 이들 재료 고유의 물성 값이지만, 실제 메모리 셀에 적용시, 전하 주입 베리어의 조절을 위해 이들은 조절될 수 있다. 예를 들면, 열거된 유전체층의 호스트 매트릭스에 다른 원소를 도핑하거나 복수의 적층 구조를 사용하여 이들 물성 값의 조절이 가능하다. 이들 유전체층들은 화학기상증착, 원자층증착, 증발법 또는 스퍼터링에 의해 형성되거나, 다른 공지의 화학, 물리 기상 증착, 또는 플라즈마 강화 기상 증착에 의해 형성될 수도 있다.
일부 실시예에서, 제 1 유전체층(DE1)의 두께는 제 2 유전체층(DE2)의 두께보다 더 두꺼울 수 있다. 이러한 두께의 차이는 후술하는 이들 유전체층들(DE1, DE2)이 갖는 정류 효과의 문턱 전압을 조절하는 역할을 할 수 있다. 그러나, 이는 예시적이며, 제 1 유전체층(DE1)의 두께는 제 2 유전체층(DE2)의 두께와 동일하거나 이보다 작을 수도 있다. 또한, 제 1 유전체층(DE1)의 밴드 갭(Eg1)은 제 2 유전체층(DE2)의 밴드 갭(Eg2)보다 작을 수 있지만, 이는 예시적이며, 제 1 유전체층(DE1)의 밴드 갭(Eg1)은 제 2 유전체층(DE2)의 밴드 갭(Eg2)보다 클 수도 있다.
유전체층들(DE1, DE2)은 애노드 전극(AE)과 캐소드 전극(CE)과 각각 접하여, 전하에 대한 전위 장벽(фA, фB)을 제공할 수 있다. 일부 실시예에서, 애노드 전극(AE)과 캐소드 전극(CE)은 이들 전극이 각각 접하는 유전체층(DE1, DE2) 사이의 전위 장벽 фA, фB 이 фA > фB의 관계를 만족하도록 선택될 수 있다. 그러나, 전위 장벽 фA, фB 은 거의 차이가 나지 않거나 동등할 수도 있으며, 심지어, фA < фB 의 관계를 만족하도록 전극 재료가 선택될 수도 있다.
적합한 전극 재료로는, 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물 및 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 이들 전극 재료들은 적합한 전자 친화도(ΧA, XB)를 가진다.
유전체층들(DE1, DE2) 사이 전하 트랩층(CL)은 전극들(AE, CE), 캐소드 전극(CE)으로부터 주입되는 전자를 포획하고 방출시키는 트랩 사이트들(TS)을 포함한다. 트랩 사이트들(TS)은 전술한 바와 같이 애노드 전극(AE)으로부터 주입되는 홀을 포획하고 방출시킬 수도 있다.
전하 트랩층(CL)의 트랩 사이트들(TS)은 이들 유전체층들 사이의 계면 자체에 의해 제공되거나, 의도적으로 형성된 것일 수도 있다. 예를 들면, 전하 트랩층(CL)은, 제 1 유전체층(DE1)을 형성한 후, 플라즈마 손상 또는 반응성 가스 분위기의 열처리에 의해 결함 표면층을 형성하거나, 제 1 유전체층(DE1)과 제 2 유전체층(DE2)을 적층 한 후, 이들 계면층에 불순물을 도핑하여 제공될 수도 있다. 다른 실시예에서, 전하 트랩층(CL)은 다양한 금속, 반도체 또는 이들의 조합으로 형성된 나노 도트 및 나도 시트와 같은 구조를 포함하거나, 트랩 사이트를 갖는 금속, 금속 산화물, 금속 질화물, 반도체층일 수도 있다.
또 다른 실시예로서, 제 2 유전체층(DE1)과 제 1 유전체층(DE1)의 계면 부근에 속하는 제 2 유전체층(DE2) 및 제 1 유전체층(DE1)의 표면 층에 산소 공공과 같은 결함을 인위적으로 형성하거나 불순물 도핑 또는 비도핑된 다결정질층을 형성할 수도 있다.
전술한 전하 트랩층(CL)의 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 전하 트랩층(CL)은 양호한 전하 리텐션 타임을 확보하도록 국지화된 트랩 사이트를 제공할 수만 있다면 나노 구조이든 벌크 구조이든 적합하다. 이러한 전하 트랩층(CL)은 인접하는 유전체층(DE1, DE2)의 두께를 적절히 선택함으로써 누설 전류에 의한 데이터 리텐션 타임 감소를 현저하게 억제시킬 수 있을 뿐만 아니라, 복수의 트랩 레벨 및/또는 트랩 위치를 제공하여 멀티 비트 구동을 구현할 수도 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 셀의 정류 특성을 설명하기 위한 에너지 밴드 다이아그램이며, 도 2c는 전하가 트랩된 경우의 저항 변화를 설명하기 위한 에너지 밴드 다이아그램이다.
메모리 셀(MCn)의 유전체층들(DE1, DE2)의 유전 상수 차이는 메모리 셀(MCn)에 인가되는 전압 바이어스에 의해, 이들 유전체층에 각각 인가되는 전계 차이를 유도한다. 예를 들면, 전하 트랩층(CL)에 전하가 없는 경우, 이들 유전체층(DE1, DE2) 사이에 전속 밀도가 연속하므로 식 1에 의한 경계 조건이 성립한다.
[식 1]
ε1·E1 = ε2·E2, (여기서, E1은 제 1 유전체에 걸리는 전계의 세기이고, E2는 제 2 유전체에 걸리는 전계의 세기임)
식 1에 따르면, 유전체에 걸리는 전계의 세기는 유전 상수에 반비례하므로, 전술한 바와 같이, 제 1 유전체층(DE1)의 유전 상수가 제 2 유전체층(DE2)의 유전 상수보다 큰 경우, 메모리 셀(MCn)에 인가된 전압 바이어스는 제 2 유전체층(DE)에 더 큰 전계를 유도할 수 있다. 그에 따라 제 2 유전체층(DE2)의 밴드 벤딩이 제 1 유전체층(DE2)에 비해 더 심해진다.
도 2a를 참조하면, 메모리 셀(MCn)에 애노드 전극(AE)에서 캐소드 전극(CE) 방향으로 전압이 인가되는 경우, 즉, 정방향 바이어스가 인가되는 경우, 식 1에 나타낸 바와 같이 제 1 유전체층(DE1)보다 제 2 유전체층(DE2)에 더 큰 전계가 유도될 수 있다. 그 결과, 제 2 유전체층(DE2)에서 에너지 밴드 벤딩에 의해 터널링 거리가 현저하게 감소되어, 캐소드 전극(CE)으로부터 파울러-노드하임 터널링(Fowler-Nordheim Tunneling; 화살표 A1) 또는 어밸런치 주입(avalanche injection; 화살표 A2)과 같은 전도 기구에 의해 유전체층(DE1, DE2)을 통하여 전류가 흐르게 된다. 또한, 제 2 유전체층(DE2)에 강한 전계(E2)가 걸리므로, 제 2 유전체층(DE2)의 두께가 충분히 작은 경우, 다이렉트 터널링에 의한 전도 성분도 유도될 수 있다.
도 2b를 참조하면, 메모리 셀(MCn)에 캐소드 전극(CE)에서 애노드 전극(AE) 방향으로 전압이 인가되는 경우, 즉, 역방향 바이어스가 인가되는 경우, 제 1 유전체층(DE1)에는 제 2 유전체층(DE2)보다 작은 전계가 유도된다. 그 결과, 애노드 전극(CE)에서는 터널링(화살표 B1) 또는 어밸런치 주입(화살표 B2)에 의한 전도가 일어나기 어렵다.
도 2a 및 도 2b를 참조하여 상술한 바와 같이, 유전체층의 밴딩된 에너지 밴드의 전위 장벽은 제 2 유전층(DE2)에 인가되는 큰 전계에 의해 선택적으로 극복될 수 있으므로, 정방향 바이어스가 인가되었을 때만 전류가 흐르는 셀프 정류 특성이 구현된다. 그에 따라, 본 발명의 실시예에 따르면, 도 1b에 도시된 바와 같이 워드 라인(WL)과 비트 라인(BL) 사이에 직렬 연결된 셀프 다이오드 성분(DI)이 구현될 수 있다. 다이오드 성분(DI)은 크로스 포인트 구조의 어레이를 갖는 메모리 셀에서 인접하는 메모리 셀들 중 선택된 셀로만 프로그래밍 또는 읽기 동작이 가능하도록 하는 전류 스티어링 소자로서 역할을 할 수 있으므로, 별도의 정류 소자나 트랜지스터와 같은 스위칭 소자를 대체할 수 있으므로, 경제적이면서도 집적도가 높은 메모리 소자가 달성될 수 있다.
도 2c를 참조하면, 메모리 셀(MCn)의 전하 트랩층(CL)의 불연속적인 트랩(discrete trap)에 전하가 저장될 수 있다. 트랩 전하(TC)는 프로그래밍 동작 중에 제 2 유전체층(DE2)을 통하여 파울러 노드하임 또는 다이렉트 터널링에 의해 주입되어 트랩 사이트(IS)에 포획되어 국지화되며, 인접하는 제 1 유전체층(DE1)과 제 2 유전체층(DE2)에 의해 전기적으로 절연된다. 일부 실시예에서, 제 1 유전체층(DE1)의 유전 상수와 두께가 제 2 유전체층(DE2)에 비하여 큰 경우, 상기 터널링은 주로 제 2 유전체층(DE2)을 통하여만 일어나므로 제 1 유전체층(DE1)은 누설 전류를 방지하고, 전하 트랩층(CL)과 캐소드 전극(CE) 사이의 제 2 유전체층(DE2)을 통해서만 프로그래밍을 위한 전하의 트랩과 디트랩이 이루어질 수 있다.
전술한 실시예에서는, 전자 터널링에 대하여만 개시하고 있지만, 이는 예시적이며, 정방향 구동시 제 1 유전체층(DE1)을 통한 다이렉트 터널링에 의해 홀 터널이 일어나 전하 트랩층(CL)에 트랩되거나 트랩 전하가 중성화할 수도 있다.
전술한 바와 같이, 전하 트랩층(CL)에 트랩 전하(TC)가 존재하면, 각 유전체층들(DE1, DE2)에 걸리는 전계는 식 2 및 3과 같다.
[식 2]
Figure pat00001
[식 3]
Figure pat00002

식 2 및 3에서, ε0는 진공의 유전율이고, Vappl은 애노드 전극(AE)과 캐소드 전극(CE) 사이에 인가된 전압이며, ε1 및 ε2와 d1 및 d2는 제 1 및 2 유전체층들(DE1, DE2)의 각 유전 상수와 두께이다.
식 2 및 3을 참조하면, 전하 트랩층(CL)에 트랩 전하가 있는 경우, 각 유전체층에 유기되는 전계 E1 및 E2는 트랩 전하가 없는 경우에 비하여 감소될 수 있다. 그 결과, 인가된 Vappl이 정방향 전압인 경우, 터널링에 의한 전류는 감소하게 된다. 이와 같이, 전하 트랩층(CL)에 트랩된 전하가 있는 경우와 없는 경우에 나타나는 애노드 전극(AE)로부터 캐소드 전극(CE)으로 흐르는 전류의 크기 차이는 저항 값의 차이로 평가될 수 있어, 전하 트랩층(CL)은 도 1b에 도시된 바와 같은, 메모리 셀(MCn) 내에 가변 저항 성분(Rw)을 구현한다.
예를 들면, 도 2c와 같이 음의 트랩 전하(TC)가 있는 경우 상기 가변 저항 성분은 고저항(high resistance state; HRS)이 되고, 트랩 전하(TC)가 없는 경우에, 상기 가변 저항 성분은 저저항(low resistance state; LRS)이 되며, 이러한 저항 상태는 적절한 프로그래밍 또는 소거 전압을 메모리 셀(MCn)에 인가함으로써 가역적으로 스위칭될 수 있다.
트랩 전하(TC)에 따른 저항 상태에 각각 논리 값 "1"과 "0"을 할당하고, 비트 라인(BL)과 워드 라인(WL)의 선택에 의해 임의의 메모리 셀이 어드레싱하여 이때 흐르는 전류를 감지함으로써 저장된 정보를 독출할 수 있으며, 이러한 독출 방식은 메모리 셀에 저장된 정보를 비파괴적으로 독출할 수 있기 때문에, 비휘발성 메모리 동작을 구현할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 메모리 셀의 구동에 관한 전압과 전류의 관계를 도시하는 그래프이며, 도 3a는 전자 트랩에 의한 비휘발성 메모리 구동 방식에 관한 것이고, 도 3b는 홀 트랩에 의한 비휘발성 메모리 구동 방식에 관한 것이다. 모두 전자에 의한 컨덕션에 의해 지배적인 전류(dominant current)가 발생함을 가정한다.
도 3a를 참조하면, 전자가 트랩되지 않는 메모리 셀에, 양의 전압을 인가하는 경우, 메모리 셀은 저저항 상태(LRS)에 있다. 이후, 전압이 증가하면, 메모리 셀의 전하 트랩층에 캐소드 전극으로부터 터널링된 전자의 트랩(도 3a의 ●로 지시된 부분)에 의해 프로그래밍 동작이 수행될 수도 있다. 이 경우, 메모리 셀은 전자에 의한 컨덕션시 트랩된 전자에 의해 고저항 상태(HRS)가 된다. 메모리 셀에 인가되는 극성이 반대가 되면, 트랩된 전자는 전하트랩층으로부터 디트랩될 수 있다. 그러나, 이는 예시적이며, 양의 전압에서 전자 트랩이 일어난 후, 더 전압을 증가시키면 트랩된 전자의 디트랩이 일어나는 소거 동작이 수행될 수도 있음을 이해할 수 있을 것이다.
도 3b를 참조하면, 홀트랩된 메모리 셀에 양의 전압을 인가하는 경우, 전자트랩의 경우와 달리 메모리 셀은 저저항 상태(LRS)에 있을 수 있다. 전압이 증가되면 트랩된 홀이 디트랩되어 메모리 셀은 고저항 상태(HRS)가 되는 데이터 소거 동작이 수행될 수 있다. 메모리 셀에 인가되는 극성이 반대가 되어, 역방향 전압이 증가되면 홀트랩(도 3b의 ●로 지시된 부분)에 의한 프로그래밍 동작이 일어날 수도 있다.
메모리 셀의 비트 정보의 독출 동작은 트랩이 일어나지 않는 저전압 영역에서 수행될 수 있다. 전술한 실시예들은 주로 전자 컨덕션에 의해 지배적인 전류가 나타나는 경우에 관한 것이지만, 반대로 홀 컨덕션에 의해서도 지배적인 전류 전도가 나타날 수 있으며, 소거 동작은 트랩된 전하의 터널링에 의한 소멸과 함께, 또는 이와 달리, 전하 트랩층에 트랩된 전하와 반대 극성을 가진 전하가 트랩되면서 일어나는 재결합에 의해서도 일어날 수 있음을 이해하여야 한다. 또한, 프로그래밍 및 소거 동작이란 용어는 상호 호환적이어서, 전하가 트랩되어 고저항 상태가 되는 경우를 소거 동작이라하고, 전하가 트랩되어 저저항 상태가 되는 경우를 프로그래밍 동작이라 지칭할 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 소자(200)를 도시하는 단면도이다. 이들 도면의 구성 요소들 중 전술한 도면들의 구성 요소들과 동일한 참조 부호를 갖는 구성 요소들에 관하여는, 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 4를 참조하면, 저항형 메모리 소자(2000)는, 2 층의 메모리 스택들(ST1, ST2)이 적층된 3 차원 수직 구조를 가질 수 있다. 메모리 스택들(ST1, ST2) 각각은 메모리 셀들(MCn)과 결합하는 제 1 내지 제 3 배선층들(20a, 20b, 20c)을 포함한다. 일부 실시예에서, 저항형 메모리 소자(2000)의 일 배선층(20b)은 도시된 바와 같이 2 개의 메모리 스택들(ST1, ST2)에 의해 공유될 수 있다. 제 1 및 제 3 배선층(20a, 20c)은 워드 라인이고, 제 2 배선층(20b)은 비트 라인일 수 있다. 메모리 스택들(ST1, ST2)의 메모리 셀들(MCn)은 개별적인 층간 절연막(ID1, ID2)에 의해 전기적으로 고립될 수 있다.
도시된 구성은 전술한 개시 사항을 참조하여 다양하게 변형 실시될 수 있을 것이다. 예를 들면, 캐소드 전극 및 애노드 전극의 위치가 반전되고, 그에 따라 유전체층의 순서도 반전된 구조를 가질 수 있다. 3 이상의 복수의 스택을 가질 수도 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 소자(1000)를 도시하는 블록도이다.
도 5를 참조하면, 메모리 소자(1000)는 호스트(1510)과 결합될 수 있다. 호스트(1510)은 예시된 프로세서 또는 메모리 컨트롤러일 수 있다. 일 실시예에서, 메모리 소자(1000)는 어드레스 인터페이스(1001), 컨트롤 인터페이스(1002), 및 데이터 인터페이스(1003)을 포함할 수 있으며, 이들 각각은 프로세서(1510)에 결합되어 메모리 독출 및 프로그래밍 액세스를 가능하게 한다.
일부 실시예에서는, 당해 기술 분야에서 잘 알려진 바와 같이 어드레스/데이터 인터페이스와 같은 결합된 형태의 인터페이스(1004)이 사용될 수도 있다. 인터페이스(1004)는 SDRAM 또는 DDR-SDRAM과 같은 동기식 메모리 인터페이스일 수 있다. 메모리 소자(1000)의 내부에는, 내부 메모리 컨트롤러(1010)가 내부 운영, 예를 들면, 비휘발성 메모리 어레이(1020)를 관리하고 RAM 컨트롤 레지스터(1030)를 업데이트시킬 수 있다. RAM 컨트롤 레지스터(1030)는 메모리 소자(1000)의 운영 동안 내부 메모리 컨트롤러(1010)에 의해 사용될 수 있다.
비휘발성 메모리 어레이(1020)은 일련의 메모리 뱅크들 또는 세그먼트들(ARn)을 포함할 수 있으며, 각 뱅크들(1020n)은 논리적으로 일련의 블록으로 묶이거나 그룹핑되어 운영될 수 있다. 메모리 어드레스는 어드레스 인터페이스(1001)에 의해 수행될 수 있으며, 로우 및 컬럼 어드레스 부분으로 분할될 수 있다.
독출 동작시에는, 상기 로우 어드레스가 래치되고, 로우 디코드 회로(1040)에 의해 디코딩되어, 선택된 메모리 뱅크의 메모리 셀들의 로우 또는 페이지를 선택하고 활성화할 수 있다. 상기 메모리 셀들의 선택된 로우의 출력 신호에서 엔코딩된 비트 정보들은 로컬 비트 라인(미도시) 및 글로벌 비트 라인(미도시)에 결합되고, 메모리 뱅크에 결합된 감지 증폭기(1050)에 의해 검출될 수 있다.
독출 동작시, 컬럼 어드레스도 래치되고, 컬럼 디코드 회로(1060)에 의해 디코딩된다. 컬럼 디코드 회로(1060)의 출력은 내부 데이터 버스(미도시)로부터 소정의 컬럼 데이터를 선택할 수 있다. 상기 내부 데이터 버스는 개개의 감지 증폭기(1060)의 출력들에 결합되고, 데이터 인터페이스(1003)을 통한 메모리 소자(1000)로부터의 신호 전달을 위해 I/O 버퍼(1070)에 이들 출력들을 결합시킬 수 있다.
기록 동작시, 로우 디코드 회로(1040)은 로우 페이지를 선택하고, 컬럼 디코드 회로(1060)은 쓰기 감지 증폭기(1050)을 선택할 수 있다. 기록될 데이터 값들은 상기 인터널 데이터 버스를 통하여 I/O 버퍼(1070)로부터, 컬럼 디코드 회로(1060)에 의해 선택된 기록 감지 증폭기들(1050)로 결합되고, 메모리 어레이(1020)의 선택된 저항형 메모리 셀들(미도시)에 기록될 수 있다. 이후, 기록된 셀은 로우 및 컬럼 디코드 회로들(1040, 1060), 그리고 감지 증폭기들(1050)에 의해 재선택되어, 독출되고 정확한 값이 상기 선택된 메모리 셀에 프로그래밍되었는지가 검증될 수 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 저항형 메모리 소자들은 단일 메모리 셀들로 구현되거나, 하나의 칩 내에서 다른 이종 장치들, 예를 들어, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 저항형 메모리 소자가 형성된 웨이퍼칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합하고 이를 개별화함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 저항형 메모리 소자들은 다양한 형태의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 저항형 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Package, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Package(MQFP), Thin Quad Flat package(TQFP), Small Outline IC(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flat package(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 저항형 메모리 소자들이 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리소자 등을 더 포함할 수도 있다.
도 6은 본 발명의 일 실시예들에 따른 저항형 메모리 소자들을 포함하는 전자 시스템(2000)을 도시하는 블록도이다.
도 6을 참조하면, 전자 시스템(2000)은 컨트롤러(2010), 입출력 장치(I/O, 2020), 기억 장치(storage device, 2030), 인터페이스(2040) 및 버스(bus, 2050)를 포함할 수 있다. 컨트롤러(2010), 입출력 장치(2020), 기억 장치(2030) 및/또는 인터페이스(2040)는 버스(2050)를 통하여 서로 결합될 수 있다.
컨트롤러(2010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드(keypad), 키보드, 터치스크린 또는 디스플레이 장치를 포함할 수 있다. 기억 장치(2030)는 데이터 및/또는 명령어를 저장할 수 있으며, 기억 장치(2030)는 본 명세서에 개시된 저항형 메모리 소자들을 포함할 수 있다.
일부 실시예에서, 기억 장치(2030)는 다른 형태의 반도체 메모리 소자(예를 들어, 디램 장치 및/또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 인터페이스(2040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2040)는 유선 또는 무선 형태일 수 있다. 이를 위하여, 인터페이스(2040)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자시스템(2000)은 컨트롤러(2010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램을 더 포함할 수도 있다.
전자시스템(2000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant). 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선 환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다. 또한, 전술한 가변 저항체는, 퓨즈 또는 안티퓨즈로 사용되거나, 이를 이용한 논리 소자로서도 사용될 수도 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (17)

  1. 애노드 전극;
    상기 애노드 전극 상에 형성되고, 상기 제 1 유전율을 갖는 제 1 유전체층;
    상기 제 1 유전체층 상에 형성되고, 상기 제 1 유전율보다 작은 제 2 유전율을 갖는 제 2 유전체층;
    상기 제 2 유전체층 상에 형성된 캐소드 전극; 및
    상기 제 1 유전체층과 상기 제 2 유전체층 사이의 전하 트랩층을 포함하는 가변 저형체.
  2. 제 1 항에 있어서,
    상기 제 1 유전체층과 상기 애노드 전극 사이의 전위 장벽은 상기 제 2 유전체층과 상기 캐소드 전극 사이의 전위 장벽보다 더 큰 것을 특징으로 하는 가변 저형체.
  3. 제 1 항에 있어서,
    상기 제 1 유전체층의 두께는 상기 제 2 유전체층의 두께보다 두꺼운 것을 특징으로 하는 가변 저형체.
  4. 제 1 항에 있어서,
    상기 전하 트랩층은 상기 제 1 유전체층 및 상기 제 2 유전체층의 계면층 자체인 것을 특징으로 하는 가변 저형체.
  5. 제 1 항에 있어서,
    상기 전하 트랩층은 플라즈마 손상층, 반응성 가스 분위기의 열처리에 의해 형성된 결함 표면층 및 불순물 도핑층 중 어느 하나 또는 이들의 2 이상의 조합을 포함하는 것을 특징으로 하는 가변 저형체.
  6. 제 1 항에 있어서,
    상기 전하 트랩층은 나노 도트 및 나노 시트 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저형체.
  7. 제 1 항에 있어서,
    상기 전하 트랩층은 금속, 금속 산화물, 금속 질화물 및 반도체층 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저형체.
  8. 제 1 배선들 및 상기 제 1 배선들과 교차되도록 연장된 제 2 배선들의 교차점에 각각 배치되는 복수의 메모리 셀들의 어레이를 포함하는 저항형 메모리 소자로서,
    상기 복수의 메모리 셀들 각각은,
    애노드 전극;
    상기 애노드 전극 상에 형성되고, 상기 제 1 유전율을 갖는 제 1 유전체층;
    상기 제 1 유전체층 상에 형성되고, 상기 제 1 유전율보다 작은 제 2 유전율을 갖는 제 2 유전체층;
    상기 제 2 유전체층 상에 형성된 캐소드 전극; 및
    상기 제 1 유전체층과 상기 제 2 유전체층 사이의 전하 트랩층을 포함하고, 각 메모리 셀에 전압 신호를 인가하여 유도되는 전하 트랩층의 트랩 전하의 크기에 의한 상기 메모리 셀의 저항 값에 비트 정보를 할당하는 저항형 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제 1 유전체층과 상기 애노드 전극 사이의 전위 장벽은 상기 제 2 유전체층과 상기 캐소드 전극 사이의 전위 장벽보다 더 큰 것을 특징으로 하는 저항형 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제 1 유전체층의 두께는 상기 제 2 유전체층의 두께보다 두꺼운 것을 특징으로 하는 저항형 메모리 소자.
  11. 제 8 항에 있어서,
    상기 전하 트랩층은 상기 제 1 유전체층 및 상기 제 2 유전체층의 계면층 자체인 것을 특징으로 하는 저항형 메모리 소자.
  12. 제 8 항에 있어서,
    상기 전하 트랩층은 플라즈마 손상층, 반응성 가스 분위기의 열처리에 의해 형성된 결함 표면층 및 불순물 도핑층 중 어느 하나 또는 이들의 2 이상의 조합을 포함하는 것을 특징으로 하는 저항형 메모리 소자.
  13. 제 8 항에 있어서,
    상기 전하 트랩층은 나노 도트 및 나노 시트 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 저항형 메모리 소자.
  14. 제 8 항에 있어서,
    상기 전하 트랩층은 금속, 금속 산화물, 금속 질화물 및 반도체층 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 저항형 메모리 소자.
  15. 제 8 항에 있어서,
    상기 제 1 및 제 2 유전체층들 중 적어도 어느 하나는, SiO2. Si3N4, Al2O3, Ta2O5, HfO2, TiO2, Y2O3, La2O3, ZrO2, SrTiO3, BaTiO3, PbTiO3, Pb(Zr,Ti)O3, (Hf,Zr)O2, (Ba,Sr)TiO3, SrBi2Ta2O9, KWO3 및 Bi4Ti3O12 중 어느 하나를 포함하는 것을 특징으로 하는 저항형 메모리 소자.
  16. 제 8 항에 있어서,
    상기 애노드 전극 및 캐소드 전극들 중 적어도 어느 하나는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물 및 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 저항형 메모리 소자.
  17. 제 8 항에 있어서,
    상기 제 1 배선 및 제 2 배선 중 어느 하나는 워드 라인이고, 다른 하나는 비트 라인인 것을 특징으로 하는 저항형 메모리 소자.
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