TWI475645B - 半導體結構，電子系統，以及形成交叉點記憶體陣列之方法 - Google Patents

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Description

半導體結構，電子系統，以及形成交叉點記憶體陣列之方法
半導體結構，電子系統，以及形成交叉點記憶體陣列之方法。
積體電路製造之一持續目標係減少由積體電路裝置消耗之半導體真實狀況(real estate)的量，及因而增加整合之層次。
記憶體可使用記憶體裝置之一大陣列。因此，個別記憶體裝置大小之減少可轉換成位元密度的大幅增加。普遍之記憶體裝置係動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置及非揮發性裝置(所謂快閃裝置)。非揮發性裝置可併入NAND或NOR記憶體陣列架構。
一記憶體裝置之大小可按照記憶體裝置之製造中所用的最小的特徵大小來表示。明確言之，若最小特徵大小係指為"F"，則記憶體裝置尺寸可依F2 的單位表示。習知DRAM記憶體通常包含至少6F2 的尺寸，且SRAM可需要甚至更多半導體真實狀況。
一種可能消耗非常少的半導體真實狀況之類型記憶體係所謂交叉點記憶體。在交叉點記憶體中，一記憶體單元出現在一字線及一位元線間之重疊處。明確言之，當曝露至電流時經歷一穩定及可偵測改變之一材料係在字線及位元線間提供。該材料可為(例如)一鈣鈦礦材料、一硫屬化合物材料、一離子傳送材料、一電阻切換材料、一聚合物材 料及/或一相變材料。因為記憶體單元可被限制至位元線及字線重疊的一區，記憶體單元理論上可形成至4F2 或更少的尺寸。
在密積交叉點記憶體中遭遇之問題可包括，當資料轉移至一記憶體單元或自其轉移時發生之干擾機制(或所謂串擾)會影響一相鄰記憶體單元。
需要發展改進用於形成高度積體電路之方法，且發展改進之高度積體電路結構。
在一些具體實施例中，交叉點記憶體單元係形成以包括二極體。二極體可經組態以致使電流傳遞至記憶體單元之一部分或來自其，同時亦減輕(及可能防止)鄰接裝置間之串擾。二極體可含有堆疊薄介電膜，其中介電膜係帶狀結構，其係經設計以針對特定記憶體單元達到經修整的二極體屬性。
將堆疊介電材料而非使用習知以矽為主之n－p接面二極體用於該等二極體可較有利。習知以矽為主之接面二極體可能相對較受限於頻帶隙、Shockley－Read－Hall(SRH)產生及後合率、有效摻雜濃度、注入速度、載子壽命及崩潰強度(或例如離子化率等等的其他場屬性)。
交叉點記憶體單元可配置在垂直堆疊中。該等記憶體單元之堆疊可實質上減少歸因於個別記憶體單元之真實狀況消耗。例如，若將兩個4F2 記憶體單元堆疊，以致一單元係直接在另一單元之上，則由各單元消耗之半導體真實狀 況的量係有效率地減半，因此個別記憶體單元基本上係僅消耗2F2 的半導體真實狀況。有效真實狀況消耗的減少與垂直地堆疊記憶體單元之數目成比例地增加。因此，整合中之明顯進展可藉由將一記憶體單元陣列的至少一些記憶體單元垂直堆疊而達到。
堆疊記憶體單元可用作非揮發性記憶體，及可對應於單位準單元(SLC)或多位準單元(MLC)。此非揮發性記憶體可併入NAND記憶體陣列。在其中係形成多堆疊多位準單元(MS－MLC)的具體實施例中，記憶體可證明係特別低成本、高效能及高密度。該等堆疊單元可透過多層互連選路。
在一些具體實施例中，記憶體單元之製造係使用低溫沈積程序在一矽基板上實行，且(若有)僅使用少數高溫摻雜劑活化步驟。避免高溫處理可減輕對於積體電路裝置之熱致損害。另外，許多材料顯示可能使用在缺少高溫度穩定性之交叉點記憶體單元中的記憶體元件(例如Ge2 Se2 Te5 及其他硫屬化合物，各種金屬氧化物等等)。
參考圖1至14描述範例具體實施例。
參考圖1，其說明一半導體結構10之片段。該片段包含一基底12及該基底上的複數個交叉點記憶體單元14、16及18。鄰接記憶體單元係藉由鈍化材料20彼此隔開。
基底12可包含半導體材料，且在一些具體實施例中可包含單晶矽(基本上由其組成或由其組成)。基底可稱為一半 導體基板。術語"半導電基板"、"半導體結構"及"半導體基板"意指任何包含半導電材料之結構，其包括(但不限於)主體半導電材料，例如半導電晶圓(單獨或在包含其他材料之裝配件內)，以及半導電材料層(單獨或在包含其他材料之裝配件內)。術語"基板"指任何支撐結構，包括(但不限於)上述半導電基板。
雖然基底12係顯示為同質，其在一些具體實施例中可能包含許多層。例如，基底12可對應於含有與積體電路製造相關聯之一或多層的半導體基板。在此等具體實施例，該等層可對應於金屬互連層、阻障層、擴散層、絕緣物層等等中之一或多者。在一些具體實施例，該基底之一最上方區可包含電絕緣材料，以致記憶體單元14之一導電層係直接抵靠此絕緣材料。
在一些具體實施例中，基底12可對應於絕緣物上半導體(SOI)。
一示意電路圖30係顯示鄰接片段10以說明該片段之一些電組件。該電路圖顯示記憶體單元14、16及18個別地包含一字線22、一位元線24、一個二極體26及一記憶體元件28。
字線及位元線22及24係顯示在半導體結構10中以包含導電材料。此導電材料可包含任何適合組合物或組合物之組合，包括各種金屬(例如，鉭、鉑、鎢、鋁、銅、金等等)，含金屬組合物(例如金屬氮化物，金屬矽化物等等)及導電摻雜半導體材料(例如，導電摻雜矽)中之一或多者。 個別字線及位元線可具有從約2奈米至約20奈米之厚度。
記憶體元件28可包含任何適合組合物或組合物之組合，且可(例如)包含鈣鈦礦材料、硫屬化合物材料、離子傳送材料、電阻切換材料、聚合物材料及相變材料中之一或多者(基本上由其組成或由其組成)。
記憶體元件28、導電材料32及位元線24一起形成記憶體組件35。在記憶體組件35之導電材料32和24的一或兩者內的電流，可用以在一寫入操作中改變記憶體元件28的狀態，或在一讀取操作中確定記憶體元件28的狀態。
導電材料32、絕緣材料34及字線22一起形成二極體26。
導電材料32係藉由記憶體組件35及二極體26覆蓋。在一些具體實施例中，導電材料32可稱作導電二極體材料(或換句話說，如二極體電極)，即使材料32亦係記憶體組件之部分。導電材料32可包含任何適合組合物或組合物之組合，及可(例如)包含各種金屬(例如，鉭、鉑、鎢、鋁、銅、金等等)，含金屬組合物(例如金屬氮化物，金屬矽化物等等)及導電摻雜半導體材料(例如，導電摻雜矽)中之一或多者(基本上由其組成或由其組成)。導電材料32可具有一從約2奈米至約20奈米的厚度。
可將絕緣材料34稱作二極體介電材料，且可包含任何適合組合物或組合物之組合。在一些具體實施例中，絕緣材料包含一電絕緣層的堆疊，其中個別層具有經修整用於二極體之特定應用的頻帶隙及/或頻帶對準屬性。該等層可具有從約0.7奈米至約5奈米之個別厚度；且可包含從由氧 化鋁、氧化矽、氮化矽、氧化鋯及氧化鉿組成之群組中選出的一或多種組合物(基本上由其組成或由其組成)。氧化物及氮化物係就其主成分稱之，而非就特定化學計量而言。因此，矽之氧化物係稱作氧化矽，其包括二氧化矽之化學計量。
絕緣材料(例如，材料34)之穿隧屬性，及/或導電材料22及32之載子注入屬性可經修整以設計二極體所需屬性。
二極體係顯示介於字線及記憶體元件之間。在其他具體實施例中，二極體可額外(或者)地提供在位元線及記憶體元件之間。
在所示具體實施例中，整流二極體允許電流自記憶體元件流至字線，但限制電流在相反方向中流動。此可致能自個別記憶體元件讀取及寫入至個別記憶體元件，而限制鄰接記憶體元件間之串擾。串擾係藉由在鄰接記憶體單元間之鈍化材料20的供應而進一步限制。鈍化材料可包含任何適合組合物或組合物之組合，及可(例如)包含二氧化矽、氮化矽、氮氧化矽及有機材料(例如，聚醯亞胺、非晶碳、光阻等等)中一或多者(基本上由其組成或由其組成)。
儘管該等二極體係顯示定向以導引電流自記憶體元件流至字線，在其他具體實施例中，該等二極體的方位可相反。因此，二極體可定向以允許電流從字線流至記憶體元件，及限制電流在相反方向中流動。此組態亦可致能自個別記憶體元件讀取及寫入至個別記憶體元件，而限制鄰接記憶體元件間之串擾。
記憶體單元可併入一陣列內，其包含記憶體單元之垂直堆疊及該等單元之水平配置兩者，如圖2及3中所示。
圖2及3顯示圖1的部分成為結構10之一大部分的部分。記憶體單元14、16及18係在圖3之斷面中標示，且係顯示為一包含記憶體單元之複數個相同行的陣列之部分。
位元線24係顯示實質上垂直於字線22延伸。術語"實質上垂直"意指位元線及字線彼此比不垂直更垂直，其可包括(但不限於)其中字線及位元線係整個確切地彼此垂直之具體實施例。
位元線24係顯示與字線垂直地交錯，其中個別位元線係與記憶體單元中之個別字線配對。該等位元線及字線的垂直交錯更明確言之係包含在成對之字線中間的個別位元線，及在成對之位元線中間的個別字線。換句話說，字線及位元線遍及垂直堆疊彼此交替。
可如以下製造圖2及3之具體實施例。
最初，一第一層字線係形成在一半導體基底(或基板)12上。該第一層字線可藉由使用微影蝕刻處理及一或多個蝕刻圖案化以圖案化字線材料成為複數條線。
其後，在該第一層字線上形成一第一層二極體介電材料34(其可為多個介電層之一堆疊)。該二極體介電材料可橫跨字線沈積且分布在字線間，而後使用微影蝕刻處理及一或多個蝕刻圖案化以產生所示組態，其中該二極體介電材料係僅在字線及位元線的交叉點處。在一些具體實施例中，該二極體介電材料可留在字線間而非圖案化為僅在字 線及位元線的交叉點處。該二極體介電質可用任何適合方法沈積，包括(例如)原子層沈積(ALD)。
接著在二極體介電材料上形成一第一層導電二極體材料(即二極體電極)32。導電材料32可藉由沈積該材料依所示組態形成，且接著用微影蝕刻圖案化遮罩及一或多個蝕刻予以圖案化。
形成在導電第一層二極體材料上一第一層記憶體元件28。記憶體元件之形成可藉由橫跨字線沈積記憶體元件材料且分布在字線之間，且接著使用微影蝕刻處理及一或多個蝕刻圖案化記憶體元件材料，以產生其中記憶體元件材料係僅在字線及位元線之交叉點處的所示組態。在一些具體實施例中，記憶體元件材料可留在字線間，而非圖案化為僅在字線及位元線的交叉點處。
在第一層記憶體元件上形成一第一層位元線材料。位元線材料可橫跨字線沈積且分布在字線之間，且接著使用微影蝕刻處理及一或多個蝕刻圖案化，以產生其中位元線係實質上垂直於字線的所示組態。
字線、二極體介電質、導電二極體材料、記憶體元件及位元線之其後層，可使用以上討論處理之後續重複形成以形成垂直堆疊記憶體陣列至所需高度。在一些具體實施例中，垂直堆疊可包含至少3個記憶體單元，至少10個記憶體單元或至少15個記憶體單元。
垂直堆疊記憶體單元亦可彼此相同，或可彼此不同。例如，在一層垂直堆疊處用於記憶體單元的二極體材料，其 組合物可與在另一層垂直堆疊處用於記憶體單元的二極體材料不同；或可能與在其他層垂直堆疊處用於記憶體單元之二極體材料相同的‘組合物。
圖2及3之組態具有在字線及記憶體元件間提供的二極體。在其他組態中，二極體可在記憶體元件及位元線之間提供。用以形成此等其他組態之製程可類似於用以形成圖2及3的組態，除了導電二極體材料及二極體介電材料將會在記憶體元件形成後而非記憶體元件形成前形成以外。在又其他具體實施例中，記憶體單元中之字線及位元線的方位可相反(因此位元線係在字線之下)，且二極體可形成在字線及記憶體元件之間，或在位元線及記憶體元件間任一者。
圖4係圖2及3之具體實施例的一層之示意電路圖。圖4顯示在字線22及位元線24間之記憶體元件28及二極體26，及進一步顯示在記憶體元件及字線間連接之二極體。
圖5顯示說明一可使用之二極體的具體實施例之一範例交叉點記憶體單元50。類似編號視需要將用於參考圖5，如以上描述圖1至4時所使用。
在一半導體基底12上形成交叉點記憶體單元。該記憶體單元包含一字線22、二極體介電材料34、導電二極體材料32、一記憶體元件28及一位元線24。
導電二極體材料32、記憶體元件28及位元線24一起形成一記憶體組件52。在記憶體組件之導電材料32及24的一或兩者內之電流可用以在一寫入操作中改變記憶體元件28之 狀態，或在一讀取操作中確定記憶體元件28的狀態。
字線22、二極體介電材料34及導電二極體材料32一起形成一個二極體26。導電材料22及32(及二極體介電材料34)可經修整以將所需屬性賦予該二極體。
在所示具體實施例中，二極體介電材料34包含三種不同介電材料54，56及58之一堆疊。此等材料可彼此相對地修整以致材料間之頻帶隙及/或導電帶邊緣及/或價帶邊緣，致使載子之穿隧在一方向中(但不在相反方向中)透過該等材料。
介電材料54、56及58可包含任何適合材料，且可(例如)包含從由氧化鋁、氧化矽、氮化矽、氧化鋯及氧化鉿組成之群組中選出的一或多種組合物。
儘管圖5的範例二極體26具有三種不同介電材料(54、56及58)，在其他具體實施例中，該二極體可包含除了該三種不同介電材料以外之材料。明確言之，在一些具體實施例中，該二極體可包括多於三種不同介電材料，且在其他具體實施例中該二極體可包括少於三種不同介電材料。
圖6顯示二極體26之頻帶隙圖，其係在一未偏壓條件(圖形60)、一正向偏壓條件(圖形62)及一反向偏壓條件(圖形64)中。圖形60及64顯示在一未偏壓條件及一反向偏壓條件下，來自阻礙在導電材料22及32間載子遷移之介電材料58、56及54的頻帶。反之，圖形62顯示穿隧可在一正向偏壓條件下發生，以致載子(明確言之，在所示具體實施例中之電子)可自導電材料22穿隧至導電材料32。在圖6中電 子之流動係用一虛線箭頭63示意性說明。應注意到二極體在圖1及4中係顯示定向用於電流自導電材料32流至導電材料22。此係與說明電子自導電材料22流至導電材料32之圖6的圖式一致(換句話說，在與電流流動的反向中)。在其他具體實施例中，二極體可反轉以致在正向偏壓條件中之電子流動係自導電材料32至導電材料22。
圖5及6中描述的二極體可視為經設計之頻帶隙，因為材料22、32、54、56及58之組合物係經選擇以致圖形62之正向偏壓穿隧發生。一些適用於頻帶隙經設計之二極體的範例組合物對於材料22係鋁，對於材料58係氧化鋁，對於材料56係二氧化矽，對於材料54係氮化矽，及對於材料32係鎢。另一組範例性組合物對於材料22係鉬，對於材料58係二氧化矽，對於材料56係氮化矽，對於材料54係氧化鉿且對於材料32係鉑。另一組範例性組合物對於材料22係鉑，對於材料58係二氧化矽，對於材料56係氧化鉿，對於材料54係氧化鋯且對於材料32係鎳。
可將圖6之頻帶結構視為經設計的頻帶結構。異質結構可藉由第III/V族材料之分子束磊晶(MBE)成長形成。在介電材料中，一頻帶隙可經設計透過熱處理(例如氧化鋁之熱處理)，如已知用於非揮發性記憶體單元(如"脊狀(crested)阻障"單元及VARIOT快閃單元)。經設計頻帶隙結構可使用在半導體之載子傳送中的頻帶邊緣不連續性特性，及/或可使用在介電質之電荷儲存中的頻帶邊緣不連續性的特性。對於非揮發性記憶體單元，此可致能最佳化 保持，及耐久特性。
介電材料之薄層的沈積可產生局部量子井，其可用於在此描述的二極體結構中。介電質的導電帶及價帶邊緣可藉由材料選擇及/或熱處理設計。在金屬區中之費米能階(Fermi－level)針扎(pinning)可藉由修整在二極體頂部及底部處之導電材料的組合物來設計。沿介電質厚度之阻障高度可決定結構的穿隧特性。
在正向偏壓條件下，量子井可形成在二極體頂部及底部處之導電材料間(其中此等導電材料係該等二極體的電極)。量子井將具有離散能階。一電極及一鄰接介電質間之接觸將有一第一費米能階。當提供能量時，狀態可上升至一第一允許量子能階，其可急劇增加載子穿隧的可能性。此可導致介電質中之電位阻障的一有效降低。在一反向偏壓條件下，電位阻障係高且任何量子井之形成會被抑制。因此，若適當地修整介電質厚度，係有傳導電流自一金屬流至另一金屬的低可能性(由於減少穿隧)。
若不同薄膜介電材料被夾置在電極之間，在正向偏壓條件下可能有多個量子井。橫跨此等結構之穿隧特性指示當費米能階對應於一最低允許量子能階時可能係一急劇接通特性。結果可在高溫處出現聲子下修改，但非線性特性可因此結構產生。
穿隧可為一非常快速程序，且可發生在飛秒(femtosecond)中。相對地，穿隧亦可與溫度無關。因此，在此描述之類型的薄膜二極體可能非常快速地切換，及符 合高溫可靠性準則。
圖1至5之記憶體單元在各記憶體單位單元中具有一單個二極體。在其他具體實施例中，多個二極體可用於一單個記憶體單位單元。例如，可在一背對背配置中提供一對二極體，以提供矽控整流器(SCR)類型屬性。圖7說明一包含背對背二極體配置之記憶體單位單元。在參考圖7中，當適當時，類似編號將如以上描述圖1至5時所使用。
圖7顯示半導體結構之一部分70，及顯示一鄰接該部分70之示意電路圖72，以說明由該部分70構成之電組件。示意電路圖72顯示該部分包含一字線22、一位元線24、一記憶體元件28、一第一二極體74及一第二二極體76。第一及第二二極體係彼此鄰接，及依彼此相對的背對背方位。
部分70包含基底12、記憶體組件52(含有位元線24、記憶體元件28及導電材料32)，且二極體74及76介於記憶體組件及字線間。二極體74包含二極體介電材料80、82及84；且二極體76包含二極體介電材料90、92及94。介電材料80、82、84、90、92及94可包含以上針對二極體介電材料討論的任何組合物。
一導電材料98係介於二極體間，及橋接二極體彼此。導電材料可包含任何適合組合物，及可(例如)包含一或多種金屬(例如，鉭、鉑、鎢、鋁、銅及金之一或多者)，及/或一或多種含金屬組合物(例如金屬矽化物或金屬氮化物)。
圖1至7之具體實施例明確地顯示提供在字線及記憶體元件間的二極體。如以上討論，二極體可額外(或者是)在位 元線及記憶體元件間提供。圖8說明一其中垂直堆疊記憶體單元具有在位元線及記憶體元件間提供之二極體的具體實施例。當適當時，如描述圖1至7所用之類似編號將用來描述圖8。
圖8顯示一半導體結構之部分100，及顯示一鄰接部分100之示意電路圖102以說明由部分100構成之電組件。示意電路圖102顯示該部分包含字線22、位元線24、記憶體元件28及二極體26。
部分100包含基底12、記憶體組件101(其含有字線22、記憶體元件28及導電材料32)、二極體26、及在鄰接記憶體單元間之鈍化物20。二極體26包含二極體介電材料104、106及108。介電材料104、106及108可包含以上針對二極體介電材料討論的任何組合物。
參考圖1至8討論之記憶體單元可具有許多與其相關聯的優點。例如，二極體可能使用在金屬及介電質間之費米能階針扎以調變接通特性。此外，記憶體單元之二極體可用於SCR類型特性之背對背穿隧配置。另外，頻帶隙經設計之二極體可在絕緣物上使用，以提供一用於交叉點記憶體單元之裝置結構以減少單元對單元干擾。在一些具體實施例中，溝渠隔離(例如淺溝渠隔離)可從一記憶體陣列中省略，且氧化物可沈積在平面上成為鈍化物，以將堆疊記憶體單元彼此隔離。此外，多個二極體可經組態以針對程式化效率提供對一接觸金屬的適當電流密度。在一些具體實施例中，矽酸鹽可包括在一介電堆疊中以增加穿隧狀態的 密度。
以上討論之記憶體單元具有平面電極。在其他具體實施例中，至少底部電極可為非平面。底部電極之非平面性可藉由增加底部電極之表面積來增加注入效率。圖9顯示一說明具有一非平面底部電極之具體實施例的範例交叉點記憶體單元。相同編號將用於圖9中，如以上描述圖5時所用。
圖9之交叉點記憶體單元50係形成在一半導體基底12上。該記憶體單元包含以上參考圖5描述的字線22、二極體介電材料54、56及58、導電二極體材料32、記憶體元件28及位元線24。在所示具體實施例中，圖9的底部電極22(換句話說，該字線)係部分凹入基底12內。一些具體實施例中的底部電極可完全凹入該基底內。該底部電極延伸進入之基底的部分可為任何適合材料，及可(例如)係一絕緣材料，例如二氧化矽、氮化矽、硼磷矽酸玻璃玻璃等等。
在一些具體實施例中，可使用多個二極體以達到所需電流密度。圖10顯示一說明具有多個二極體之具體實施例的一範例交叉點記憶體單元。相同編號將用於參考圖10，如以上描述圖5時所用。
圖10之交叉點記憶體單元50係形成在一半導體基底12上。該記憶體單元包含以上參考圖5描述的字線22、二極體介電材料54、56及58、導電二極體材料32、記憶體元件28及位元線24。二極體介電材料在字線及材料32間形成三個分離的並聯二極體互連。
以上參考圖1至10討論之記憶體單元可用於電子系統中，如電腦等等。在一些具體實施例中，記憶體單元可用作非揮發性記憶體單元且併入快閃記憶體。在一些具體實施例中，快閃記憶體可製造入快閃記憶卡內。
圖11說明一電腦系統400之具體實施例。電腦系統400包括一監視器401或其他通信輸出裝置，一鍵盤402或其他通信輸入裝置，及一主機板404。主機板404可承載一微處理器406或其他資料處理單元，及至少一記憶體裝置408。記憶體裝置408可包含一記憶體單元陣列，且此陣列可與定址電路耦合，用於存取陣列中之個別記憶體單元。此外，記憶體單元陣列可耦合至一讀取電路，用於自記憶體單元讀取資料。定址及讀取電路可用於在記憶體裝置408及處理器406間傳達資訊。此係在圖12所示之主機板404的方塊圖中說明。在此方塊圖中，定址電路係說明為410且讀取電路係說明為412。
處理器裝置406可對應於一處理器模組，且與該模組使用之相關聯記憶體可包含參考圖1至10討論之任何記憶體結構。
記憶體裝置408可對應於一記憶體模組，且可包含參考圖1至10討論之任何記憶體結構。
圖13說明一電子系統700之高階組織的簡化方塊圖。系統700可對應於(例如)一電腦系統、一程序控制系統或使用一處理器及相關聯記憶體的任何其他系統。電子系統700具有功能元件，包括一處理器702、一控制單元704、一記 憶體裝置單元706及一輸入/輸出(I/O)裝置708(應理解該系統可在各種具體實施例中具有複數個處理器、控制單元、記憶體裝置單元及/或I/O裝置)。一般而言，電子系統700將具有一原生(native)指令集，其規定待由處理器702對資料執行之操作，及介於處理器702、記憶體裝置單元706及I/O裝置708間之其他互動。控制單元704藉由持續地循環遍及造成從記憶體裝置706擷取指令且執行指令的一組操作，來協調處理器702、記憶體裝置706及I/O裝置708的所有操作。記憶體裝置706可包括參考圖1至10討論之任何記憶體結構。
圖14係一電子系統800的簡化方塊圖。系統800包括一記憶體裝置802，其具有一記憶體單元陣列804、位址解碼器806、列存取電路808、行存取電路810、讀取/寫入控制電路812用於控制操作，及輸入/輸出電路814。記憶體裝置802進一步包括電源電路816，及感測器820，如用於決定一記憶體單元係否在一低臨限導電狀態或在一高臨限非導電狀態的電流感測器。所說明之電源電路816包括電源供應電路880、用於提供一參考電壓之電路882、用於提供脈衝給一第一字線之電路884、用於提供脈衝給一第二字線之電路886及用於提供脈衝給一位元線之電路888。系統800亦包括一處理器822，或用於記憶體存取之記憶體控制器。
記憶體裝置802透過佈線或金屬線從處理器822接收控制信號。記憶體裝置802係用來儲存經藉由I/O線存取的資 料。處理器822或記憶體裝置802至少之一可包含參考圖1至10討論之任何記憶體結構。
各種電子系統可在單一封裝處理單元中，或甚至在單一半導體晶片上製造，以減少處理器及記憶體裝置間的通信時間。
可將電子系統用於記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及應用特定模組，且可包括多層、多晶片模組。
電子系統亦可為廣泛範圍之任一系統，例如時鐘、電視、行動電話、個人電腦、汽車、工業控制系統、飛機等等。
10‧‧‧半導體結構
12‧‧‧基底
14‧‧‧交叉點記憶體單元
16‧‧‧交叉點記憶體單元
18‧‧‧交叉點記憶體單元
20‧‧‧鈍化材料/鈍化物
22‧‧‧字線/導電材料/底部電極
24‧‧‧位元線/導電材料
26‧‧‧二極體
28‧‧‧記憶體元件
32‧‧‧導電材料
34‧‧‧絕緣材料/二極體介電材料
35‧‧‧記憶體組件
50‧‧‧交叉點記憶體單元
52‧‧‧記憶體組件
54‧‧‧介電材料
56‧‧‧介電材料
58‧‧‧介電材料
70‧‧‧半導體結構部分
74‧‧‧第一二極體
76‧‧‧第二二極體
80‧‧‧二極體介電材料
82‧‧‧二極體介電材料
84‧‧‧二極體介電材料
90‧‧‧二極體介電材料
92‧‧‧二極體介電材料
94‧‧‧二極體介電材料
98‧‧‧導電材料
100‧‧‧半導體結構部分
101‧‧‧記憶體組件
104‧‧‧二極體介電材料
106‧‧‧二極體介電材料
108‧‧‧二極體介電材料
400‧‧‧電腦系統
401‧‧‧監視器
402‧‧‧鍵盤
404‧‧‧主機板
406‧‧‧微處理器/處理器裝置
408‧‧‧記憶體裝置
410‧‧‧定址電路
412‧‧‧讀取電路
700‧‧‧電子系統
702‧‧‧處理器
704‧‧‧控制單元
706‧‧‧記憶體裝置(單元)
708‧‧‧輸入/輸出(I/O)裝置
800‧‧‧系統
802‧‧‧記憶體裝置
804‧‧‧記憶體單元陣列
806‧‧‧位址解碼器
808‧‧‧列存取電路
810‧‧‧行存取電路
812‧‧‧讀/取寫入控制電路
814‧‧‧輸入/輸出電路
816‧‧‧電源電路
820‧‧‧感測器
822‧‧‧處理器
880‧‧‧電源供應電路
882‧‧‧電路
884‧‧‧電路
886‧‧‧電路
888‧‧‧電路
圖1係一根據一具體實施例之半導體結構的一部分之示意斷面圖。圖1亦顯示該斷面之一些組件的示意電路圖。
圖2及3分別係根據一具體實施例之交叉點記憶體單元的陣列之示意俯視圖及斷面側視圖。圖3之斷面係沿圖2的線3至3。圖1之部分係顯示為圖2及3之部分的部分；其中圖1之部分係在指為"1"之一虛線區域內。
圖4係根據一具體實施例之記憶體元件的陣列之示意電路圖。
圖5係根據一具體實施例之半導體結構的部分之示意斷面圖，
圖6顯示說明根據一具體實施例之二極體的三個不同偏壓條件之三頻帶隙圖。
圖7係根據一具體實施例之半導體結構的一部分之示意斷面圖。圖7亦顯示該斷面之一些組件的示意電路圖。
圖8係根據一具體實施例之半導體結構的一部分之示意斷面圖。圖8亦顯示該斷面之一些組件的示意電路圖。
圖9係根據一具體實施例之半導體結構的一部分之示意斷面圖。
圖10係根據一具體實施例之半導體結構的一部分之示意斷面圖。
圖11係一電腦具體實施例之示意圖。
圖12係一顯示圖9電腦具體實施例之主機板的特定特徵之方塊圖。
圖13係一電子系統具體實施例的高階方塊圖。
圖14係一電子系統具體實施例的簡化方塊圖。
10‧‧‧半導體結構
12‧‧‧基底
14‧‧‧交叉點記憶體單元
16‧‧‧交叉點記憶體單元
18‧‧‧交叉點記憶體單元
20‧‧‧鈍化材料/鈍化物
22‧‧‧字線/導電材料/底部電極
24‧‧‧位元線/導電材料
26‧‧‧二極體
28‧‧‧記憶體元件
32‧‧‧導電材料
34‧‧‧絕緣材料/二極體介電材料
35‧‧‧記憶體組件

Claims (38)

  1. 一種半導體結構，其包含：一具有三個記憶體單元的垂直堆疊，其係在一半導體基板上；個別記憶體單元，其各包含一記憶體元件、一字線、一位元線及至少一個二極體；鄰接之該等記憶體單元係藉由至少一鈍化材料彼此隔開；及由該二極體及該記憶體元件所共用之一共同導電材料，該導電材料係選自由鉭、鉑、鎢、鋁、銅、金、金屬氮化物、金屬矽化物及導電摻雜矽所組成之群組；其中個別之二極體包含至少兩個不同之介電材料、包含一金屬之一第一電極、及不含該金屬之一第二電極，該第一電極、該至少兩個介電材料及該第二電極係在該半導體基板上堆疊於逐漸增加之高度(elevation)。
  2. 如請求項1之結構，其中該等字線在該等記憶體單元內係非平面。
  3. 如請求項1之結構，其中該等字線係非平面及至少部分凹入一絕緣材料內。
  4. 如請求項1之結構，其中該等字線在該等記憶體單元內係平面。
  5. 如請求項1之結構，其中該等個別記憶體單元之該等二極體係在該等位元線及該等記憶體元件之間。
  6. 如請求項5之結構，其中該等位元線包含鉭、鉑、鎢、鋁、銅、金及導電摻雜矽中之一或多者。
  7. 如請求項6之結構，其中該等二極體係由從由氧化鋁、氧化矽、氮化矽、氧化鋯及氧化鉿組成之群組中選出的 組合物組成。
  8. 如請求項1之結構，其中該等個別記憶體單元之該等二極體係在該等字線及該等記憶體元件之間。
  9. 如請求項8之結構，其中該等字線包含鉭、鉑、鎢、鋁、銅、金及導電摻雜矽中之一或多者。
  10. 如請求項1之結構，其中各記憶體單元僅包含一個二極體。
  11. 如請求項1之結構，其中該等記憶體單元之至少一記憶體單元包含複數個並聯二極體。
  12. 如請求項1之結構，其中該等記憶體單元之至少一記憶體單元包含依彼此背對背關係之一對二極體。
  13. 如請求項1之結構，二極體中至少一個二極體包含至少三種不同介電材料。
  14. 如請求項1之結構，其中該等記憶體元件包含鈣鈦礦材料、相變材料、硫屬化合物材料、離子傳送材料、電阻切換材料及聚合物材料中之一或多者。
  15. 一種半導體結構，其包含：一字線垂直堆疊，其係在一半導體基板之上；一位元線垂直堆疊，其係在該基板之上，該等位元線實質上垂直該等字線延伸；該等位元線與該等字線交錯；個別位元線係與記憶體單元內之個別字線配對；複數個記憶體元件，各記憶體單元包含該等記憶體元件之一者；及複數個二極體，各記憶體單元包含該等二極體中至少 一個二極體；其中個別之二極體包含至少兩個不同之介電材料、包含一金屬之一第一電極、及不含該金屬之一第二電極，該第一電極、該至少兩個介電材料及該第二電極係在該半導體基板上堆疊於逐漸增加之高度；由該二極體及該記憶體元件所共用之一共同導電材料，該導電材料係選自由鉭、鉑、鎢、鋁、銅、金、金屬氮化物、金屬矽化物及導電摻雜矽所組成之群組。
  16. 如請求項15之結構，其中各記憶體單元僅包含一個二極體。
  17. 如請求項15之結構，其中該等記憶體單元中至少一記憶體單元包含依彼此背對背關係之一對二極體。
  18. 如請求項15之結構，其中該等個別二極體各包含至少三種不同介電材料。
  19. 如請求項15之結構，其中該等記憶體元件包含鈣鈦礦材料、相變材料、硫屬化合物材料、離子傳送材料、電阻切換材料及聚合物材料中之一或多者。
  20. 一種半導體結構，其包含：一第一交叉點記憶體單位單元，其係在一半導體基板上，該第一交叉點記憶體單位單元包含在一第一字線及一第一位元線之間的一重疊，且包含一第一二極體，該第一二極體包含至少兩個不同之介電材料、包含一金屬之一第一電極、及不含該金屬之一第二電極，該第一電極、該至少兩個介電材料及該第二電極係在該半導體基板上堆疊於逐漸增加之高度，由該第一二極體及一記憶 體元件所共用之一共同導電材料，該導電材料係選自由鉭、鉑、鎢、鋁、銅、金、金屬氮化物、金屬矽化物及導電摻雜矽所組成之群組；及一第二交叉點記憶體單位單元，其係垂直地堆疊在該第一交叉點記憶體單位單元上，該第二交叉點記憶體單位單元包含在一第二字線及一第二位元線之間的一重疊，且包含一第二二極體，該第二二極體包含至少兩個不同之介電材料、包含一金屬之一第三電極、及不含該金屬之一第四電極。
  21. 如請求項20之結構，其中該等第一及第二字線實質上彼此平行地延伸，且其中該等第一及第二位元線實質上垂直於該等第一及第二字線延伸。
  22. 如請求項20之結構，其中該第一字線係直接在一電絕緣材料上。
  23. 如請求項20之結構，其中該等第一及第二二極體中至少一個二極體包含至少三種不同介電材料之一堆疊。
  24. 如請求項20之結構，其中該等第一及第二二極體包含介電材料的堆疊，及其中由該第一二極體構成之介電材料的堆疊之組合物係相同於由該第二二極體構成之介電材料的堆疊之組合物。
  25. 一種電子系統，其包含：一處理器；及一記憶體陣列，其係與該處理器以資料通信，該記憶體陣列包含： 一字線垂直堆疊；一位元線垂直堆疊，該等位元線實質上垂直該等字線延伸；該等位元線中至少一位元線係在一對字線中間，且該等字線中至少一字線係在一對位元線中間；個別位元線係與記憶體單元內之個別字線配對；複數個記憶體元件，各記憶體單元包含一記憶體元件；及複數個二極體，各記憶體單元包含至少一個二極體，其中個別之二極體包含至少兩個不同之介電材料、包含一金屬之一第一電極、及不含該金屬之一第二電極，由該二極體及該記憶體元件所共用之一共同導電材料，該導電材料係選自由鉭、鉑、鎢、鋁、銅、金、金屬氮化物、金屬矽化物及導電摻雜矽所組成之群組；該第一電極、該至少兩個介電材料及該第二電極係在該半導體基板上堆疊於逐漸增加之高度。
  26. 如請求項25之電子系統，其中各記憶體單元僅包含一個二極體。
  27. 如請求項25之電子系統，其中該等記憶體單元中至少一記憶體單元包含依彼此背對背關係之一對二極體。
  28. 如請求項25之電子系統，其中個別二極體各包含至少三種不同介電材料。
  29. 如請求項25之電子系統，其中該等記憶體元件包含鈣鈦礦材料、相變材料、硫屬化合物材料、離子傳送材料、電阻切換材料及聚合物材料中之一或多者。
  30. 一種形成一交叉點記憶體陣列之方法，其包含：在一半導體基板上形成一第一層字線；在該第一層字線上形成包含至少兩個不同之介電材料之一第一層二極體介電堆疊；在該第一層二極體介電堆疊上形成一第一層導電二極體材料；在該第一層導電二極體材料上形成一第一層記憶體元件，該導電二極體材料由該二極體及該記憶體元件所共用，該導電材料係選自由鉭、鉑、鎢、鋁、銅、金、金屬氮化物、金屬矽化物及導電摻雜矽所組成之群組；在該第一層記憶體元件上形成一第一層位元線；在該第一層位元線上形成一第二層字線；在該第二層字線上以逐漸升高之方式(elevationally)形成一第二層二極體介電堆疊；在該第二層二極體介電堆疊上以逐漸升高之方式形成一第二層導電二極體材料；在該第二層導電二極體材料上形成一第二層記憶體元件；及在該第二層記憶體元件上形成一第二層位元線。
  31. 如請求項30之方法，其中該等第一及第二二極體介電堆疊中至少一者包含兩種不同介電材料。
  32. 如請求項30之方法，其中該等第一及第二二極體介電堆疊中至少一者包含至少三種不同介電材料。
  33. 如請求項30之方法，其中該等第一及第二二極體介電堆 疊中至少一者係由三種不同介電材料組成。
  34. 如請求項30之方法，其中該等第一及第二二極體介電堆疊之組合物係彼此相同。
  35. 一種形成一交叉點記憶體陣列之方法，其包含：在一半導體基板上形成一第一層字線；在該第一層字線上形成一第一層記憶體元件；在該第一層記憶體元件上形成包含至少兩個不同之介電材料且相對於彼此以逐漸升高之方式堆疊之一第一層二極體介電堆疊，由該二極體及該記憶體元件所共用之一共同導電材料，該導電材料係選自由鉭、鉑、鎢、鋁、銅、金、金屬氮化物、金屬矽化物及導電摻雜矽所組成之群組；在該第一層二極體介電堆疊上形成一第一層位元線；在該第一層位元線上形成一第二層字線；在該第二層字線上形成一第二層記憶體元件；在該第二層記憶體元件上形成包含至少兩個不同之介電材料之一第二層二極體介電堆疊；及在該第二層二極體介電堆疊上形成一第二層位元線。
  36. 如請求項35之方法，其中該等第一及第二二極體介電堆疊中至少一者包含至少三種不同介電材料。
  37. 如請求項35之方法，其中該等第一及第二二極體介電堆疊中至少一者係由三種不同介電材料組成。
  38. 如請求項35之方法，其中該等第一及第二二極體介電堆疊之組合物彼此係相同。
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