JP4699932B2 - 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法 - Google Patents

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Description

本発明は、電圧または電流の印加により抵抗値が変化する抵抗変化素子と、それを用いた抵抗変化型メモリならびにその製造方法に関する。
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Dynamic Random Access Memory）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗値Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されており、このような抵抗変化型メモリ素子として、所定の電圧または電流の印加により電気抵抗値Ｒが変化する抵抗変化素子の開発が進められている。
抵抗変化素子は、通常、抵抗変化層を一対の電極により狭持した構造を有しており、上記一対の電極間に所定の電圧または電流を印加することにより、その電気抵抗値Ｒが変化する。この電気抵抗値Ｒの変化は、上記所定の電圧または電流の印加による抵抗変化層の状態の変化に基づいており、一般に、巨大抵抗変化（ＣＥＲ：Colossal Electro-Resistance）効果と呼ばれる。ＣＥＲ効果は、同じく素子の電気抵抗値Ｒが変化する現象である、いわゆる磁気抵抗（ＭＲ：Magneto-Resistance）効果とは、その原理において異なっている。
ＭＲ効果は、非磁性体を狭持する一対の磁性体において、一方の磁性体の磁化方向が他方の磁性体の磁化方向に対して平行から反平行、または、反平行から平行になるときに、当該一対の磁性体間の電気抵抗値が変化する現象をいう。現在、ＭＲ効果を発現する素子（ＭＲ素子）を用いた磁気抵抗変化型メモリ（ＭＲＡＭ）の開発が進められている。しかしながら、ＭＲ素子では、磁性体の微細化に伴って当該磁性体内に反磁界と呼ばれる成分が増加し、磁化方向の反転に必要な磁界が増大するため、ある程度以上の微細化は困難である。ＣＥＲ効果ではこのような「サイズの問題」がないこと、また、一般にＭＲ効果よりも大きい抵抗変化が得られることなどから、抵抗変化素子を、より一層の微細化を実現した次世代の不揮発性メモリ（例えば、抵抗変化型ランダムアクセスメモリ：ＲｅＲＡＭ）とする期待が高まっている。
このような抵抗変化素子として、特許文献１、２には、抵抗変化層にペロブスカイト酸化物を用いた素子が開示されており、当該酸化物として、特許文献１にはＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）が、特許文献２にはＣｒドープＢａＳｒＴｉＯ3（ＢＳＴＣＯ）が例示されている。特許文献３には、抵抗変化層にＮｉＯなどの金属酸化物を用いた素子が開示されている。
特許文献２には、また、抵抗変化層として鉄酸化物であるＦｅ3Ｏ4（マグネタイト）が使用できることが示されており（段落［００２５］等）、特許文献４にも同様の記載が見られる（段落［０００７］等）。
米国特許第６２０４１３９号公報 特表２００２−５３７６２７号公報 特開２００４−３６３６０４号公報 特開２００２−２８０５４２号公報
抵抗変化素子を用いてメモリセルアレイを構築するためには、当該素子と、情報の記録時および読出時に素子を選択するための半導体素子（トランジスタ、ダイオードなど）とを組み合わせる必要があるが、ＰＣＭＯのようなペロブスカイト酸化物の結晶化には、通常、６５０〜８５０℃程度の高温が必要であり、半導体製造プロセスとの親和性が課題となる。特に、素子の微細化を実現するためには、抵抗変化素子の製造プロセス温度を、上記温度範囲よりも低く、例えば、４００℃以下とすることが望まれる。
抵抗変化層としてＦｅ3Ｏ4を用いれば、ペロブスカイト酸化物を用いる場合に比べて、より低い温度領域での素子の形成が可能となるが、Ｆｅ3Ｏ4の比抵抗は本質的に低く、素子の抵抗（インピーダンス）を大きくすることが難しい。素子のインピーダンスが小さくなると、得られる抵抗変化比が小さくなったり、後述するパルス電圧を素子に印加することが困難となる。
そこで本発明は、これら従来の素子とは異なる構成を有し、半導体製造プロセスとの親和性に優れるとともに抵抗変化特性に優れる抵抗変化素子とその製造方法、ならびに、抵抗変化型メモリを提供することを目的とする。
本発明の抵抗変化素子（第１の抵抗変化素子）は、基板と前記基板上に配置された多層構造体とを含み、前記多層構造体は、上部電極および下部電極と、前記上部電極と前記下部電極との間に配置された抵抗変化層とを含む。第１の抵抗変化素子では、前記上部電極と前記下部電極との間の電気抵抗値が異なる２以上の状態が存在し、前記上部電極と前記下部電極との間に所定の電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する。ここで、前記抵抗変化層は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含み、前記多層構造体は、前記抵抗変化層とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物膜をさらに含み、前記鉄酸化物膜は前記抵抗変化層の前記下部電極側の主面に接するように配置されている。
「抵抗変化層が、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4を含む」、とは、「抵抗変化層がＦｅ3Ｏ4を含まない」、または、「抵抗変化層がＦｅ3Ｏ4を含む場合に、当該抵抗変化層におけるＦｅ3Ｏ4の含有率（重量％）が、当該抵抗変化層におけるＦｅ2Ｏ3の含有率（重量％）の２０％以下である」ことを意味する。
上記とは別の側面から見た本発明の抵抗変化素子（第２の抵抗変化素子）は、基板と前記基板上に配置された多層構造体とを含み、前記多層構造体は、上部電極および下部電極と、前記上部電極と前記下部電極との間に配置された抵抗変化層とを含む。第２の抵抗変化素子では、前記上部電極と前記下部電極との間の電気抵抗値が異なる２以上の状態が存在し、前記上部電極と前記下部電極との間に所定の電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する。ここで、前記抵抗変化層は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含み、前記下部電極は、前記抵抗変化層とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物からなり、前記抵抗変化層と前記下部電極とは互いに接している。
本発明の抵抗変化型メモリは、上記本発明の抵抗変化素子をメモリ素子として備える。
本発明の抵抗変化素子の製造方法（第１の製造方法）は、上記第１の抵抗変化素子の製造方法であって、基板上に下部電極を形成する下部電極形成工程と、前記下部電極上に、Ｆｅ3Ｏ4を含む鉄酸化物膜を形成する鉄酸化物膜形成工程と、前記鉄酸化物膜上に、前記鉄酸化物膜と接するように、前記鉄酸化物膜とは異なる組成を有し、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層を形成する抵抗変化層形成工程と、前記抵抗変化層を前記下部電極とともに狭持する上部電極を形成する上部電極形成工程とを順に含む。
本発明の抵抗変化素子の製造方法（第２の製造方法）は、上記第２の抵抗変化素子の製造方法であって、基板上に、Ｆｅ3Ｏ4を含む鉄酸化物からなる下部電極を形成する下部電極形成工程と、前記下部電極上に、前記下部電極と接するように、前記鉄酸化物とは異なる組成を有し、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層を形成する抵抗変化層形成工程と、前記抵抗変化層を前記下部電極とともに狭持する上部電極を形成する上部電極形成工程とを順に含む。
第１の抵抗変化素子では、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層とし、当該抵抗変化層の下部電極側の主面に接するように、当該抵抗変化層とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物膜を配置している。また、第２の抵抗変化素子では、第１の抵抗変化素子と同様の抵抗変化層とし、当該抵抗変化層と接するように、当該抵抗変化層とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物からなる下部電極を配置している。これら本発明の抵抗変化素子は、ペロブスカイト化合物を抵抗変化層とする従来の抵抗変化素子とは異なり、例えば、４００℃以下の製造プロセスにより形成できるなど、半導体製造プロセスとの親和性に優れる。
本発明の抵抗変化素子は、また、抵抗変化特性に優れる。上述したように、Ｆｅ3Ｏ4からなる抵抗変化層を有する素子では、Ｆｅ3Ｏ4の比抵抗の低さにより、素子のインピーダンスを大きくすることが難しい。Ｆｅ3Ｏ4と同様に鉄酸化物の一種であるＦｅ2Ｏ3の比抵抗はＦｅ3Ｏ4よりも大きく、Ｆｅ2Ｏ3からなる抵抗変化層とすることにより、素子のインピーダンスを増大できるとともに、その抵抗変化特性の向上が期待される。しかし、後述の実施例に示すように、抵抗変化層の組成をＦｅ3Ｏ4からＦｅ2Ｏ3へ単に置き換えるだけでは、抵抗変化特性に優れる素子を得ることはできない。
本発明者らは、鋭意検討の結果、Ｆｅ2Ｏ3を含む抵抗変化層とし、かつ、当該抵抗変化層の下部電極側の主面に接するように、当該抵抗変化層とは組成が異なり、Ｆｅ3Ｏ4を含む鉄酸化物膜を配置する（第１の抵抗変化素子）、あるいは、Ｆｅ2Ｏ3を含む抵抗変化層とし、かつ、当該抵抗変化層に接するように、当該抵抗変化層とは組成が異なり、Ｆｅ3Ｏ4を含む鉄酸化物からなる下部電極を配置する（第２の抵抗変化素子）ことにより、優れた抵抗変化特性が得られることを見いだした。
本発明の抵抗変化素子が優れた抵抗変化特性を発現する理由は明確ではないが、第１の抵抗変化素子では抵抗変化層と鉄酸化物膜との間に、第２の抵抗変化素子では抵抗変化素子と下部電極との間に、素子の抵抗変化特性を向上させる界面準位が形成されている可能性がある。
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。
図１に示す抵抗変化素子１（第２の抵抗変化素子）は、基板１２と、下部電極２および上部電極４からなる一対の電極と、下部電極２および上部電極４により狭持された抵抗変化層３とを含んでいる。下部電極２、抵抗変化層３および上部電極４は、多層構造体（積層体）１１として、互いに接するように、上記順に基板１２上に配置されている。
抵抗変化層３は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む。下部電極２は、抵抗変化層３とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物からなる。
素子１には、下部電極２と上部電極４との間の電気抵抗値が異なる２以上の状態が存在する。所定の電圧または電流を素子１に、具体的には下部電極２と上部電極４との間に、印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。素子１に電気抵抗値が異なる２つの状態（相対的に高抵抗の状態を状態Ａとし、相対的に低抵抗の状態を状態Ｂとする）が存在する場合、所定の電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。所定の電圧または電流は、抵抗変化層３へ印加しているともいえる。
このような素子１は、その抵抗変化特性に優れており、例えば、高い抵抗変化比を得ることができる。抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、素子が示す最大電気抵抗値をＲMAX、最小電気抵抗値をＲMINとしたときに、式（ＲMAX−ＲMIN）／ＲMINにより求められる値である。
素子１は、また、ペロブスカイト化合物を抵抗変化層とする従来の抵抗変化素子に比べて低い温度、例えば、４００℃以下の製造プロセスにより形成でき、半導体製造プロセスとの親和性に優れる。即ち、上記構成を有する素子１とすることにより、半導体素子との組み合わせによる様々なデバイス、例えば抵抗変化型メモリ、への応用が容易となる他、素子の微細化、および、素子の微細化に伴うデバイスの高集積化、高特性化の実現に有利となる。
抵抗変化層３の組成は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む限り特に限定されない。抵抗変化層３の組成は、例えば、オージェ電子分光法、Ｘ線回折による結晶構造解析、赤外分光法、ラマン分光法などの分析手法により評価すればよい。下部電極２の組成、および、後述の鉄酸化物膜５の組成についても同様である。
抵抗変化層３は鉄酸化物からなることが好ましく、この場合、抵抗変化層３はＦｅ2Ｏ3およびＦｅ3Ｏ4からなっても、Ｆｅ2Ｏ3からなってもよい。特に、抵抗変化層３がＦｅ2Ｏ3からなる場合、素子の抵抗変化特性をより向上でき、例えば、より高い抵抗変化比を得ることができる。
抵抗変化層３がＦｅ2Ｏ3およびＦｅ3Ｏ4からなる場合、抵抗変化層３は、含有率にして約８３．３重量％以上１００重量％未満のＦｅ2Ｏ3と、含有率にして０重量％を超え約１６．７重量％以下のＦｅ3Ｏ4とからなる、ともいえる。Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなる抵抗変化層３は、上記含有率の範囲を考慮すると、Ｆｅ2Ｏ3を主成分とし、Ｆｅ3Ｏ4を一部に含む鉄酸化物層であるともいえる。
素子の抵抗変化特性をより向上できることから、抵抗変化層３におけるＦｅ3Ｏ4の含有率（重量％）は、抵抗変化層３におけるＦｅ2Ｏ3の含有率（重量％）の１５％以下が好ましく、１０％以下がより好ましい。
下部電極２の組成は、抵抗変化層３の組成と異なり、かつ、Ｆｅ3Ｏ4を含む限り特に限定されないが、素子の抵抗変化特性をより向上できることから、Ｆｅ3Ｏ4からなることが好ましい。下部電極２がＦｅ3Ｏ4からなる場合、その比抵抗が５×１０-2Ω・ｃｍ以下であることが好ましい。
下部電極２は、また、その表面に抵抗変化層３が結晶化成長可能である構成を有することが好ましく、この場合、安定した結晶構造を有する抵抗変化層３の形成がより容易となる。抵抗変化層３の結晶構造の安定により、抵抗変化特性により優れる素子１とすることができる。
抵抗変化層３と下部電極２との組み合わせは特に限定されないが、抵抗変化層３がＦｅ2Ｏ3からなり、下部電極２がＦｅ3Ｏ4からなることが特に好ましい。この場合、素子の抵抗変化特性をさらに向上できる他、抵抗変化型メモリを構成した場合に、メモリのエンデュランス特性を向上できる。
Ｆｅ2Ｏ3からなる抵抗変化層３と、Ｆｅ3Ｏ4からなる下部電極２との組み合わせが特に好ましい理由は明確ではないが、Ｆｅ2Ｏ3およびＦｅ3Ｏ4の格子定数が、それぞれ０．８３５ｎｍおよび０．８４０ｎｍと、ほぼ同程度ながら僅かに異なっていることが、良好な界面準位の形成に影響を与えている可能性がある。また、Ｆｅ2Ｏ3およびＦｅ3Ｏ4は、ともに鉄酸化物であるため、両者の界面における相互拡散が生じにくいと考えられ、メモリを構成した場合におけるエンデュランス特性を向上できると考えられる。
図２に、本発明の抵抗変化素子の別の一例を示す。図２に示す抵抗変化素子１（第１の抵抗変化素子）は、基板１２と、下部電極６および上部電極４からなる一対の電極と、下部電極６および上部電極４により狭持された抵抗変化層３と、抵抗変化層３の下部電極６側の主面に接するように配置された鉄酸化物膜５とを含んでいる。下部電極６、鉄酸化物膜５、抵抗変化層３および上部電極４は、多層構造体（積層体）７として、互いに接するように、上記順に基板１２上に配置されている。
抵抗変化層３は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む。鉄酸化物膜５は、Ｆｅ3Ｏ4を含み、かつ、抵抗変化層３とはその組成が異なる。
鉄酸化物膜５の組成は、上述した下部電極２の組成と同様であればよく、素子の抵抗変化特性をより向上できることから、Ｆｅ3Ｏ4からなることが好ましい。
鉄酸化物膜５は、また、その表面に抵抗変化層３が結晶化成長可能である構成を有することが好ましく、この場合、安定した結晶構造を有する抵抗変化層３の形成がより容易となる。抵抗変化層３の結晶構造の安定により、抵抗変化特性により優れる素子１とすることができる。
抵抗変化層３と鉄酸化物膜５との組み合わせは特に限定されないが、抵抗変化層３がＦｅ2Ｏ3からなり、鉄酸化物膜５がＦｅ3Ｏ4からなることが特に好ましい。この場合、素子の抵抗変化特性をさらに向上できる他、抵抗変化型メモリを構成した場合に、メモリのエンデュランス特性を向上できる。
第１の抵抗変化素子における鉄酸化物膜５の構成は、鉄酸化物膜５が抵抗変化層３の下部電極２側の主面に接するように配置されている限り特に限定されない。例えば、下部電極６の抵抗変化層３側の表面が鉄酸化物膜５からなってもよく、この場合、下部電極６は抵抗変化層３に接することになる。
下部電極６は基本的に導電性を有していればよく、例えば、後述する上部電極４と同様の材料からなればよい。
第１の抵抗変化素子の構成は、下部電極６、鉄酸化物膜５、抵抗変化層３および上部電極４を含む多層構造体７が基板１２上に形成され、抵抗変化層３が下部電極６および上部電極４により狭持されており、鉄酸化物膜５が抵抗変化層３の下部電極６側の主面に接するように配置されている限り特に限定されない。
第２の抵抗変化素子の構成は、下部電極２、抵抗変化層３および上部電極４を含む多層構造体１１が基板１２上に形成され、抵抗変化層３が下部電極２および上部電極４により狭持されており、下部電極２と抵抗変化層３とが互いに接する限り特に限定されない。
例えば、図３に示すように、上部電極４と下部電極２との間に、中間電極１３を狭持する一対の抵抗変化層３ａ、３ｂが配置されていてもよい。この場合、下部電極２と中間電極１３との間、上部電極４と中間電極１３との間、および、下部電極２と上部電極４との間、から選ばれる少なくとも１つの電極間に所定の電圧または電流を印加することにより、電気抵抗値が異なる少なくとも３つの状態を取りうる、即ち多値化が実現された、抵抗変化素子１とすることができる。また、同様の多層構造を重ねることにより、さらなる多値化の実現も可能である。
図３に示す素子１では、中間電極１３が下部電極２と同様の組成を有していてもよく、この場合、より抵抗変化特性に優れる素子１とすることができる。
第１の抵抗変化素子においても同様に、上部電極４と下部電極６との間に中間電極１３を狭持する抵抗変化層３ａ、３ｂが配置されていてもよい。
以下、第１および第２の抵抗変化素子に共通の事項について説明する。なお、第２の抵抗変化素子を例示して以下の説明を行うが、第１の抵抗変化素子においても同様であり、例えば、必要に応じて「下部電極２」を「下部電極６」に読み替えればよい。
上部電極４は、基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）、Ｆｅ(鉄)、Ｒｈ（ロジウム）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）など、あるいは、これらの合金、酸化物、窒化物、弗化物、炭化物、硼化物などからなればよい。半導体製造プロセスとの親和性をより向上できる観点からは、上部電極４が、酸化されにくい材料、または、酸化後も導電性を保持できる材料からなることが好ましく、例えば、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ａｕなどからなることが好ましい。同様の理由から、上部電極４が、Ｉｒ−Ｏ（酸化イリジウム）、Ｒｕ−Ｏ（酸化ルテニウム）、Ｒｈ−Ｏ(酸化ロジウム)などの酸化物からなることが好ましく、また、Ｔｉ−Ｎ(窒化チタン)、Ｆｅ−Ｎ(窒化鉄)、Ｔｉ−Ａｌ−Ｎ（窒化チタンアルミニウム）などの窒化物からなることが好ましい。上部電極４は、上述した材料から選ばれる２以上の異なる材料の積層体からなってもよい。なお、Ｔｉ−Ａｌ−Ｎからなる上部電極４とする場合、その導電性を確保するために、ＡｌおよびＴｉの合計に対してＡｌが占める割合は、５０原子％以下であることが好ましい。
基板１２は、例えば、シリコン（Ｓｉ）基板であればよく、この場合、基板１２における下部電極２に接する表面が酸化されていてもよい（基板１２の表面に酸化膜が形成されていてもよい）。基板１２がＳｉ基板である場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。なお、本明細書では、トランジスタやコンタクトプラグ（以下、単に「プラグ」ともいう）などを形成した加工済みの基体も、「基板」と称する。
所定の電圧または電流は、下部電極２および上部電極４を介して、素子１に印加すればよい。所定の電圧または電流の印加により、素子１における上記状態が変化する（例えば、状態Ａから状態Ｂへ）が、変化後の状態（例えば、状態Ｂ）は、素子１に所定の電圧または電流が再び印加されるまで保持され、上記電圧または電流の印加により、再び変化する（例えば、状態Ｂから状態Ａへ）。
素子１に印加される所定の電圧または電流は、素子１が状態Ａにあるときと、状態Ｂにあるときとの間で必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「所定の電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。
このように抵抗変化素子１では、その電気抵抗値を、素子１に所定の電圧または電流を印加するまで保持できるため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、２以上のメモリ素子が配列したメモリアレイ）を構築できる。また、抵抗変化素子１では、このような状態の変化を少なくとも２回以上繰り返し行うことができ、不揮発性のランダムアクセスメモリを構築できる。その他、上記各状態に対してＯＮまたはＯＦＦを割り当てることにより、素子１をスイッチング素子へ応用することも可能である。
素子１に印加する電圧または電流は、パルス状（パルス電圧または電流パルス）であることが好ましい。この場合、素子１を用いてメモリなどのデバイスを構築する際に、当該デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。
デバイスの駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。素子１の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、および、早い応答速度の並立を図るためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部／立ち下がり部を適度なスロープ形状とした台形波状であることが好ましい。正弦波状や台形波状のパルスは、素子１の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子１の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。
素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築したデバイスの小型化がより容易となる。上記状態Ａおよび状態Ｂの２つの状態が存在する素子１の場合、下部電極２と上部電極４との間に電位差を発生させる電位差印加機構を素子１に接続し、例えば、下部電極２の電位に対して上部電極４の電位が正となるようなバイアス電圧（正バイアス電圧）を素子１に印加することにより、素子１を状態Ａから状態Ｂへと変化させ、下部電極２の電位に対して上部電極４の電位が負となるようなバイアス電圧（負バイアス電圧）を素子１に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、素子１を状態Ｂから状態Ａへ変化させてもよい。電位差印加機構としては、例えば、パルスジェネレータを用いればよい。
本発明の抵抗変化素子を、半導体素子、例えば、ダイオード、ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などのトランジスタなど、と組み合わせることにより、抵抗変化型メモリを構築できる。
本発明の抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせた、抵抗変化型メモリ（素子）の一例を図４に示す。
図４に示す抵抗変化型メモリ素子３１は、抵抗変化素子１とトランジスタ２１とを備えており、素子１は、トランジスタ２１およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されており、トランジスタ２１における残る１つの電極は接地されている。このようなメモリ素子３１では、トランジスタ２１をスイッチング素子として、素子１における上記状態の検出（即ち、素子１の電気抵抗値の検出）、および、素子１への所定の電圧または電流の印加が可能となる。例えば、素子１が、電気抵抗値が異なる２つの状態をとる場合、図４に示すメモリ素子３１を、１ビットの抵抗変化型メモリ素子とすることができる。
トランジスタ２１は、例えば、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。
図５に、抵抗変化素子１とトランジスタ２１とを備えるメモリ素子３１の具体的な構成の一例を示す。図５に示すメモリ素子３１では、トランジスタ２１が形成された基板１２上に抵抗変化素子１が形成されており、トランジスタ２１と抵抗変化素子１とが一体化されている。より具体的には、基板１２上にソース２２およびドレイン２３が形成されており、ドレイン２３と素子１の下部電極２とは、プラグ３４を介して電気的に接続されている。ソース２２は、図示しないが、別途接地などの電気的接続がなされていればよい。基板１２におけるソース２２とドレイン２３との間には、ゲート絶縁膜２４およびゲート電極２５が形成されており、素子１の下部電極２上には、抵抗変化層３および上部電極４が上記順に積層されている。ゲート電極２５は、ワード線（図示せず）と電気的に接続され、上部電極４はプラグ３５を介してビット線３２と電気的に接続されている。基板１２上には、基板１２の表面、ならびに、トランジスタ２１および素子１の全体を覆うように層間絶縁層３６が配置されている。なお、基板１２上の符号２６で示された部分は、素子分離部２６である。
層間絶縁層３６は、ＳｉＯ2やＡｌ2Ｏ3などの絶縁材料からなればよく、２以上の種類の材料の積層体であってもよい。絶縁材料には、ＳｉＯ2やＡｌ2Ｏ3の他、レジスト材料のような有機材料を用いてもよい。有機材料を用いる場合、スピナーコーティングなどにより簡便に層間絶縁層３６を形成できるため、平坦でない表面上へ層間絶縁層３６を形成する場合においても、自らの表面が平坦な層間絶縁層３６の形成が容易となる。この場合、層間絶縁層３６として、感光性樹脂であるポリイミドのような材料を用いることが好ましい。
図５に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることにより抵抗変化型メモリ素子を構築しているが、本発明の抵抗変化型メモリの構成は図５に示す例に限定されない。例えば、本発明の抵抗変化素子と、選択素子として、その他の種類のトランジスタやダイオードなど、任意の半導体素子とを組み合わせてもよい。
また、図５に示すメモリ素子３１は、トランジスタ２１の直上に抵抗変化素子１を配置した構成を有するが、トランジスタ２１と抵抗変化素子１とを互いに離れた場所に配置し、下部電極２とドレイン２３とを引き出し電極により電気的に接続してもよい。メモリ素子３１の製造プロセスを容易にするためには、抵抗変化素子１とトランジスタ２１とを互いに離して配置することが好ましいが、図５に示すようにトランジスタ２１の直上に抵抗変化素子１を配置すれば、メモリ素子３１の占有面積を小さくでき、より高密度な抵抗変化型メモリアレイを実現できる。
メモリ素子３１への情報の記録は、抵抗変化素子１への所定の電圧または電流の印加により行えばよく、素子１に記録した情報の読出は、例えば、素子１へ印加する電圧または電流の大きさを記録時とは変化させることにより行えばよい。
情報の記録および読出方法として、パルス状の電圧を素子１に印加する方法の一例について、図６を用いて説明する。
図６に示す例では、抵抗変化素子１は、ある閾値（Ｖ0）以上の大きさを有する正バイアス電圧の印加により、相対的に電気抵抗が大きい状態Ａから、相対的に電気抵抗が小さい状態Ｂへ変化し、ある閾値（Ｖ0’）以上の大きさを有する負バイアス電圧の印加により、状態Ｂから状態Ａへ変化する抵抗変化特性を有するとする。なお、正バイアス電圧は、下部電極２の電位に対する上部電極４の電位が正となる電圧のことであり、負バイアス電圧は、下部電極２の電位に対する上部電極４の電位が負となる電圧のことであるとする。各バイアス電圧の大きさは、下部電極２と上部電極４との間の電位差の大きさに相当する。
抵抗変化素子１の初期状態が、状態Ａであるとする。下部電極２と上部電極４との間にパルス状の正バイアス電圧ＶSE（｜ＶSE｜≧Ｖ0）を印加すると、素子１は状態Ａから状態Ｂへと変化する（図６に示すＳＥＴ）。このとき印加する正バイアス電圧をＳＥＴ電圧とする。
ここで、ＳＥＴ電圧よりも小さく、大きさがＶ0未満の正バイアス電圧を素子１に印加すれば、素子１の電気抵抗値を、素子１の電流出力として検出できる（図６に示すＲＥＡＤ１およびＯＵＴＰＵＴ１）。素子１の電気抵抗値の検出は、素子１に、大きさがＶ0’未満の負バイアス電圧を印加することによっても行うことができ、これら、素子１の電気抵抗値を検出するために印加する電圧をＲＥＡＤ電圧（ＶRE）とする。ＲＥＡＤ電圧は、図６に示すようにパルス状であってもよく、この場合、パルス状のＳＥＴ電圧とした時と同様に、メモリ素子３１における消費電力の低減やスイッチング効率の向上を図ることができる。ＲＥＡＤ電圧の印加では、素子１の状態（状態Ｂ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。
次に、下部電極２と上部電極４との間にパルス状の負バイアス電圧ＶRS（｜ＶRS｜≧Ｖ0’）を印加すると、素子１は状態Ｂから状態Ａへと変化する（図６に示すＲＥＳＥＴ）。このとき印加する負バイアス電圧をＲＥＳＥＴ電圧とする。
ここで、素子１にＲＥＡＤ電圧を印加すれば、素子１の電気抵抗値を、素子１の電流出力として検出できる（図６に示すＲＥＡＤ２およびＯＵＴＰＵＴ２）。この場合も、ＲＥＡＤ電圧の印加では、素子１の状態（状態Ａ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。
このように、パルス状の電圧の印加により、メモリ素子３１への情報の記録および読出を行うことができ、読出によって得られる素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図６におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の小さい状態（図６におけるＯＵＴＰＵＴ２）を「０」とすれば、メモリ素子３１を、ＳＥＴ電圧により情報「１」を記録し、ＲＥＳＥＴ電圧により情報「０」を記録する（情報「１」を消去する）メモリ素子とすることができる。
図５に示すメモリ素子３１において、抵抗変化素子１にパルス状の電圧を印加するためには、ワード線によりトランジスタ２１をＯＮ状態とし、ビット線３２を介して電圧を印加すればよい。
ＲＥＡＤ電圧の大きさは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の大きさに対して、通常、１／４〜１／１０００程度であればよい。ＳＥＴ電圧およびＲＥＳＥＴ電圧の具体的な値は、抵抗変化素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖ程度の範囲であり、１Ｖ〜１２Ｖ程度の範囲が好ましい。
素子１の電気抵抗値の検出は、検出する素子とは別に参照素子を準備し、当該参照素子に対しても同様にＲＥＡＤ電圧を印加して、得られた参照抵抗値（例えば、参照出力電流値）と、検出する素子の抵抗値（例えば、出力電流値）との差分の検出により行うことが好ましい。図７に示す方法では、メモリ素子３１からの出力４２を負帰還増幅回路４４ａにより増幅した出力４５と、参照素子４１からの出力４３を負帰還増幅回路４４ｂにより増幅した出力４６とを差動増幅回路４７に入力し、差動増幅回路４７から得られた出力信号４８を検出している。
図８に示すように、２以上のメモリ素子３１をマトリクス状に配列した場合、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）５１を構築できる。メモリアレイ５１では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）と、２以上のワード線３３から選ばれる１つのワード線（Ｗn）とを選択することにより、座標（Ｂn、Ｗn）に位置するメモリ素子３１ａへの情報の記録およびメモリ素子３１ａからの情報の読出が可能となる。
図８に示すように、２以上のメモリ素子３１をマトリクス状に配列する場合、少なくとも１つのメモリ素子３１を参照素子とすればよい。
図９に示すように、パストランジスタ３７を用い、２以上の抵抗変化素子１をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）５２を構築できる。メモリアレイ５２では、ビット線３２は素子１の下部電極２に、ワード線３３は素子１の上部電極４に、それぞれ電気的に接続されている。メモリアレイ５２では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）に接続されたパストランジスタ３７ａと、２以上のワード線３３から選ばれる１つのワード線（Ｗn）に接続されたパストランジスタ３７ｂとを選択的にＯＮ状態とすることにより、座標（Ｂn、Ｗn）に位置する抵抗変化素子１ａへの情報の記録、および、抵抗変化素子１ａからの情報の読出が可能となる。素子１ａの情報を読出すためには、例えば、素子１ａの電気抵抗値に対応する電圧である、図９に示す電圧Ｖを測定すればよい。なお、図９に示すメモリアレイ５２には参照素子群３８が配置されており、参照素子群３８に接続されたビット線（Ｂ0）に対応するパストランジスタ３７ｃを選択的にＯＮ状態とし、図９に示す電圧ＶREFを測定することにより、素子１ａの出力と、参照素子群３８の出力との差分を検出できる。
また、図９に示すメモリアレイ５２では、パストランジスタ３７により選択されなかった非選択の素子１を参照素子として利用することも可能である。この方法では、パストランジスタ３７により選択された素子１ａ周辺の素子の状態を検証しながら、参照素子を適宜設定する必要があるため、メモリアレイとしての動作がやや遅くなることがあるが、メモリアレイの構成をより簡便にできる。
図１０に示すように、本発明の抵抗変化素子１と、非線形の電流電圧特性（Ｉ−Ｖ特性）を有する選択素子３９（図１０では一例としてダイオード）とを組み合わせたメモリ素子４０とし、２以上の当該メモリ素子４０をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）５３を構築できる。
図１０に示すメモリ素子４０では、ビット線３２とワード線３３との間に、抵抗変化素子１および選択素子３９を電気的に直列に接続しているが、この場合、選択素子３９を介した回り込みの抵抗成分を低減できる。
選択素子３９は、ｐ−ｎ接合、ｐ−ｉ−ｎ接合、あるいはショットキー接合を有する素子が好ましい。上記ｐ−ｎ接合としては、ｎ形半導体、例えばＴｉＯ2：Ｍ（Ｍは、遷移金属ドープ元素、以下同じ）などのマグネリ系化合物、あるいは、ＳｎＯ2：Ｍ、ＺｎＯ：Ｍなど、と、ｐ形半導体、例えばＮｉＯ1-d（ｄは、０〜０．１程度の酸素欠損を示す、以下同じ）、Ｃｕ2Ｏ1-d、ＦｅＯp：Ｍ（ｐは、１〜１．５）などのスピネル構造型化合物など、との接合であればよい。上記ｎ形半導体とｐ形半導体から形成されたｐ−ｎ接合は、Ｓｉのドープ基板上への形成が容易である。その他、ＺｎＡｌＯ／ｐ−Ｓｉ、ＺｎＯ／ＮｉＯなどのｐ−ｎ接合であってもよい。ｐ−ｉ−ｎ接合としては、例えば、ＺｎＡｌＯ／Ａｌ2Ｏ3／ｐ−Ｓｉなどであればよい。ショットキー接合としては、例えば、ＺｎＡｌＯ／ＺｎＯなどであればよい。これらの接合は、ダイオード的な非線形のＩ−Ｖ特性を有する。
これらの接合を有する素子は、また、本発明の抵抗変化素子と同様のプロセスによりセルフアライン（自己整合）で形成できるため、例えば、後述する図１６に示すクロスポイント型のメモリ素子４０の形成がより容易となる。
本発明の製造方法について説明する。
第１の製造方法では、基板１２上に下部電極６を形成した後に、形成した下部電極６上に、Ｆｅ3Ｏ4を含む鉄酸化物膜５を形成する。次に、形成した鉄酸化物膜５上に、鉄酸化物膜５と接するように、鉄酸化物膜５とは異なる組成を有し、かつ、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層３を形成する。
第１の製造方法では、鉄酸化物膜形成工程において、Ｆｅ3Ｏ4からなる鉄酸化物膜５を形成してもよい。
第１の製造方法では、抵抗変化層形成工程において、鉄酸化物からなる抵抗変化層３を形成してもよいし、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなる抵抗変化層３を形成してもよい。また、Ｆｅ2Ｏ3からなる抵抗変化層３を形成してもよい。
第１の製造方法では、鉄酸化物膜形成工程においてＦｅ3Ｏ4からなる鉄酸化物膜５を形成し、かつ、抵抗変化層形成工程において鉄酸化物からなる抵抗変化層３を形成する場合、当該鉄酸化物膜５および抵抗変化層３を以下の方法により形成してもよい：鉄酸化物膜形成工程および抵抗変化層形成工程において、鉄と酸素とを含む同一の原料物質を用い、かつ、抵抗変化層形成工程における雰囲気が有する不活性ガスの分圧Ｐinertと酸素の分圧Ｐoxyとの比（Ｐoxy／Ｐinert）を、鉄酸化物膜形成工程における雰囲気が有する当該比よりも大きくする。Ｆｅ2Ｏ3を含む抵抗変化層３は、Ｆｅ3Ｏ4からなる鉄酸化物膜５に比べて、鉄原子に対する酸素原子の数が多い。このため、鉄酸化物膜形成時および抵抗変化層形成時の雰囲気における酸素分圧を変化させる、具体的には鉄酸化物膜形成工程よりも抵抗変化層形成工程における酸素分圧を大きくする、ことにより、上記鉄酸化物膜５および抵抗変化層３を形成できる。このとき形成する抵抗変化層３は、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなっても、Ｆｅ2Ｏ3からなってもよい。
上記方法では、相対的に酸素の分圧が小さい条件Ａ１で鉄酸化物膜５を形成し、相対的に酸素の分圧が大きい条件Ａ２で抵抗変化層３を形成しているともいえる。条件Ａ１から条件Ａ２への変化は、連続的に行っても段階的に行ってもよい。
原料物質とは、例えば、鉄酸化物膜５および抵抗変化層３を分子線エピタキシャル法（ＭＢＥ）などの蒸着法やイオンプレーティング法により形成する場合、いわゆる蒸着源のことである。また例えば、鉄酸化物膜５および抵抗変化層３を各種スパッタリング法により形成する場合、いわゆるターゲットのことである。
鉄と酸素とを含む原料物質の組成は特に限定されず、形成する抵抗変化層３の組成に応じて適宜設定すればよい。原料物質は、例えば、式ＦｅＯx（１／２≦ｘ＜４／３）で示される組成を有していてもよく、このような原料物質は、特に、Ｆｅ2Ｏ3からなる抵抗変化層３を形成する場合に好適である。
第１の製造方法では、鉄酸化物膜形成工程においてＦｅ3Ｏ4からなる鉄酸化物膜５を形成し、かつ、抵抗変化層形成工程において鉄酸化物からなる抵抗変化層３を形成する場合、当該鉄酸化物膜５および抵抗変化層３を以下の方法により形成してもよい：抵抗変化層形成工程において、鉄酸化物膜形成工程において形成した鉄酸化物膜５の表面を酸化して、鉄酸化物からなる抵抗変化層３を形成する。このとき形成する抵抗変化層３は、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなってもよく、Ｆｅ2Ｏ3からなってもよい。抵抗変化層３の組成は、酸化の程度を調整することにより制御できる。
酸化の方法は特に限定されないが、例えば、形成した鉄酸化物膜５の表面と酸素とを接触させて、当該表面を自然酸化すればよい。このとき、必要に応じて、鉄酸化物膜５を形成した基板１２の温度を制御してもよい。鉄酸化物膜５の表面を酸化させる時間は適宜設定すればよい。
鉄酸化物膜５の表面と接触させる酸素は、酸素分子（Ｏ2）以外にも、イオン、ラジカル、プラズマ、原子など、各種の状態にある酸素、あるいはオゾン（Ｏ3）を用いることができる。特に、ラジカルやオゾンは、活性度が高く酸化力が大きいため、酸化レートを高めたり、より低い温度で膜の酸化が可能となるメリットがある。即ち、ラジカルやオゾンによる酸化は、通常の熱酸化処理に比べて、結晶粒径などへの影響を最小限にした酸化処理が可能であるために好ましい。酸素のプラズマやラジカルの発生には、電子サイクロトン共鳴（ＥＣＲ）放電、グロー放電、ＲＦ放電、ヘリコン、誘導結合プラズマ（ＩＣＰ）などの各種方法を利用できる。
第１の製造方法では、下部電極形成工程、鉄酸化物膜形成工程、抵抗変化層形成工程および上部電極形成工程の各工程間に任意の工程が加えられていてもよい。
第２の製造方法では、基板１２上に鉄酸化物（第１の鉄酸化物）からなる下部電極２を形成した後に、形成した当該下部電極２上に、下部電極２と接するように、第１の鉄酸化物とは異なる組成を有し、かつ、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層３を形成する。
第２の製造方法では、第１の鉄酸化物がＦｅ3Ｏ4であってもよい、即ち、下部電極形成工程においてＦｅ3Ｏ4からなる下部電極２を形成してもよい。
第２の製造方法では、抵抗変化層形成工程において、鉄酸化物（第１の鉄酸化物とは組成が異なる第２の鉄酸化物）からなる抵抗変化層３を形成してもよいし、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなる抵抗変化層３を形成してもよい。また、Ｆｅ2Ｏ3からなる抵抗変化層３を形成してもよい。
第２の製造方法では、第１の鉄酸化物がＦｅ3Ｏ4であり（即ち、下部電極形成工程においてＦｅ3Ｏ4からなる下部電極２を形成し）、かつ、抵抗変化層形成工程において第２の鉄酸化物からなる抵抗変化層３を形成する場合、当該下部電極２および抵抗変化層３を以下の方法により形成してもよい：下部電極形成工程および抵抗変化層形成工程において、鉄と酸素とを含む同一の原料物質を用い、かつ、抵抗変化層形成工程における雰囲気が有する不活性ガスの分圧Ｐinertと酸素の分圧Ｐoxyとの比（Ｐoxy／Ｐinert）を、下部電極形成工程における雰囲気が有する当該比よりも大きくする。Ｆｅ2Ｏ3を含む抵抗変化層３は、Ｆｅ3Ｏ4からなる下部電極２に比べて、鉄原子に対する酸素原子の数が多い。このため、下部電極形成時および抵抗変化層形成時の雰囲気における酸素分圧を変化させる、具体的には下部電極形成工程よりも抵抗変化層形成工程における酸素分圧を大きくする、ことにより、上記下部電極２および抵抗変化層３を形成できる。このとき形成する抵抗変化層３は、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなっても、Ｆｅ2Ｏ3からなってもよい。
上記方法では、相対的に酸素の分圧が小さい条件Ｂ１で下部電極２を形成し、相対的に酸素の分圧が大きい条件Ｂ２で抵抗変化層３を形成しているともいえる。条件Ｂ１から条件Ｂ２への変化は、連続的に行っても段階的に行ってもよい。
原料物質とは、例えば、下部電極２および抵抗変化層３を分子線エピタキシャル法（ＭＢＥ）などの蒸着法やイオンプレーティング法により形成する場合、いわゆる蒸着源のことである。また例えば、下部電極２および抵抗変化層３を各種スパッタリング法により形成する場合、いわゆるターゲットのことである。
鉄と酸素とを含む原料物質の組成は特に限定されず、形成する抵抗変化層３の組成に応じて適宜設定すればよい。原料物質は、例えば、式ＦｅＯx（１／２≦ｘ＜４／３）で示される組成を有していてもよく、このような原料物質は、特に、Ｆｅ2Ｏ3からなる抵抗変化層３を形成する場合に好適である。
第２の製造方法では、第１の鉄酸化物がＦｅ3Ｏ4であり（即ち、下部電極形成工程においてＦｅ3Ｏ4からなる下部電極２を形成し）、かつ、抵抗変化層形成工程において第２の鉄酸化物からなる抵抗変化層３を形成する場合、当該下部電極２および抵抗変化層３を以下の方法により形成してもよい：抵抗変化層形成工程において、下部電極形成工程において形成した下部電極２の表面を酸化して、第２の鉄酸化物からなる抵抗変化層３を形成する。このとき形成する抵抗変化層３は、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなってもよく、Ｆｅ2Ｏ3からなってもよい。抵抗変化層３の組成は、酸化の程度を調整することにより制御できる。
酸化の方法は特に限定されないが、例えば、形成した下部電極２の表面と酸素とを接触させて、当該表面を自然酸化すればよい。このとき、必要に応じて、下部電極２を形成した基板１２の温度を制御してもよい。下部電極２の表面を酸化させる時間は適宜設定すればよい。
下部電極２の表面と接触させる酸素は、酸素分子（Ｏ2）以外にも、イオン、ラジカル、プラズマ、原子など、各種の状態にある酸素を用いることができる。酸素のプラズマやラジカルの発生には、電子サイクロトン共鳴（ＥＣＲ）放電、グロー放電、ＲＦ放電、ヘリコン、誘導結合プラズマ（ＩＣＰ）などの各種方法を利用できる。
本発明の製造方法では、下部電極形成工程、抵抗変化層形成工程および上部電極形成工程の各工程間に任意の工程が加えられていてもよい。
下部電極２、抵抗変化層３、上部電極４、鉄酸化物膜５および下部電極６は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより形成すればよい。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）などの蒸着法、イオンプレーティング法などを用いればよい。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。各層の表面の平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチングなどを用いればよい。
後述する保護絶縁膜、バリアメタル、プラグメタルの堆積方法、微細加工方法および平坦化方法についても同様であり、本発明の抵抗変化素子を備えるメモリ素子、メモリアレイなどの電子デバイスも、同様の方法により形成できる。
本発明の抵抗変化素子の製造方法の一例を、本発明の抵抗変化素子が組み込まれたメモリ素子の製造方法の一例として、図１１Ａ〜図１１Ｈに示す。
最初に、図１１Ａに示すように、トランジスタ２１が形成された基板１２の表面に、トランジスタ２１を覆うように保護絶縁膜６１を堆積し、堆積した保護絶縁膜６１の表面をＣＭＰなどにより平坦化した後に、保護絶縁膜６１に対して選択的にエッチングを行ってプラグ用開口部６２を形成する。
保護絶縁膜６１は、例えば、ＳｉＯ2からなればよく、より具体的にはＴＥＯＳ（テトラエチルオルトシリケート）およびＯ3（オゾン）から形成したＳｉＯ2膜（ＴＥＯＳ膜）であってもよい。基板１２表面へのトランジスタ２１の形成方法は、一般的な手法によればよい。図１１Ａに示すトランジスタ２１は、ソース２２、ドレイン２３、ゲート絶縁膜２４、ゲート電極２５および素子分離部２６を備える一般的なＭＯＳ−ＦＥＴである。プラグ用開口部６２は、トランジスタ２１のドレイン２３が露出するように形成すればよい。
次に、図１１Ｂに示すように、保護絶縁膜６１の表面にバリアメタル６３およびプラグメタル６４を順に堆積する。バリアメタル６３には、プラグメタル６４の拡散を抑制したり、周囲の絶縁層との密着性を高めたりする作用を有する材料、あるいは、プラグメタル６４をメッキにより形成する場合にはシードとしての作用を有する材料を用いればよく、例えば、チタン（Ｔｉ）膜と窒化チタン（Ｔｉ−Ｎ）膜とからなる積層体や、タンタル（Ｔａ）膜と窒化タンタル（Ｔａ−Ｎ）膜とからなる積層体などを用いればよい。プラグメタル６４には基本的に導電性に優れる材料を用いればよく、例えば、タングステン、アルミニウム、銅などを用いればよい。プラグメタル６４は、プラグ用開口部６２を充填するように堆積すればよい。
次に、図１１Ｃに示すように、堆積したバリアメタル６３およびプラグメタル６４における保護絶縁膜６１上の部分をＣＭＰなどにより除去し、ドレイン２３と電気的に接続されたプラグ３４を形成する。
次に、図１１Ｄに示すように、プラグ３４および保護絶縁膜６１の表面に、下部電極２、抵抗変化層３および上部電極４を順に形成する。下部電極２は、プラグ３４との間に電気的な接続が確保されるように形成すればよい。
次に、図１１Ｅに示すように、形成した下部電極２、抵抗変化層３および上部電極４を所定の形状に微細加工する。
次に、図１１Ｆに示すように、保護絶縁膜６１上に、下部電極２、抵抗変化層３および上部電極４の積層体１１を覆うように、保護絶縁膜６６を堆積する。保護絶縁膜６６は、例えば、上述したＴＥＯＳ膜からなればよい。
次に、図１１Ｇに示すように、保護絶縁膜６６の表面をＣＭＰなどにより平坦化した後、保護絶縁膜６６に対して選択的にエッチングを行ってプラグ用開口部６７を形成する。プラグ用開口部６７は、上部電極４が露出するように形成すればよい。
次に、図１１Ｈに示すように、保護絶縁膜６６の表面に密着用メタル６８および配線用メタル６９を順に堆積し、ビット線３２と、ビット線３２と上部電極４とを電気的に接続するプラグ３５を形成する。密着用メタル６８には、周囲の絶縁層との密着性を高める作用を有する材料、あるいは、配線用メタル６９をメッキにより形成する場合にはシードとしての作用を有する材料を用いればよく、例えば、チタン（Ｔｉ）膜と窒化チタン（Ｔｉ−Ｎ）膜とからなる積層体や、タンタル（Ｔａ）膜と窒化タンタル（Ｔａ−Ｎ）膜とからなる積層体や炭窒化シリコン（Ｓｉ−Ｃ−Ｎ）などを用いればよい。配線用メタル６９には基本的に導電性に優れる材料を用いればよく、例えば、タングステン、銅、アルミニウムなどを用いればよい。配線用メタル６９は、プラグ用開口部６７を充填するように、かつ、ビット線３２が形成されるように堆積すればよい。このようにして図５に示すメモリ素子３１を形成できる。なお、保護絶縁膜６１および６６は、図５に示す層間絶縁層３６となる。
本発明の抵抗変化素子の製造方法の別の一例を、本発明の抵抗変化素子が組み込まれたメモリ素子の製造方法の一例として、図１２Ａ〜図１２Ｋに示す。
最初に、図１１Ａ〜図１１Ｃに示す工程と同様にして、図１２Ａに示すように、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２の表面に保護絶縁膜６１ａを堆積し、堆積した保護絶縁膜６１ａに、トランジスタ２１のドレイン２３と電気的に接続されたプラグ３４、および、トランジスタ２１のソース２２と電気的に接続されたプラグ７０を形成する。プラグ７０は、プラグ３４と同様に形成すればよい。
次に、図１２Ｂに示すように、保護絶縁膜６１ａ、プラグ３４およびプラグ７０上に下部電極２を形成する。下部電極２は、プラグ３４との間に電気的な接続が確保されるように形成すればよい。
次に、図１２Ｃに示すように、下部電極２を、プラグ３４の直上の部分を除いてエッチングなどにより除去する。
次に、図１２Ｄに示すように、プラグ７０の表面に、プラグ７０との電気的な接続が確保されるように、ソース２２と後に形成されるビット線３２とを接続するための電極７１を形成する。電極７１は、基本的に、導電性を有する材料からなればよい。
次に、図１２Ｅに示すように、保護絶縁膜６１ａ上に、下部電極２および電極７１を覆うように保護絶縁膜６１ｂを堆積した後に、図１２Ｆに示すように、保護絶縁膜６１ｂの表面をＣＭＰなどにより平坦化して、下部電極２および電極７１を露出させる。
次に、図１２Ｇに示すように、保護絶縁膜６１ｂ、下部電極２および電極７１上に、抵抗変化層３および上部電極４を形成する。
次に、図１２Ｈに示すように、抵抗変化層３および上部電極４を、所定の形状に微細加工する。
次に、図１２Ｉに示すように、保護絶縁膜６１ｂおよび電極７１上に、抵抗変化層３および上部電極４を覆うように、保護絶縁膜６６を形成する。
次に、図１２Ｊに示すように、保護絶縁膜６６の表面をＣＭＰなどにより平坦化した後、保護絶縁膜６６に対して選択的にエッチングを行ってプラグ用開口部７２を形成する。プラグ用開口部７２は、電極７１が露出するように形成すればよい。
次に、図１２Ｋに示すように、保護絶縁膜６６の表面に密着用メタル６８および配線用メタル６９を順に堆積し、ビット線３２と、ビット線３２と電極７１とを電気的に接続するプラグ７３を形成する。配線用メタル６９は、プラグ用開口部７２を充填するように、かつ、ビット線３２が形成されるように堆積すればよい。このようにして、図５に示すメモリ素子３１とは異なる構成を有するメモリ素子７４を形成できる。
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
（実施例１）
実施例１では、図１に示す構成を有する抵抗変化素子１を作製し、その抵抗変化特性を評価した。評価した素子サンプルの具体的な作製方法を、図１３Ａ〜図１３Ｇに示す。
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜：図示せず）が形成されたＳｉ基板を準備し、準備したＳｉ基板上に、形成する下部電極２の形状に対応した開口部（典型的には素子の接合部のサイズ（接合面積）に対して約３倍オーバーラップした幅を有する長方形状であり、一例として、接合面積が１μｍ×１μｍの素子を形成する場合、幅７μｍ×長さ２０μｍの長方形部に加え、パッド引き出し用配線およびコンタクトパッド部に相当する多角形部を含めた開口部）を有するメタルマスクＡ８１を配置して、下部電極２としてＦｅ3Ｏ4膜（厚さ４００ｎｍ）を形成した（図１３Ａ）。なお、図１３Ａでは、メタルマスクＡ８１について、その開口部以外の部分を示す。以降の図におけるメタルマスクについても同様である。
下部電極２であるＦｅ3Ｏ4膜の形成は、式ＦｅＯ0.75で示される組成を有する鉄酸化物をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして行った。
Ｓｉ基板上に形成したＦｅ3Ｏ4膜の比抵抗を、４探針法により評価したところ、およそ５〜５０ｍΩ・ｃｍ（典型的には１０ｍΩ・ｃｍ）の範囲であった。また、当該膜の組成の同定は、Ｘ線回折測定による結晶構造解析、ならびに、赤外吸収分光法およびラマン分光法により行った。
次に、メタルマスクＡ８１を除去した後に、形成した下部電極２の一部を覆うように、正方形の開口部を有するメタルマスクＢ８２を配置し、下部電極２上に抵抗変化層３としてＦｅ2Ｏ3膜（厚さ２〜２００ｎｍ：典型的には２０ｎｍ）を形成した（図１３Ｂ）。メタルマスクＢ８２を配置する際には、その開口部の中心（矩形状の対象物において、対向する頂点間を結ぶ２本の直線の交点を、当該対象物の中心とする、以下同じ）と、下部電極２の中心とが一致するようにした。
抵抗変化層３であるＦｅ2Ｏ3膜の形成は、式ＦｅＯ0.75で示される組成を有する鉄酸化物、即ち、下部電極２を形成する際に用いたものと同一の鉄酸化物、をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン−酸素混合雰囲気下（アルゴン：酸素（分圧比）＝８：１）にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして行った。
当該膜の組成の同定は、Ｘ線回折測定による結晶構造解析、ならびに、赤外吸収分光法およびラマン分光法により行った。
次に、メタルマスクＢ８２を除去した後に、抵抗変化層３であるＦｅ2Ｏ3膜の表面における素子の接合部となる領域にレジスト８３を配置し、イオン照射８４によるドライエッチングを行って（図１３Ｃ）、抵抗変化層３をいわゆるメサ形状に微細加工した（図１３Ｄ）。このとき、レジスト８３のサイズを調整することにより、抵抗変化層３のサイズ、即ち、素子の接合部のサイズ（接合面積）を、０．１μｍ×０．１μｍ〜０．１ｍｍ×０．１ｍｍ（典型的には１μｍ×１μｍ）の範囲で変化させた。また、イオン照射の際には、しっかりとしたメサ形状を確保するために、抵抗変化層３の膜厚の１０−５００％程度（典型的には１００％程度）のオーバーエッチングを施した（図１３Ｄ参照）。例えば、抵抗変化層３であるＦｅ2Ｏ3の厚さが２ｎｍの場合、最大１０ｎｍ程度のオーバーエッチングを施した。
次に、下部電極２、抵抗変化層３およびレジスト８３の全体を覆うように、基板１２上に層間絶縁層３６を堆積した後に（図１３Ｅ）、リフトオフにより、抵抗変化層３上に残留しているレジスト８３と、レジスト８３上の層間絶縁層３６を除去して、開口部８５を形成し、抵抗変化層３を露出させた（図１３Ｆ）。層間絶縁層３６には、上述したＴＥＯＳ膜（厚さ４００ｎｍ）を用いた。
次に、上部電極４として、抵抗変化層３の表面を含む全体に、ＴｉＮ膜（厚さ４００ｎｍ）を形成した（図１３Ｇ）。上部電極４の形成にあたっては、形成した上部電極４の長軸方向と下部電極２の長軸方向とが直交するように、メタルマスクＡ８１を用いた。
上部電極４であるＴｉＮ膜の形成は、Ｔｉをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：酸素（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３００℃）とした上で、印加電力をＤＣ４ｋＷとして行った。
このようにして、図１に示す構成を有する抵抗変化素子１（サンプル１−１）を作製した。なお、図１４に、作成した素子１をその上部電極４側から見た平面図を示す。図１４における断面Ａ−Ａが図１３Ｇに相当する。
Ｓｉ基板の温度を３００℃として作製したサンプル１−１の初期の接合抵抗を、抵抗変化層３であるＦｅ2Ｏ3膜の面積、即ち、素子１の接合面積を、０．１μｍ×０．１μｍ（０．０１μｍ2）〜３．１６μｍ×３．１６μｍ（１０μｍ2）の範囲で変化させながら評価したところ、図１５に示す結果が得られた。なお、サンプル１−１の接合抵抗は、図１４に示す上部電極４および下部電極２の一部であるコンタクトパッド８６ａ、８６ｂに対して電流を印加し、４端子測定となるようにコンタクトパッド８６ｃ、８６ｄ間の電圧を測定して評価した。
評価の結果、図１５に示すように、素子１の接合面積であるＦｅ2Ｏ3膜の面積Ａと素子の接合抵抗Ｒとの積（ＲＡ）は、当該面積Ａの値に依らず、ほぼ一定の値（約５ｋΩ・μｍ2）となった。この結果から、素子１の接合抵抗を支配しているのは抵抗変化層３であるＦｅ2Ｏ3膜であり、下部電極２であるＦｅ3Ｏ4膜、および、上部電極４であるＴｉＮ膜は、あくまでも電極として作用し、素子１の接合抵抗に対する両者の寄与はほとんど無いと考えられる。また、素子１の接合面積を変化させた場合においても、上記ＲＡの値がほぼ一定であったことから、本発明の抵抗変化素子が接合面積に依らずに安定的に製造可能であることがわかった。
上記接合抵抗の評価とは別に、上記のようにして作製したサンプル１−１に対し、下部電極および上部電極を介して、図６に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、その抵抗変化比を評価した。評価方法を以下に示す。
（抵抗変化比の評価方法）
パルスジェネレータを用い、サンプル１−１の上部電極と下部電極との間に、ＳＥＴ電圧として３Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−３Ｖ（負バイアス電圧、大きさ５Ｖ）、ＲＥＡＤ電圧として０．０１Ｖ（正バイアス電圧）を印加した（各電圧のパルス幅は２００ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値からサンプル１−１の電気抵抗値を算出し、算出した電気抵抗値の最大値をＲMax、最小値をＲMinとして、（ＲMax−ＲMin）／ＲMinで示す式より、サンプル１−１の抵抗変化比を求めた。素子サンプルの抵抗変化比の評価方法は、以降の各サンプルにおいても同様である。
上記評価の結果、サンプル１−１の抵抗変化比は、その接合面積に依らず、１０〜１００倍程度の範囲であり、典型的には約５０倍であった。
なお、同一のＳｉ基板（Ｓｉウェハー）内に複数のサンプル１−１を形成し、上記と同様に形成したサンプルの抵抗変化比を評価したところ、ウェハー内におけるそのばらつきは小さく、数％程度以下であった。
サンプル１−１の作製とは別に、以下の表１に示す組成を有する上部電極とした素子（サンプル１−２〜１−１３：接合面積１μｍ×１μｍ）を作製し、上記と同様に、作製した各素子サンプルの抵抗変化比を評価した。評価結果を、サンプル１−１の結果を含め、以下の表１に示す。なお、上部電極がＦｅ3Ｏ4からなるサンプル１−２では、下部電極および抵抗変化層の形成に用いた鉄酸化物をターゲットとしてそのまま用い、成膜の雰囲気を下部電極を形成した時と同様にして、上部電極を形成した。
Figure 0004699932
表１に示すように、各素子サンプルにおいて、１０倍以上の抵抗変化比が得られた。
上記各素子サンプルの作製とは別に、サンプル１−１と同様の製造プロセスにより、Ｆｅ3Ｏ4膜を抵抗変化層とする比較例サンプルＡ１、Ａ２（接合面積１μｍ×１μｍ）を作製した。
比較例サンプルＡ１、Ａ２では、下部電極として、それぞれ、Ｐｔ膜（厚さ４００ｎｍ）およびＴｉＮ膜（厚さ４００ｎｍ）を用い、上部電極として、それぞれ、Ｐｔ膜（厚さ４００ｎｍ）およびＡｕ膜（厚さ４００ｎｍ）を用いた。
抵抗変化層であるＦｅ3Ｏ4膜の形成は、式ＦｅＯ0.75で示される組成を有する鉄酸化物をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして行った。これと同じ条件で形成した単層のＦｅ3Ｏ4膜の比抵抗を別途測定したところ、約１０ｍΩ・ｃｍであった。
Ａｕ膜は、室温における真空蒸着法により形成した。Ｐｔ膜は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃とし、印加電力を１００Ｗとして形成した。ＴｉＮ膜は、Ｔｉをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。
上記のようにして作製した比較例サンプルＡ１、Ａ２に対し、その抵抗変化比を評価した。評価結果を以下の表２に示す。
Figure 0004699932
表２に示すように、抵抗変化層にＦｅ3Ｏ4膜を用いた比較例サンプルＡ１、Ａ２では、素子の抵抗変化比をサンプル１−１〜１−１３ほどは大きくできず、特に比較例サンプルＡ１では、ほとんど抵抗変化比を得ることができなかった。両比較例サンプルの抵抗変化比を評価する際に、実際に素子に印加された電圧および素子を流れた電流を別途測定したところ、当該電圧が３Ｖ未満であるとともに、素子に数ｍＡ程度の電流が流れることがわかった。これは、抵抗変化層であるＦｅ3Ｏ4膜の比抵抗が小さく、素子のインピーダンスが低いことが原因であると考えられる。
(実施例２)
実施例２では、図５に示す構成を有するメモリ素子３１を作製し、その抵抗変化特性を評価した。評価した素子サンプルは、上述した図１１Ａ〜図１１Ｈに示す方法により作製し、Ｆｅ2Ｏ3膜からなる抵抗変化層３とした。
保護絶縁膜６１は、厚さ４００ｎｍのＴＥＯＳ膜とした。バリアメタル６３は、Ｔｉ膜とＴｉＮ膜との積層体とした。プラグメタル６４はタングステン膜とした。
下部電極２はＦｅ3Ｏ4膜（厚さ２００ｎｍ）とし、当該膜は、式ＦｅＯ0.75で示される組成を有する鉄酸化物をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして形成した。
抵抗変化層３はＦｅ2Ｏ3膜（厚さ５０ｎｍ）とし、当該膜は、式ＦｅＯ1.5で示される組成を有する鉄酸化物をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして形成した。
上部電極４はＴｉＡｌＮ膜（厚さ４００ｎｍ）とし、当該膜は、Ｔｉ0.6Ａｌ0.4合金をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。
保護絶縁膜６６は厚さ８００ｎｍのＴＥＯＳ膜とした。密着用メタル６８は厚さ１０ｎｍのＴａＮ膜とし、配線用メタル６９は厚さ３００ｎｍのＣｕ膜とした。なお、配線用メタル６９は、図１１Ｈに示すビット線３２を構成するように堆積させた。
このようにして、図５に示す構成を有するメモリ素子３１（サンプル２−１）を作製した。サンプル２−１の接合面積は０．９μｍ×０．６μｍとした。
サンプル２−１の初期の接合抵抗を、サンプル１−１と同様に評価したところ、約１ｋΩであった。
上記のようにして作製したサンプル２−１に対し、図６に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認は、ゲート２５への電圧の印加によりトランジスタ２１をＯＮ状態とし、ソース２２と上部電極４との間に、ＳＥＴ電圧として２Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−２Ｖ（負バイアス電圧、大きさ２Ｖ）、ＲＥＡＤ電圧として０．０５Ｖ（正バイアス電圧）を印加して、サンプル２−１から出力される電流値を測定して行った。サンプル２−１に印加する各電圧のパルス幅は２００ｎｓとした。なお、当該電流値の測定は、サンプル２−１とは別に配置した参照抵抗に対し、サンプル２−１に印加したＲＥＡＤ電圧と同様の電圧を印加して得た参照電流値との差動値を検出することにより行った。
動作確認の結果、サンプル２−１では、１０倍以上（１０〜１００倍）の抵抗変化比が得られるとともに、メモリ素子として安定した動作が可能であることが確認できた。また、１０6回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性（即ちメモリ特性）は失われず、エンデュランス特性に優れるメモリ素子が形成できたことがわかった。
次に、１６個のサンプル２−１をマトリクス状（４×４）に配列して１６ビットのメモリアレイを構築し、サンプル２−１のメモリ素子としての動作確認と同様の方法により、当該メモリアレイの動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
サンプル２−１の作製とは別に、サンプル２−１と同様の製造プロセスにより、下部電極２をＰｔ膜またはＴｉＮ膜とし、Ｆｅ2Ｏ3膜からなる抵抗変化層３とした比較例サンプルＢ１、Ｂ２（接合面積０．９μｍ×０．６μｍ）を作製した。
比較例サンプルＢ１、Ｂ２では、下部電極として、それぞれ、Ｐｔ膜（厚さ２００ｎｍ）およびＴｉＮ膜（厚さ２００ｎｍ）を用い、上部電極としてＴｉＡｌＮ膜（厚さ４００ｎｍ）を用いた。
抵抗変化層であるＦｅ2Ｏ3膜の形成は、サンプル２−１と同様に行った。
Ｐｔ膜は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃とし、印加電力を１００Ｗとして形成した。ＴｉＮ膜は、Ｔｉをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。ＴｉＡｌＮ膜は、サンプル２−１と同様にして形成した。
その他の膜、層の形成は、サンプル２−１と同様に行った。
上記のようにして作製した比較例サンプルＢ１、Ｂ２に対し、サンプル２−１と同様に、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
評価の結果、比較例サンプルＢ１、Ｂ２では、初期の接合抵抗こそサンプル２−１と同様であったものの、その抵抗変化比はサンプル２−１に比べても小さく、最大でも２倍（サンプルＢ２）であった。また、比較例サンプルＢ１、Ｂ２では、ＳＥＴ電圧およびＲＥＳＥＴ電圧の印加を繰り返すことによる抵抗変化比の減少が見られ、およそ１０2回程度の上記繰り返しにより、その抵抗変化特性が失われた。
サンプル２−１と、比較例サンプルＢ１、Ｂ２とでは、抵抗変化層が同一であることから、下部電極の違いが、抵抗変化素子（メモリ素子）としての抵抗変化特性に大きく影響すると考えられる。
上記各サンプルの作製とは別に、上部電極としてＴｉＡｌＮ膜の代わりにＦｅ3Ｏ4膜を用いた以外はサンプル２−１と同一の構成を有するメモリ素子サンプル（サンプル２−２）を作製した。上部電極であるＦｅ3Ｏ4膜は、サンプル２−１における下部電極と同様に形成した。
このように作製したサンプル２−２に対し、サンプル２−１と同様に、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認の結果、サンプル２−２では、サンプル２−１と同様に１０倍以上（１０〜１００倍）の抵抗変化比が得られるとともに、１０6回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性は失われず、エンデュランス特性に優れるメモリ素子が形成できたことがわかった。
サンプル２−１、２−２、および、比較例サンプルＢ１、Ｂ２における評価結果を以下の表３にまとめる。
Figure 0004699932
（実施例３）
実施例３では、図１２Ｋに示す構成を有するメモリ素子７４を作製し、その抵抗変化特性を評価した。評価した素子サンプルは、上述した図１２Ａ〜図１２Ｋに示す方法により作製し、Ｆｅ2Ｏ3膜からなる抵抗変化層３とした。
保護絶縁膜６１ａは、厚さ４００ｎｍのＴＥＯＳ膜とした。バリアメタル６３は、Ｔｉ膜とＴｉＮ膜との積層体とした。プラグメタル６４は、タングステン膜とした。
下部電極２はＦｅ3Ｏ4膜（厚さ１００ｎｍ）とし、当該膜は、式ＦｅＯ0.75で示される組成を有する鉄酸化物をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして形成した。
保護絶縁膜６１ｂはＴＥＯＳ膜とした。
抵抗変化層３はＦｅ2Ｏ3膜（厚さ２〜２００ｎｍ、典型的には１００ｎｍ）とし、当該膜は、式ＦｅＯ1.5で示される組成を有する鉄酸化物をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして形成した。
上部電極４はＴｉＡｌＮ膜（厚さ２００ｎｍ）とし、当該膜は、Ｔｉ0.6Ａｌ0.4合金をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。
保護絶縁膜６６は厚さ８００ｎｍのＴＥＯＳ膜とした。密着用メタル６８は厚さ２０ｎｍのＴａＮ膜とし、配線用メタル６９は厚さ３００ｎｍのＣｕ膜とした。なお、配線用メタル６９は、図１２Ｋに示すビット線３２を構成するように堆積させた。
このようにして、図１２Ｋに示す構成を有するメモリ素子４０（サンプル３）を作製した。サンプル３の接合面積は０．９μｍ×０．６μｍとした。
上記のようにして作製したサンプル３に対し、図６に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認は、ゲート２５への電圧の印加によりトランジスタ２１をＯＮ状態とし、ソース２２と上部電極４との間に、ＳＥＴ電圧として２Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−２Ｖ（負バイアス電圧、大きさ２Ｖ）、ＲＥＡＤ電圧として０．０５Ｖ（正バイアス電圧）を印加して、サンプル３から出力される電流値を測定して行った。サンプル３に印加する各電圧のパルス幅は２００ｎｓとした。なお、当該電流値の測定は、サンプル３とは別に配置した参照抵抗に対し、サンプル３に印加したＲＥＡＤ電圧と同様の電圧を印加して得た参照電流値との差動値を検出することにより行った。
動作確認の結果、サンプル３では、およそ５０倍の抵抗変化比が得られるとともに、メモリ素子として安定動作が可能であることが確認できた。また、１０6回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性は失われず、エンデュランス特性に優れるメモリ素子が形成できたことがわかった。サンプル３の評価結果を以下の表４に示す。
Figure 0004699932
次に、ＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧の形状（駆動波形状）を、図６に示す矩形状から、パルスの立ち上がり／立ち下がりに約１０ｎｓのスロープを設けた台形波状へ変更して（パルス幅は変更せず）、上記の動作確認を行ったところ、駆動波形状が矩形波状の時と同様に、メモリ素子として安定した動作が可能であることが確認できた。駆動波形状を正弦波形状へ変更した時（パルス幅は変更せず）も同様であった。なお、駆動波形状を上記台形波状および正弦波状とすることにより、パルス電圧を素子に印加する際に、素子の出力信号の立ち上がり／立ち下がり時に発生していた発振状のリンギングノイズが低減できることが分かった。
次に、１６個のサンプル３をマトリクス状（４×４）に配列して１６ビットのメモリアレイを構築し、サンプル３のメモリ素子としての動作確認と同様の方法により、当該メモリアレイの動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
（実施例４）
実施例４では、図１６に示す構成を有するメモリ素子４０を作製し、作製した複数のメモリ素子４０をマトリクス状に配列して図１０に示す構成を有するメモリアレイ５３を形成し、当該メモリアレイの動作確認を行った。
図１６に示すメモリ素子４０は、選択素子３９として、ダイオードに類似したＩ−Ｖ特性を有するショットキー接合体を備えており、ワード線３３とビット線３２との間に、当該選択素子３９と抵抗変化素子１とが電気的に直列に配置された構成を有する。複数個のメモリ素子４０をマトリクス状に配列することにより、図１０に示す構成を有するメモリアレイ５３を構築できる。評価したメモリアレイサンプルの作製方法を以下に示す。
表面に、ワード線３３として４本のＣｕ配線が互いに平行に配置された基板１２上に、ｎ形半導体層９１としてＺｎＯ膜（厚さ３００ｎｍ）、導電体層９２としてＺｎＡｌＯ／ＴｉＮ積層膜（厚さ：ＺｎＡｌＯが３００ｎｍ、ＴｉＮが５０ｎｍ）、下部電極２としてＦｅ3Ｏ4膜（厚さ５０ｎｍ）、抵抗変化層３としてＦｅ2Ｏ3膜（厚さ５０ｎｍ）、および、上部電極４としてＴｉＡｌＮ膜（厚さ２００ｎｍ）を、順に形成した。ｎ形半導体層９１であるＺｎＯ膜は、ワード線３３であるＣｕ配線との間の電気的な接続が確保されるように形成した。
ｎ形半導体層９１であるＺｎＯ膜と、導電体層９２であるＺｎＡｌＯ／ＴｉＮ膜との接合体は、両層の接合により、ショットキー的な整流性を有するダイオードとして作用する。
ＺｎＯ膜は、ＺｎＯをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン−酸素混合雰囲気下（アルゴン：酸素（分圧比）＝４：１）にて、Ｓｉ基板の温度を室温〜５００℃（主に３５０℃）とした上で、印加電力をＲＦ５０〜４００Ｗ（典型的には２００Ｗ）として形成した。ＺｎＡｌＯ膜は、Ｚｎ0.98Ａｌ0.02Ｏをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン−酸素混合雰囲気下（アルゴン：酸素（分圧比）＝４：１）にて、Ｓｉ基板の温度を室温〜５００℃（主に３５０℃）とした上で、印加電力をＲＦ５０〜４００Ｗ（典型的には２００Ｗ）として形成した。
Ｆｅ3Ｏ4膜、Ｆｅ2Ｏ3膜およびＴｉＡｌＮ膜は、サンプル２−１と同様にして形成した。
次に、基板１２上に形成した各膜に対して、各膜の積層体（メモリ素子４０）が１つのＣｕ配線に対して４組ずつ配置され、基板１２全体として４×４のマトリクス状に配列するように、微細加工を行った。このとき、１つのメモリ素子４０の接合面積を０．０１μｍ2〜１μｍ2（典型的には０．３μｍ2）とした。
次に、ＴＥＯＳ膜からなる層間絶縁層３６を形成した後に、Ｃｕからなるビット線３２を、上部電極４であるＴｉＡｌＮ膜との間の電気的な接続が確保されるように形成し、メモリアレイサンプル（サンプル４）とした。
このようにして作製したサンプル４に対して選択素子３９のＩ−Ｖ特性を評価したところ、図１７に示す結果が得られた。図１７に示すように、選択素子３９は、素子に印加された電圧がＶTH以下の範囲においてダイオードとしての整流性を有し、当該電圧がＶTHを超えると、非線形のＩ−Ｖ特性を示すことがわかった。ＶTHは、約０．５Ｖであった。
次に、図１８に示すように、サンプル４を構成するメモリ素子４０の中から１つのメモリ素子４０ａを選択し、当該メモリ素子４０ａに接続されたビット線Ｂnの電圧をＨｉｇｈ−ｌｅｖｅｌ（Ｈ−ｌｅｖｅｌ：＋３．３Ｖ）とし、当該メモリ素子４０ａに接続されたワード線Ｗnの電圧をＬｏｗ−ｌｅｖｅｌ（Ｌ−ｌｅｖｅｌ：±０Ｖ）とすることにより、バイアス電圧ＶSを印加した。素子４０ａに印加したバイアス電圧ＶSは、図１７に示すＳ点に対応する電圧であり、その値は電圧ＶTHよりも大きく、バイアス電圧ＶSの印加により選択素子３９は非線形のＩ−Ｖ特性を示した。バイアス電圧ＶSの印加には、サンプル４−１の周囲に配置したスイッチング素子であるＭＯＳ−ＦＥＴ（図示せず）を用いた。
このとき、図１８に示すように、選択されていないメモリ素子４０では、印加される電圧が選択素子３９のブレークダウン電圧または降伏電圧以下であって、その整流性が確保された範囲（図１７に示すＯ（オー）点）であるか、あるいは、バイアス電圧がほぼ「０」（図１７に示すＶ点またはＵ点）であり、選択したメモリ素子４０ａの座標（Ｂn、Ｗn）以外からの回り込みの影響を排除して、当該メモリ素子４０ａを流れる電流値の読出が可能であった。当該電流値を、参照素子を流れる電流値と相対比較をすることにより、メモリ素子４０ａが保持する情報が「１」であるか「０」であるかを判別できると考えられる。なお、図１８では、メモリ素子４０ａにバイアス電圧ＶSを印加した際における各メモリ素子の選択素子の状態について、図１７に示す「Ｏ（オー）」「Ｕ」または「Ｖ」を用いて示す。
メモリ素子４０ａに接続されたワード線Ｗnの電圧を接地電圧（ＧＮＤ）とした場合においても、同様の結果を得ることができた。
また、図１７に示す選択素子３９のＩ−Ｖ特性から、サンプル４−１では、図１９に示す３値のバイアス電圧制御が可能であると考えられ、この方法では、図１７、１８に示す２値のバイアス電圧制御の場合よりもメモリ素子４０の動作電圧範囲を低く設定でき、より効率のよい読出が可能となると考えられる。
３値のバイアス電圧制御を行うためには、例えば、Ｈｉｇｈ−ｌｅｖｅｌとＬｏｗ−ｌｅｖｅｌとの中間の電圧であるＭｉｄｄｌｅ−ｌｅｖｅｌを設定すればよい。Ｍｉｄｄｌｅ−ｌｅｖｅｌを設定した場合、選択していないメモリ素子４０に対する消費電力を低減できる。
（実施例５）
実施例５では、Ｆｅ2Ｏ3とＦｅ3Ｏ4とからなる抵抗変化層３を有する抵抗変化素子１（サンプル５）を作製し、その抵抗変化特性を評価した。
サンプル５における抵抗変化層３は、式ＦｅＯ0.75で示される組成を有する鉄酸化物と、式ＦｅＯ1.5で示される組成を有する鉄酸化物とを所望の比率で混合して得た鉄酸化物をターゲットに用い、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下にて、基板の温度を３００℃とした上で、印加電力をＲＦ１００Ｗとして形成した。サンプル５の作製は、Ｆｅ2Ｏ3とＦｅ3Ｏ4とからなる抵抗変化層３を形成した以外はサンプル１−１と同様にして行い、素子の接合面積は１μｍ×１μｍとした。上記成膜条件において、ターゲットとして式ＦｅＯ0.75で示される鉄酸化物を用いた場合にはＦｅ3Ｏ4膜が、式ＦｅＯ1.5で示される鉄酸化物を用いた場合にはＦｅ2Ｏ3膜が形成できることから、実施例５では、抵抗変化層３を形成する際の上記２種類の鉄酸化物の混合比を変化させることにより、抵抗変化層３におけるＦｅ2Ｏ3の含有率α（重量％）に対するＦｅ3Ｏ4の含有率β（重量％）の比（β／α）を０％から３０％にまで変化させたサンプルを９種類（当該比が、０％、４％、８％、１０％、１５％、２０％、２２％、２５％および３０％）を作製した。
上記のようにして作製した各素子サンプルに対し、実施例１と同様にして、その抵抗変化比を評価した。また、上記抵抗変化比の評価とは別に、各素子サンプルの初期の接合抵抗を実施例１と同様に評価した。これらの評価結果を図２０に示す。
図２０に示すように、抵抗変化層における比（β／α）が０〜２０％の範囲では２０倍以上の抵抗変化比が得られたが、比（β／α）が２０％を超えると、得られる抵抗変化比が２倍以下となった。また、比（β／α）が、１５％以下でより高い抵抗変化比が得られ、１０％以下でさらに高い抵抗変化比が得られた。
図２０では、比（β／α）の変化に対する各サンプルの抵抗変化比の変化は、一見したところ、比（β／α）の変化に対する各サンプルの初期の接合抵抗の変化と強い相関があるように見える。しかし、単に素子の接合抵抗を大きくすることで、優れた抵抗変化比が得られるわけではないことは、実施例１、２における比較例サンプルの結果により明らかである。素子の接合抵抗には、バルク抵抗成分だけでなく界面抵抗成分などが含まれており、接合抵抗は、下部電極と抵抗変化層との界面の接合状態の変化に敏感であると考えられる。このことから、抵抗変化層が上記比（β／α）にして２０％以下のＦｅ3Ｏ4含む場合、下部電極と抵抗変化層との接合界面が、高い抵抗変化比が得られるような良好な接合状態を保持しているのに対して、上記比（β／α）が２０％を超えると、上記接合界面の状態が、抵抗変化比の発現に適さなくなるのではないかと考えられる。
（実施例６）
実施例６では、Ｆｅ3Ｏ4膜からなる下部電極２の表面を酸化して、当該表面にＦｅ2Ｏ3からなる抵抗変化層３を形成し、抵抗変化素子１を作製した。
最初に、実施例１と同様に、メタルマスクＡ８１を用いて、基板１２であるＳｉ基板上にＦｅ3Ｏ4膜（厚さ５００ｎｍ）からなる下部電極２を形成した（図２１Ａ）。
次に、メタルマスクＡ８１を除去した後に、下部電極２であるＦｅ3Ｏ4膜の表面における抵抗変化層３を形成する領域にレジスト８３を配置し（図２１Ｂ）、イオン照射８４によるドライエッチングを行って、下部電極２をいわゆるメサ形状に微細加工した（図２１Ｃ）。下部電極２におけるメサ部の高さは約１００ｎｍとし、メサ部の面積（Ｓｉ基板の表面に平行な断面の面積）を０．１μｍ×０．１μｍ〜０．１ｍｍ×０．１ｍｍ（典型的には１μｍ×１μｍ）とした。当該面積は、抵抗変化素子１とした際に、素子１の接合面積となる。
次に、Ｓｉ基板および下部電極２の全体に、ＴＥＯＳ膜からなる層間絶縁層３６を堆積した（図２１Ｄ）後に、リフトオフにより、残留しているレジスト８３と、レジスト８３上の層間絶縁層３６を除去して、下部電極２におけるメサの上面を露出させた（図２１Ｅ）。
次に、全体を酸素雰囲気下に置くことにより、下部電極２のメサ部を自然酸化させてＦｅ2Ｏ3からなる抵抗変化層３とした後に、サンプル２−２と同様にしてＦｅ3Ｏ4膜（厚さ２００ｎｍ）からなる上部電極４を形成し、抵抗変化素子（サンプル６）とした（図２１Ｆ）。下部電極２におけるメサ部の酸化は、Ｓｉ基板の温度を５０〜４００℃（典型的には２８０℃）とし、全体を酸素雰囲気下に放置（約６０分間）することにより行った。なお、下部電極２のメサ部を酸化させる際には、酸化が下部電極２へ与える影響を低減させるために、メサ部の上部にＦｅ2Ｏ3（抵抗変化層３）が形成されるように（図２１Ｆを参照）酸化処理の時間を調整した。一例として、メサ部の高さが１００ｎｍ程度の場合には、Ｓｉ基板の温度を２８０℃とし、酸化処理の時間を約３０分として、メサ部の上部に、厚さ２〜１０ｎｍ程度（典型的には４ｎｍ）のＦｅ2Ｏ3層を形成した。
酸化により下部電極２のメサ部がＦｅ2Ｏ3へと変化したことは、Ｘ線回折測定による結晶構造解析、ならびに、赤外吸収分光法およびラマン分光法により確認した。
このように作製したサンプル６に対し、実施例１と同様にして初期の接合抵抗を評価したところ、１０Ω・μｍ2〜１００ｋΩ・μｍ2程度であった。
上記接合抵抗の評価とは別に、サンプル６に対し、実施例１と同様にして、その抵抗変化比を評価したところ、１０〜１００倍（典型的には５０倍）の抵抗変化比が得られた。
実施例６の結果から、Ｆｅ3Ｏ4膜からなる下部電極の表面を酸化することにより、Ｆｅ2Ｏ3膜からなる抵抗変化層を形成できることが実証され、本発明の抵抗変化素子が、単一の原料物質から作製可能であるだけではなく、酸化処理による抵抗変化層の形成プロセスにより作製可能であることがわかった。即ち、本発明の抵抗変化素子の製造プロセスでは、多数のウェハーの一括処理が可能となり、さらなるプロセスコストの低減が図れると考えられる。
（実施例７）
実施例７では、Ｆｅ3Ｏ4からなる下部電極２とＦｅ2Ｏ3からなる抵抗変化層３とを、同一の原料物質を用いて形成する際に、当該原料物質として好ましい組成の検討を行った。
Ｓｉ基板上にＦｅ3Ｏ4膜（厚さ３００ｎｍ）を形成した。Ｆｅ3Ｏ4膜は、式ＦｅＯx1で示される組成を有する鉄酸化物をターゲットとし、マグネトロンスパッタリング法により、圧力０．１〜２Ｐａ（典型的には０．６Ｐａ）のアルゴン雰囲気下にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして形成した。
上記ｘ１の値を、０〜４／３の範囲で変化させてＦｅ3Ｏ4膜の形成を行ったところ、Ｆｅ3Ｏ4膜の形成には、形成された膜の比抵抗や結晶性の観点から、ｘ１の範囲にして、１／４≦ｘ１＜４／３が適していることがわかった。特に、ｘ１が３／４（＝０．７５）の際に、形成されたＦｅ3Ｏ4膜の比抵抗が最も低くなった。なお、Ｆｅ3Ｏ4膜が形成されていることは、Ｘ線回折測定による結晶構造解析、ならびに、赤外吸収分光法およびラマン分光法により確認した。
次に、形成したＦｅ3Ｏ4膜の上に、Ｆｅ2Ｏ3膜を形成した。Ｆｅ2Ｏ3膜は、式ＦｅＯx2で示される組成を有する鉄酸化物をターゲットとし、マグネトロンスパッタリング法により、圧力０．１〜２Ｐａ（典型的には０．６Ｐａ）の酸素−アルゴン混合雰囲気下（酸素の含有率が分圧にして０〜５０％）にて、Ｓｉ基板の温度を室温〜４００℃（主に３００℃）とした上で、印加電力をＲＦ１００Ｗとして形成した。
上記ｘ２の値を、０〜４／３の範囲で変化させてＦｅ2Ｏ3膜の形成を行ったところ、Ｆｅ2Ｏ3膜の形成には、形成された膜の比抵抗や結晶性の観点から、ｘ２の範囲にして、１／２≦ｘ２≦３／２が適していることがわかった。
即ち、Ｆｅ3Ｏ4からなる下部電極、および、鉄酸化物からなるＦｅ2Ｏ3を、鉄と酸素とを含む同一の原料物質を用いて形成する場合、当該原料物質は、式ＦｅＯx（１／２≦ｘ＜４／３）で示される組成を有することが好ましいことがわかった。
以上説明したように、本発明の抵抗変化素子は、半導体製造プロセスとの親和性に優れるとともに抵抗変化特性に優れる。また本発明の抵抗変化素子は、情報を電気抵抗値として不揮発に保持でき、従来の電荷蓄積型メモリ素子に比べて素子の微細化も容易である。
本発明の抵抗変化素子は、次世代の高密度不揮発性メモリを始めとする様々な電子デバイスへの応用が可能であり、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などへの応用が考えられる。
本発明の抵抗変化素子の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子のまた別の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（素子）の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（素子）の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の記録および読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の別の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）のまた別の一例を示す模式図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルを模式的に示す平面図である。 実施例において作製した本発明の抵抗変化素子サンプルにおける接合面積と接合抵抗との関係を示す図である。 実施例において作製した、選択素子を備える本発明のメモリ素子を模式的に示す断面図である。 実施例において作製した本発明のメモリ素子が備える選択素子の電流−電圧特性（Ｉ−Ｖ特性）を示す図である。 実施例において作製した、本発明の抵抗変化素子を備える抵抗変化型メモリアレイを示す模式図である。 実施例において作製した本発明のメモリ素子が備える選択素子の電流−電圧特性（Ｉ−Ｖ特性）を示す図である。 実施例において作製した本発明の抵抗変化素子における抵抗変化層の組成と抵抗変化比との関係を示す図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。
符号の説明
１ 抵抗変化素子
２ 下部電極
３、３ａ、３ｂ 抵抗変化層
４ 上部電極
５ 鉄酸化物膜
６ 下部電極
７ 多層構造体（積層体）
１１ 多層構造体（積層体）
１２ 基板
１３ 中間電極
２１ トランジスタ
２２ ソース
２３ ドレイン
２４ ゲート絶縁膜
２５ ゲート電極
２６ 素子分離部
３１、３１ａ （抵抗変化型）メモリ素子
３２ ビット線
３３ ワード線
３４ プラグ
３５ プラグ
３６ 層間絶縁層
３７、３７ａ、３７ｂ、３７ｃ パストランジスタ
３８ 参照素子群
３９ 選択素子
４０ （抵抗変化型）メモリ素子
４１ 参照素子
４２ （メモリ素子３１の）出力
４３ （参照素子４１の）出力
４４ａ、４４ｂ 負帰還増幅回路
４５ （負帰還増幅回路４４ａにより増幅した）出力
４６ （負帰還増幅回路４４ｂにより増幅した）出力
４７ 差動増幅回路
４８ 出力信号
５１ （抵抗変化型）メモリアレイ
５２ （抵抗変化型）メモリアレイ
５３ （抵抗変化型）メモリアレイ
６１、６１ａ、６１ｂ 保護絶縁膜
６２ プラグ用開口部
６３ バリアメタル
６４ プラグメタル
６６ 保護絶縁膜
６７ プラグ用開口部
６８ 密着用メタル
６９ 配線用メタル
７０ プラグ
７１ 電極
７２ プラグ用開口部
７３ プラグ
７４ （抵抗変化型）メモリ素子
８１ メタルマスクＡ
８２ メタルマスクＢ
８３ レジスト
８４ イオン照射
８５ 開口部
８６ａ、８６ｂ、８６ｃ、８６ｄ コンタクトパッド

Claims (24)

  1. 基板と、前記基板上に配置された多層構造体とを含み、
    前記多層構造体が、上部電極および下部電極と、前記上部電極と前記下部電極との間に配置された抵抗変化層と、を含み、
    前記上部電極と前記下部電極との間の電気抵抗値が異なる２以上の状態が存在し、
    前記上部電極と前記下部電極との間に所定の電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
    前記抵抗変化層は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4と、を含み、
    前記多層構造体は、前記抵抗変化層とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物膜をさらに含み、
    前記鉄酸化物膜は、前記抵抗変化層の前記下部電極側の主面に接するように配置されている抵抗変化素子。
  2. 前記鉄酸化物膜が、Ｆｅ3Ｏ4からなる請求項１に記載の抵抗変化素子。
  3. 前記下部電極の前記抵抗変化層側の表面が、前記鉄酸化物膜からなる請求項１に記載の抵抗変化素子。
  4. 基板と、前記基板上に配置された多層構造体とを含み、
    前記多層構造体が、上部電極および下部電極と、前記上部電極と前記下部電極との間に配置された抵抗変化層と、を含み、
    前記上部電極と前記下部電極との間の電気抵抗値が異なる２以上の状態が存在し、
    前記上部電極と前記下部電極との間に所定の電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
    前記抵抗変化層は、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4と、を含み、
    前記下部電極は、前記抵抗変化層とは組成が異なり、かつ、Ｆｅ3Ｏ4を含む鉄酸化物からなり、
    前記抵抗変化層と前記下部電極とが互いに接している抵抗変化素子。
  5. 前記下部電極が、Ｆｅ3Ｏ4からなる請求項４に記載の抵抗変化素子。
  6. 前記抵抗変化層が、鉄酸化物からなる請求項１または４に記載の抵抗変化素子。
  7. 前記抵抗変化層が、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなる請求項１または４に記載の抵抗変化素子。
  8. 前記抵抗変化層が、Ｆｅ2Ｏ3からなる請求項１または４に記載の抵抗変化素子。
  9. 前記所定の電圧または電流がパルス状である請求項１または４に記載の抵抗変化素子。
  10. 請求項１〜９のいずれか１項に記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。
  11. ２以上の前記抵抗変化素子が、マトリクス状に配列されている請求項１０に記載の抵抗変化型メモリ。
  12. 請求項１に記載の抵抗変化素子の製造方法であって、
    基板上に下部電極を形成する下部電極形成工程と、
    前記下部電極上に、Ｆｅ3Ｏ4を含む鉄酸化物膜を形成する鉄酸化物膜形成工程と、
    前記鉄酸化物膜上に、前記鉄酸化物膜と接するように、前記鉄酸化物膜とは異なる組成を有し、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層を形成する抵抗変化層形成工程と、
    前記抵抗変化層を前記下部電極とともに狭持する上部電極を形成する上部電極形成工程と、を順に含む抵抗変化素子の製造方法。
  13. 前記鉄酸化物膜形成工程において、Ｆｅ3Ｏ4からなる鉄酸化物膜を形成する、請求項１２に記載の抵抗変化素子の製造方法。
  14. 前記鉄酸化物膜形成工程において、Ｆｅ3Ｏ4からなる鉄酸化物膜を形成し、
    前記抵抗変化層形成工程において、鉄酸化物からなる抵抗変化層を形成し、
    前記鉄酸化物膜形成工程および前記抵抗変化層形成工程において、
    鉄と酸素とを含む同一の原料物質を用い、かつ、前記抵抗変化層形成工程における雰囲気が有する不活性ガスの分圧Ｐinertと酸素の分圧Ｐoxyとの比（Ｐoxy／Ｐinert）を、前記鉄酸化物膜形成工程における雰囲気が有する前記比よりも大きくする、請求項１２に記載の抵抗変化素子の製造方法。
  15. 前記原料物質が、式ＦｅＯx（１／２≦ｘ＜４／３）で示される組成を有する請求項１４に記載の抵抗変化素子の製造方法。
  16. 前記鉄酸化物膜形成工程において、Ｆｅ3Ｏ4からなる鉄酸化物膜を形成し、
    前記抵抗変化層形成工程において、前記鉄酸化物膜の表面を酸化して、鉄酸化物からなる前記抵抗変化層を形成する、請求項１２に記載の抵抗変化素子の製造方法。
  17. 請求項４に記載の抵抗変化素子の製造方法であって、
    基板上に、Ｆｅ3Ｏ4を含む鉄酸化物からなる下部電極を形成する下部電極形成工程と、
    前記下部電極上に、前記下部電極と接するように、前記鉄酸化物とは異なる組成を有し、Ｆｅ2Ｏ3と、含有率（重量％）にしてＦｅ2Ｏ3の０〜２０％のＦｅ3Ｏ4とを含む抵抗変化層を形成する抵抗変化層形成工程と、
    前記抵抗変化層を前記下部電極とともに狭持する上部電極を形成する上部電極形成工程と、を順に含む抵抗変化素子の製造方法。
  18. 前記鉄酸化物がＦｅ3Ｏ4である請求項１７に記載の抵抗変化素子の製造方法。
  19. 前記鉄酸化物がＦｅ3Ｏ4であり、
    前記抵抗変化層形成工程において鉄酸化物からなる抵抗変化層を形成し、
    前記下部電極形成工程および前記抵抗変化層形成工程において、
    鉄と酸素とを含む同一の原料物質を用い、かつ、前記抵抗変化層形成工程における雰囲気が有する不活性ガスの分圧Ｐinertと酸素の分圧Ｐoxyとの比（Ｐoxy／Ｐinert）を、前記下部電極形成工程における雰囲気が有する前記比よりも大きくする、請求項１７に記載の抵抗変化素子の製造方法。
  20. 前記原料物質が、式ＦｅＯx（１／２≦ｘ＜４／３）で示される組成を有する請求項１９に記載の抵抗変化素子の製造方法。
  21. 前記鉄酸化物がＦｅ3Ｏ4であり、
    前記抵抗変化層形成工程において、前記下部電極の表面を酸化して、鉄酸化物からなる前記抵抗変化層を形成する、請求項１７に記載の抵抗変化素子の製造方法。
  22. 前記抵抗変化層形成工程において、鉄酸化物からなる抵抗変化層を形成する、請求項１２または１７に記載の抵抗変化素子の製造方法。
  23. 前記抵抗変化層形成工程において、Ｆｅ2Ｏ3およびＦｅ3Ｏ4からなる抵抗変化層を形成する、請求項１２または１７に記載の抵抗変化素子の製造方法。
  24. 前記抵抗変化層形成工程において、Ｆｅ2Ｏ3からなる抵抗変化層を形成する、請求項１２または１７に記載の抵抗変化素子の製造方法。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4105760B2 (ja) * 2006-08-25 2008-06-25 松下電器産業株式会社 記憶素子およびメモリ装置並びに半導体集積回路
JP5007724B2 (ja) * 2006-09-28 2012-08-22 富士通株式会社 抵抗変化型素子
JP4805865B2 (ja) * 2007-03-19 2011-11-02 シャープ株式会社 可変抵抗素子
US8987702B2 (en) 2007-05-01 2015-03-24 Micron Technology, Inc. Selectively conducting devices, diode constructions, constructions, and diode forming methods
US8487450B2 (en) * 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
US8144498B2 (en) * 2007-05-09 2012-03-27 Intermolecular, Inc. Resistive-switching nonvolatile memory elements
JP5291905B2 (ja) * 2007-08-24 2013-09-18 株式会社半導体エネルギー研究所 記憶装置
WO2009072213A1 (ja) * 2007-12-07 2009-06-11 Fujitsu Limited 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法
WO2009101785A1 (ja) 2008-02-12 2009-08-20 Panasonic Corporation 不揮発性半導体記憶装置及びその製造方法
JP2009224403A (ja) * 2008-03-13 2009-10-01 Toshiba Corp 情報記録素子及びそれを備えた情報記録再生装置
JPWO2009122569A1 (ja) 2008-04-01 2011-07-28 株式会社東芝 情報記録再生装置
US8120951B2 (en) 2008-05-22 2012-02-21 Micron Technology, Inc. Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods
JP5198146B2 (ja) * 2008-05-22 2013-05-15 株式会社東芝 不揮発性記憶装置
US8134194B2 (en) * 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
CN101952954A (zh) * 2008-06-10 2011-01-19 松下电器产业株式会社 半导体装置、半导体装置的制造方法、半导体芯片和系统
JP4469023B2 (ja) 2008-07-11 2010-05-26 パナソニック株式会社 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP5343440B2 (ja) * 2008-08-01 2013-11-13 富士通セミコンダクター株式会社 抵抗変化素子、抵抗変化素子の製造方法および半導体メモリ
JP2010040728A (ja) * 2008-08-05 2010-02-18 Nec Corp 半導体装置及びその製造方法
CN102790073B (zh) 2008-08-20 2015-01-14 松下电器产业株式会社 电阻变化型非易失性存储装置以及存储器单元的形成方法
WO2010026655A1 (ja) * 2008-09-05 2010-03-11 株式会社 東芝 記憶装置
WO2010026653A1 (ja) * 2008-09-05 2010-03-11 株式会社 東芝 記憶装置
JP5454945B2 (ja) * 2008-09-05 2014-03-26 株式会社東芝 記憶装置
JP5512525B2 (ja) * 2008-09-08 2014-06-04 株式会社東芝 不揮発性記憶素子及び不揮発性記憶装置
CN102227809A (zh) * 2008-12-04 2011-10-26 松下电器产业株式会社 非易失性存储元件
CN102239558B (zh) * 2008-12-05 2013-07-10 松下电器产业株式会社 非易失性存储元件及其制造方法
WO2010067585A1 (ja) 2008-12-10 2010-06-17 パナソニック株式会社 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置
JP4688979B2 (ja) * 2009-07-13 2011-05-25 パナソニック株式会社 抵抗変化型素子および抵抗変化型記憶装置
US20120161095A1 (en) 2009-08-28 2012-06-28 Takumi Mikawa Semiconductor memory device and method of manufacturing the same
JP4722236B2 (ja) 2009-09-14 2011-07-13 パナソニック株式会社 不揮発性記憶装置及びその製造方法
CN102696107A (zh) 2009-12-18 2012-09-26 松下电器产业株式会社 电阻变化型元件及其制造方法
JP5937297B2 (ja) 2010-03-01 2016-06-22 キヤノンアネルバ株式会社 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
JP5790660B2 (ja) 2010-09-28 2015-10-07 日本電気株式会社 半導体装置
US8325507B2 (en) * 2010-09-29 2012-12-04 Hewlett-Packard Development Company, L.P. Memristors with an electrode metal reservoir for dopants
WO2012070218A1 (ja) * 2010-11-22 2012-05-31 パナソニック株式会社 酸化カーボン薄膜の製造方法および酸化カーボン薄膜を有する素子とその製造方法
CN103125025B (zh) 2010-11-22 2015-08-05 松下电器产业株式会社 自旋注入电极的制造方法
US8735863B2 (en) * 2011-01-28 2014-05-27 Privatran Integrated nonvolatile resistive memory elements
JP5074608B2 (ja) * 2011-02-08 2012-11-14 田中貴金属工業株式会社 プローブピン
JP5858350B2 (ja) * 2011-09-14 2016-02-10 インテル・コーポレーション 装置、方法およびシステム
CN102487124B (zh) 2011-09-19 2014-07-23 中国科学院物理研究所 纳米多层膜、场效应管、传感器、随机存储器及制备方法
US20150069554A1 (en) * 2013-09-06 2015-03-12 Masahiko Nakayama Magnetic memory and method of manufacturing the same
KR101869378B1 (ko) * 2016-06-16 2018-06-20 광주과학기술원 산화 그라핀과 산화철의 적층구조를 저항층으로 사용한 비휘발성 메모리 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005101420A1 (en) * 2004-04-16 2005-10-27 Matsushita Electric Industrial Co. Ltd. Thin film memory device having a variable resistance

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
CN1191635C (zh) 1999-02-17 2005-03-02 国际商业机器公司 用于存储信息的微电子器件及其方法
JP3603771B2 (ja) * 2000-09-26 2004-12-22 松下電器産業株式会社 磁気抵抗素子およびそれを用いた磁気センサ、メモリー装置
JP2002280542A (ja) 2001-03-21 2002-09-27 Shuichi Iida 電子群の位置移動を利用する記録素子、その製作方法、その動作方法およびそれを用いた記録装置
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
WO2006028117A1 (ja) * 2004-09-09 2006-03-16 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子とその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005101420A1 (en) * 2004-04-16 2005-10-27 Matsushita Electric Industrial Co. Ltd. Thin film memory device having a variable resistance

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