JP2009021524A - 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ - Google Patents

Abstract

【課題】タンタルを含む抵抗変化層を有しながら、例えばウェハ基板上に複数の素子を形成する場合においても、素子間の特性のバラツキを低減でき、安定かつ均一な特性の実現が可能な構成を有する抵抗変化素子を提供する。
【解決手段】基板と、基板上に配置された下部電極および上部電極と、下部電極と上部電極との間に配置された抵抗変化層とを含み、下部電極と上部電極との間の電気抵抗値が異なる２以上の状態が存在し、下部電極と上部電極との間に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、抵抗変化層は、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ上記膜の厚さが２ｎｍ以下である多層膜構造を有する抵抗変化素子とする。
【選択図】図１

Description

本発明は、駆動電圧または駆動電流の印加により電気抵抗値が変化する抵抗変化素子とその製造方法、ならびに当該素子をメモリ素子として備える抵抗変化型メモリに関する。

近年、メモリ素子の微細化の要求が高まっており、微細化による悪影響を受けにくいメモリ素子として、電荷容量ではなく電気抵抗値の変化により情報を記録する不揮発性のメモリ素子が注目されている。このようなメモリ素子の１種に、駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化素子がある。

抵抗変化素子は、抵抗変化層と、抵抗変化層を狭持するように配置された一対の電極（上部電極および下部電極）とを有する。この素子は、電気抵抗値が異なる２以上の状態をとることができ、電極間に所定の電圧または電流を印加することにより、その状態を変化させることができる。選択された１つの状態は、電極間に再び所定の電圧または電流を印加するまでは、基本的に保持される（即ち、不揮発性である）。このような効果は、巨大抵抗変化効果（ＣＥＲ：Colossal Electro-Resistance）と呼ばれる。ＣＥＲ効果は、微細化による悪影響を受けにくく、また、大きな抵抗変化が得られることから、抵抗変化素子は、微細化が可能な次世代の不揮発性メモリ素子として、高い期待を集めている。

ヒックモットによるジャーナル・オブ・アプライド・フィジックスに記載された報告（非特許文献１）では、タンタル酸化物の１種であるＴａ₂Ｏ₅を含む各種の酸化物において電流−電圧特性にヒステリシスが見られることから、当該酸化物によるＣＥＲ効果の発現の可能性が指摘されている。

また、特表２００２−５３７６２７号公報（特許文献１）には、Ｔａ₂Ｏ₅を含む各種の酸化物を用いた抵抗変化素子が開示されており、この素子を用いて構築した不揮発性半導体メモリは、抵抗変化型ランダムアクセスメモリ（Ｒｅ−ＲＡＭ）と呼ばれて注目を集めている。Ｒｅ−ＲＡＭは、微細化による制限を受けにくくいため、超高集積化の実現への期待が高い。
ティー・ダブリュ・ヒックモット（T.W. Hickmott）、「ジャーナル・オブ・アプライド・フィジックス（Journal of Applied Physics）」、2000年、vol.88、pp.2805 特表２００２−５３７６２７号公報

しかし、抵抗変化素子の抵抗変化層を、単なるタンタル酸化物からなる層とするだけでは、例えば、ウェハ基板上に複数の素子を形成した場合に、形成した素子間の特性のバラツキ（面内バラツキ）が大きく、素子の高集積化が困難である。素子の高集積化を促進するためには、素子形成時に生じる面内バラツキを低減でき、安定かつ均一な特性の実現が可能な構成を有する抵抗変化素子とすることが不可欠である。

そこで本発明は、タンタルを含む抵抗変化層を有しながら、例えばウェハ基板上に複数の素子を形成する場合においても、素子間の特性のバラツキを低減でき、安定かつ均一な特性の実現が可能な構成を有する抵抗変化素子とその製造方法の提供を目的とする。

本発明の抵抗変化素子は、基板と、前記基板上に配置された下部電極および上部電極と、前記下部電極と前記上部電極との間に配置された抵抗変化層とを含む。本発明の素子では、前記下部電極と前記上部電極との間の電気抵抗値が異なる２以上の状態が存在し、前記下部電極と前記上部電極との間に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する。前記抵抗変化層は、タンタル（Ｔａ）の酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜構造を有する。

本発明の抵抗変化素子の製造方法は、上記本発明の素子の製造方法であって、（ａ）基板上に、第１の導電膜を形成する工程と、（ｂ）前記第１の導電膜上に、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜を形成する工程と、（ｃ）前記多層膜上に、第２の導電膜を形成する工程と、（ｄ）形成した前記第１の導電膜、前記多層膜および前記第２の導電膜を微細加工して、前記第１の導電膜から下部電極を、前記多層膜から抵抗変化層を、前記第２の導電膜から上部電極を、それぞれ形成する工程と、を含む方法である。

本発明者らの検討によれば、単なるタンタル酸化物からなる抵抗変化層を有する従来の素子における素子間の特性のバラツキは、素子形成時における抵抗変化層（タンタル酸化物層）の形成過程に大きな影響を受けることがわかった。

本発明によれば、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜構造を有する抵抗変化層を備える抵抗変化素子とすることにより、タンタルを含む抵抗変化層を有しながら、例えばウェハ基板上に複数の素子を形成する場合においても、素子間の特性のバラツキを低減でき、安定かつ均一な特性を実現できる。

また、本発明の抵抗変化素子は高集積性に優れており、当該素子により、高集積化された抵抗変化型ランダムアクセスメモリの実現が可能となる。

以下、本発明について、図面を参照しながら具体的に説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。

［抵抗変化素子］
図１に本発明の抵抗変化素子の一例を示す。図１に示す抵抗変化素子１は、基板１０上に、下部電極１１、抵抗変化層１２および上部電極１３が順に配置された構造を有する。抵抗変化層１２は、下部電極１１側から順に配置された、タンタルの酸化物または酸窒化物からなる３つの膜１４（１４ａ、１４ｂおよび１４ｃ）からなる多層膜構造を有する。膜１４ａ、１４ｂ、１４ｃの厚さは、それぞれ２ｎｍ以下である。

抵抗変化層１２は、下部電極１１と上部電極１３との間に配置されており、電気抵抗値が異なる２以上の状態を有する。抵抗変化層１２の当該状態は、下部電極１１および上部電極１３を介した駆動電圧または電流の印加により、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。即ち、素子１には、下部電極１１と上部電極１３との間の電気抵抗値が異なる２以上の状態が存在し、この状態は、下部電極１１と上部電極１３との間に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。

典型的には、抵抗変化層１２は、相対的に電気抵抗値が高い高抵抗状態と、相対的に電気抵抗値が低い低抵抗状態との２つの上記状態を有する。即ち、典型的には、素子１には、下部電極１１と上部電極１３との間の電気抵抗値が異なる２つの状態（高抵抗状態および低抵抗状態）が存在し、素子１は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。

このような構成を有する素子１は、例えばウェハ基板上に複数の素子１を形成する場合においても、形成した素子１間の特性のバラツキを低減でき、安定かつ均一な特性を実現できる。

また素子１は、抵抗変化比などの抵抗変化特性に優れる。なお、抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す高抵抗状態での抵抗値をＲ_HIGH、低抵抗状態での抵抗値をＲ_LOWとしたときに、以下の式（１）により求められる値である：
抵抗変化比＝（Ｒ_HIGH−Ｒ_LOW）／Ｒ_LOW （１）

膜１４ａ、１４ｂ、１４ｃはタンタル酸化物またはタンタル酸窒化物からなり、各々の膜の厚さは２ｎｍ以下である。タンタル酸化物の具体的な組成は特に限定されないが、典型的には、式ＴａＯ_x（ｘは、０．５≦ｘ＜２．５を満たす数値である）により示される組成を有する。また、タンタル酸窒化物の具体的な組成は特に限定されないが、典型的には、式ＴａＮ_yＯ_x（ｘおよびｙは、それぞれ、０．５≦ｘ＜２．５、０＜ｙ＜１を満たす数値である）により示される組成を有する。

これらの組成を有する酸化物または酸窒化物からなる膜１４を含む抵抗変化層１２とすることにより、抵抗変化特性の発現性および動作特性に優れる（例えば、パルス幅がナノ秒オーダーであるパルス状の駆動電圧の印加によって高速に動作できる）素子１とすることができる。

抵抗変化層１２は、酸化の程度が互いに異なる膜１４を含んでもよく、この場合、隣接する膜１４の酸化の程度が互いに異なっていることが好ましい。例えば、図１に示す素子１では、膜１４ａ、１４ｂおよび１４ｃから選ばれる隣接する２つの膜１４の酸化の程度が互いに異なっていてもよい。

なお、抵抗変化層１２は、タンタルの酸化物または酸窒化物以外の材料からなる膜をさらに含んでいてもよいが、典型的には、タンタルの酸化物または酸窒化物からなる２以上の膜１４からなる。

詳細は後述するが、膜１４は、例えば、タンタル、酸化タンタルおよび窒化タンタルから選ばれる少なくとも１種を含む前駆体膜（厚さ２ｎｍ以下が好ましい）を酸化処理して形成できる。

上述したように、従来、単なるタンタル酸化物（典型的にはＴａ₂Ｏ₅）からなる抵抗変化層を有する素子が知られている。当該素子の抵抗変化層は、通常、タンタル母材を酸化処理して形成される。しかし、タンタルは、空気中において安定した酸化被膜（厚さ数ｎｍ程度）がその表面に形成される「不動態形成材料」であり、形成された酸化被膜は耐食性、耐酸性に優れることから、当該被膜によって、タンタルのそれ以上の酸化が抑制される。タンタルが有するこの性質のために、例えば、単層のタンタル酸化物からなる抵抗変化層を形成しようとすると、タンタル母材の内部にまで酸素を所望の濃度にて拡散させることが難しく、層の表面と内部との間で酸化状態のムラが生じるとともに、当該ムラの程度が素子によって異なるため、素子間の特性のバラツキが生じると考えられる。また、抵抗変化層を、タンタルを一度に強酸化した終端材料であるＴａ₂Ｏ₅により構成した場合、抵抗変化層の抵抗値が過度に高くなって、実際には抵抗変化特性を得ることが困難である。

これに対して本発明者らは、厚さ２ｎｍ以下の膜１４を多層にして抵抗変化層１２とすることにより、素子間の特性のバラツキが低減され、高集積性に優れる抵抗変化素子１を実現できることを見出した。膜１４は、後述するように、タンタルを含む前駆体膜を、好ましくは厚さ２ｎｍ以下で形成し、形成した前駆体膜を酸化処理して形成できる。

また、タンタル酸化物、酸窒化物を抵抗変化層１２に含む本発明の素子１は、一般に「フォーミング」と呼ばれる、素子の抵抗変化特性を発現させるための「慣らし動作」の工程が不要であるなど、抵抗変化特性の発現性および動作特性に優れる。素子１において、このような特異な特性が発現する理由は未だ明確ではないが、タンタル酸化物、酸窒化物を構成するＴａ元素のｄ電子軌道を介した伝導に強い電子相関が働きやすいことが起因しているのではないかと、推定される。

図１に示す素子１では、抵抗変化層１２は３つの膜１４からなるが、本発明の素子は、タンタルの酸化物または酸窒化物からなり、厚さが２ｎｍ以下である膜１４を少なくとも２つ含めばよい。

本発明の素子の接合面積は特に限定されず、例えば、０．２５μｍ²以下としてもよい。ここで「接合面積」とは、抵抗変化層１２と第１の電極１１とが接している面積、および、抵抗変化層１２と第２の電極１３とが接している面積の小さい方の面積に相当する。

本発明の素子では、抵抗変化層が、下部電極および上部電極から選ばれる少なくとも１つの電極に接していることが好ましく、図１に示す素子１のように、下部電極および上部電極の双方に接していることがより好ましい。

本発明の素子では、隣接する層（電極）同士は、各々の少なくとも一部の領域において互いに接していればよい。また本発明の素子は、下部電極、抵抗変化層および上部電極以外の層（電極）を含んでいてもよい。例えば、図２Ａに示すように、下部電極１１の一部の領域に接するように抵抗変化層１２が配置された素子１であってもよく、図２Ｂに示すように、下部電極１１における抵抗変化層１２に接する面とは反対側の面に、さらなる電極１５が配置された素子１であってもよい。また例えば、図２Ｃに示すように、抵抗変化層１２の一部の領域に接するように下部電極１１および上部電極１３が配置された素子１であってもよく、この場合、図２Ｃに示すように、各層の積層方向に垂直な方向から素子１を見たときに、下部電極１１と上部電極１３とが互いに重複するように両電極が配置されていることが好ましい。また例えば、図２Ｄに示すように、上部電極１３の一部の領域に接するように抵抗変化層１２が配置されており、下部電極１１における抵抗変化層１２に接する面とは反対側の面に、当該面の一部の領域に接するように、さらなる電極１５が配置された素子１であってもよい。なお、図２Ｃおよび図２Ｄに示す素子１における符号１６は、絶縁層である。

本発明の素子では、図３に示すように、抵抗変化層１２が４以上の膜１４（１４ａ、１４ｂ、・・・・、１４ｘ）を含んでいてもよく、この場合、より特性が安定した素子１とすることができる。

下部電極１１および上部電極１３は、基本的に、導電性に優れる材料からなればよく、例えば、白金（Ｐｔ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などにより形成されていてもよい。その電導度は、例えば、１００ｍΩ・ｃｍ以下であることが好ましい。

基板１０には、例えば、半導体基板、典型的にはシリコン（Ｓｉ）基板を用いることができ、この場合、本発明の素子と半導体素子との組み合わせが容易となり、例えば、同一基板上に本発明の素子と半導体素子とを形成できる。基板１０における下部電極１１に接する表面が酸化されていてもよく、基板１０の表面に酸化膜が形成されていてもよい。なお、本明細書における「基板」には、トランジスタあるいはコンタクトプラグなどが形成された基板も含まれる。また、本発明の素子、あるいは、本発明の素子と半導体素子とを組み合わせた素子を、１つの基板上に複数形成してもよい。

抵抗変化層１２の厚さは、通常、１ｎｍ〜５００ｎｍの範囲であり、２ｎｍ〜２０ｎｍの範囲が好ましい。なお、抵抗変化層１２の厚さの下限は成膜時の制御に依存しており、ここでは１ｎｍ以上、より好ましくは２ｎｍ以上としているが、成膜制御の手法の向上により、この下限値はさらに小さくできる。

駆動電圧または電流は、下部電極１１および上部電極１３を介して素子１に印加される。駆動電圧または電流の印加により、素子１における上記状態が、例えば、高抵抗状態から低抵抗状態へと変化するが、変化後の状態は、素子１に駆動電圧または電流が再び印加されるまで保持される。素子１の上記状態は、駆動電圧または電流を素子１に印加することにより、再び変化させる（例えば、低抵抗状態から高抵抗状態へ）ことができる。

素子１に印加する駆動電圧または電流は、素子１が高抵抗状態にあるときと、低抵抗状態にあるときとの間で必ずしも同一でなくてもよく、その大きさ、印加方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「駆動電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へと変化できる「電圧または電流」であればよい。

このように素子１では、特定の電気抵抗値を示す素子の状態を、素子１に駆動電圧または電流を印加するまで保持できる。このため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせることにより、不揮発性の抵抗変化型メモリを構築できる。２以上の素子１を用いることにより、２以上のメモリ素子が配列したメモリアレイの構築も可能である。このメモリでは、素子１の上記各状態に対してビット、例えば、高抵抗状態に対して「０」を、低抵抗状態に対して「１」を割り当てればよい。素子１の上記状態の変化は少なくとも２回以上繰り返して行うことができるため、信頼性のある不揮発性ランダムアクセスメモリを得ることもできる。また、素子１の上記各状態に対して「ＯＮ」または「ＯＦＦ」を割り当てることにより、素子１をスイッチング素子へ応用することも可能である。

素子１に印加する駆動電圧または電流は、パルス状であることが好ましい。駆動電圧（駆動電流）をパルス状とすることにより、素子１を用いて構築したメモリなどのデバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であってもよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。

もちろん、素子１に印加する駆動電圧または電流は、抵抗変化層１２の上記状態を変化させることができる限り、パルス状でなくてもよい。

デバイスの駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。素子１の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、早い応答速度などを達成するためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部／立ち下がり部に適度なスロープを設けた台形状であることが好ましい。正弦波状や台形状のパルスは、素子１の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子１の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。

素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築したデバイスの小型化がより容易となる。電気抵抗値に関する２つの状態が存在する素子１の場合、下部電極２と上部電極４との間に電位差を発生させる電位差印加機構を素子１に接続し、下部電極２の電位に対して上部電極４の電位が正となるようなバイアス電圧（正バイアス電圧）を素子１に印加することにより、例えば、素子１を高抵抗状態から低抵抗状態へと変化させ、下部電極２の電位に対して上部電極４の電位が負となるようなバイアス電圧（負バイアス電圧）を素子１に印加することにより（即ち、先ほどとは極性を反転させた電圧を印加することにより）、例えば、素子１を低抵抗状態から高抵抗状態へと変化させてもよい。電位差印加機構としては、例えば、パルスジェネレータが挙げられる。

［抵抗変化型メモリ］
本発明の抵抗変化素子を、半導体素子、例えば、ダイオード、あるいは、ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などのトランジスタなど、と組み合わせることにより、抵抗変化型メモリを構築できる。

本発明の抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせた、抵抗変化型メモリ（メモリ素子）の一例を図４に示す。

図４に示す抵抗変化型メモリ素子２００は、抵抗変化素子１とトランジスタ２１とを備えており、素子１は、トランジスタ２１およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されており、トランジスタ２１の残る１つの電極は接地されている。このようなメモリ素子２００では、トランジスタ２１をスイッチング素子として、素子１における上記状態の検出（即ち、素子１の電気抵抗値の検出）、および、素子１への駆動電圧または電流の印加が可能となる。例えば、素子１が、電気抵抗値が異なる２つの状態をとる場合、図４に示すメモリ素子３１を、１ビットの抵抗変化型メモリ素子とすることができる。

トランジスタ２１は、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。

本発明の抵抗変化型メモリ（メモリ素子）の具体的な構成の一例を図５に示す。図５に示すメモリ素子２００では、シリコン基板２０上に、トランジスタ２１および本発明の抵抗変化素子１が形成されており、素子１とトランジスタ２１とが一体化されている。

以下、図５のメモリ素子２００の構成を具体的に説明する。基板２０にはソース電極２４およびドレイン電極２５が形成されており、ドレイン電極２５は、プラグ２７を介して素子１の下部電極１１と電気的に接続されている。ソース電極２４は、図示していないが、別途、接地電位などに接続されていればよい。基板２０におけるソース電極２４とドレイン電極２５との間には、ゲート絶縁膜２２およびゲート電極２３が形成されている。素子１の下部電極１１上には、抵抗変化層１２および上部電極１３が上記順に配置されている。ゲート電極２３は、ワード線（図示せず）と電気的に接続され、上部電極１３はプラグ３０を介してビット線３２と電気的に接続されている。基板２０上には、基板２０の表面、ならびに、トランジスタ２１および素子１の全体を覆うように層間絶縁層２８が配置されており、層間絶縁層２８によって、各電極間における電気的なリークの発生が防止されている。なお、基板１１上の符号２９で示された部分は、素子分離部２９である。

層間絶縁層２８は、ＳｉＯ₂やＡｌ₂Ｏ₃などの絶縁材料からなればよく、２以上の種類の材料の積層体であってもよい。絶縁材料には、ＳｉＯ₂やＡｌ₂Ｏ₃などの無機材料の他、レジスト材料のような有機材料を用いてもよい。絶縁材料に有機材料を用いた場合、平坦でない表面上に層間絶縁層２８を形成する場合においても、スピナーコーティング法などを用いることによって、自らの表面が平坦な層間絶縁層２８を容易に形成できる。有機材料としては、例えば、感光性樹脂であるポリイミドのような材料が好ましい。

図５に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることにより抵抗変化型メモリ素子が構築されているが、本発明の抵抗変化型メモリの構成は図５に示す例に限定されず、例えば、本発明の抵抗変化素子と、情報の記録および読出時に素子を選択するための選択素子（スイッチング素子）として、その他の種類のトランジスタやダイオードなど、任意の半導体素子とを組み合わせてもよい。このとき、本発明の抵抗変化素子と選択素子とが直列接続されていることが好ましい。

また、図５に示すメモリ素子２００では、トランジスタ２１の直上に抵抗変化素子１が配置されているが、トランジスタ２１と抵抗変化素子１とを互いに離れた場所に配置し、下部電極１１とドレイン電極２５とを引き出し電極により電気的に接続してもよい。メモリ素子２００の製造プロセスを容易にするためには、素子１とトランジスタ２１とを互いに離して配置することが好ましい。一方、図５に示すように、トランジスタ２１の直上に素子１を配置することにより、メモリ素子２００の占有面積を小さくでき、より高集積化された抵抗変化型メモリアレイを実現できる。

メモリ素子２００への情報の記録は、素子１への駆動電圧または電流の印加により行えばよく、素子１に記録した情報の読出は、例えば、情報の記録時とは異なる大きさの電圧（電流）を素子１に印加することにより行えばよい。情報の記録および読出方法として、パルス状の電圧を素子１に印加する方法の一例について、図６を用いて説明する。

図６に示す例では、抵抗変化素子１は、ある閾値（Ｖ０）以上の大きさを有する正バイアス電圧の印加により、高抵抗状態から低抵抗状態へと変化し、ある閾値（Ｖ０’）以上の大きさを有する負バイアス電圧の印加により、低抵抗状態から高抵抗状態へと変化する抵抗変化特性を有する。各バイアス電圧の大きさは、下部電極１１と上部電極１３との間の電位差の大きさに相当する。

抵抗変化素子１が、高抵抗状態にあるとする。下部電極１１と上部電極１３との間にパルス状の正バイアス電圧ＶＳ（｜ＶＳ｜≧Ｖ０）を印加すると、素子１は高抵抗状態から低抵抗状態へと変化する（図６に示すＳＥＴ）。このとき印加する正バイアス電圧をＳＥＴ電圧とする。

ここで、ＳＥＴ電圧よりも小さく、大きさがＶ０未満の正バイアス電圧を素子１に印加することにより、素子１の電気抵抗値を、素子１の電流出力として検出できる（図６に示すＲＥＡＤ１およびＯＵＴＰＵＴ１）。素子１の電気抵抗値の検出は、素子１に、大きさがＶ０’未満の負バイアス電圧を印加することによっても行うことができ、これら、素子１の電気抵抗値を検出するために印加する電圧をＲＥＡＤ電圧（ＶＲＥ）とする。ＲＥＡＤ電圧は、図６に示すようにパルス状であってもよく、この場合、ＳＥＴ電圧をパルス状とした時と同様に、メモリ素子２００における消費電力の低減やスイッチング効率の向上を図ることができる。ＲＥＡＤ電圧の印加では、素子１の状態は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。

次に、下部電極１１と上部電極１３との間にパルス状の負バイアス電圧ＶＲＳ（｜ＶＲＳ｜≧Ｖ０’）を印加すると、素子１は低抵抗状態から高抵抗状態へと変化する（図６に示すＲＥＳＥＴ）。このとき印加する負バイアス電圧をＲＥＳＥＴ電圧とする。

ここで、素子１にＲＥＡＤ電圧を印加すれば、素子１の電気抵抗値を、素子１の電流出力として検出できる（図６に示すＲＥＡＤ２およびＯＵＴＰＵＴ２）。この場合も、ＲＥＡＤ電圧の印加では、素子１の状態は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。

このように、パルス状の電圧の印加により、素子１を備えるメモリ素子２００への情報の記録および読出を行うことができる。読出によって得られる素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図６におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の小さい状態（図６におけるＯＵＴＰＵＴ２）を「０」とすれば、メモリ素子２００を、ＳＥＴ電圧により情報「１」が記録され、ＲＥＳＥＴ電圧により情報「０」が記録される（情報「１」が消去される）メモリ素子とすることができる。

図５に示すメモリ素子２００において、抵抗変化素子１にパルス状の電圧を印加するためには、ワード線によりトランジスタ２１をＯＮ状態とし、ビット線３２を介して電圧を印加すればよい。

ＲＥＡＤ電圧の大きさは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の大きさに対して、通常、１／４〜１／１０００程度の範囲にあることが好ましい。ＳＥＴ電圧およびＲＥＳＥＴ電圧の具体的な値は、抵抗変化素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖ程度の範囲であり、１Ｖ〜１２Ｖ程度の範囲が好ましい。

素子１、即ち、メモリ素子２００の電気抵抗値は、素子１（２００）の抵抗値（または出力電流値）と、参照素子の参照抵抗値（または参照出力電流値）との差分に基づいて算出することが好ましい。参照抵抗値は、例えば、検出する素子とは別に参照素子を準備し、参照素子に対しても素子１（２００）と同様にＲＥＡＤ電圧を印加して得ることができる。このような方法により素子１（２００）の電気抵抗値を得るための回路の構成の一例を図７に示す。

図７に示す回路では、素子１（あるいはメモリ素子２００）からの出力９１を負帰還増幅回路９２ａにより増幅した出力９３と、参照素子９４からの出力９５を負帰還増幅回路９２ｂにより増幅した出力９６とを差動増幅回路９７に入力する。そして、差動増幅回路９７から得られた出力信号９８を用いて、素子１（２００）の抵抗を求めることができる。

図８に示すように、２以上のメモリ素子２００をマトリクス状に配列することにより、不揮発性でランダムアクセス型の抵抗変化型メモリ（メモリアレイ）３００を構築できる。メモリ３００では、２以上のビット線３２から選ばれる１つのビット線（Ｂ_n）と、２以上のワード線３３から選ばれる１つのワード線（Ｗ_n）とを選択することにより、座標（Ｂ_n、Ｗ_n）に位置するメモリ素子２００ａへの情報の記録およびメモリ素子２００ａからの情報の読出が可能となる。図８に示すように２以上のメモリ素子２００をマトリクス状に配列する場合、少なくとも１つのメモリ素子２００を参照素子としてもよい。

図９に示すように、パストランジスタ３５を用い、２以上の抵抗変化素子１をマトリクス状に配列することによっても、不揮発性でランダムアクセス型の抵抗変化型メモリ（メモリアレイ）３０１を構築できる。メモリ３０１では、ビット線３２は素子１の上部電極１３に接続され、ワード線３３は素子１の下部電極１１に接続されている。メモリ３０１では、２以上のビット線３２から選ばれる１つのビット線（Ｂ_n）に接続されたパストランジスタ３５ａと、２以上のワード線３３から選ばれる１つのワード線（Ｗ_n）に接続されたパストランジスタ３５ｂとを選択的にＯＮ状態とすることによって、座標（Ｂ_n、Ｗ_n）に位置する抵抗変化素子１ａへの情報の記録、および、抵抗変化素子１ａからの情報の読出が可能となる。素子１ａの情報を読出すためには、例えば、素子１ａの電気抵抗値に対応する電圧である、図９に示す電圧Ｖを測定すればよい。

図９に示すメモリ３０１には参照素子群３７が配置されている。参照素子群３７に接続されたビット線（Ｂ₀）に対応するパストランジスタ３５ｃを選択的にＯＮ状態とし、図９に示す電圧Ｖ_REFを測定することによって、素子１ａの出力と、参照素子群３７の出力との差分を検出できる。

また、図９に示すメモリアレイ３０１では、パストランジスタにより選択されなかった非選択の素子１を参照素子として利用することも可能である。この方法では、パストランジスタにより選択された素子１ａ周辺の素子の状態を検証しながら、参照素子を適宜設定する必要があるため、メモリアレイとしての動作がやや遅くなることがあるが、メモリアレイの構成をより簡便にできる。

図１０に示すように、本発明の抵抗変化素子１に、非線形の電流電圧特性を有する選択素子３９（図１０では一例としてダイオード）が直列接続されたメモリ素子２０１とし、２以上の当該メモリ素子２０１をマトリクス状に配列することによっても、不揮発性でランダムアクセス型の抵抗変化型メモリ（メモリアレイ）３０２を構築できる。メモリ３０２では、２以上のビット線３２から選ばれる１つのビット線（Ｂ_n）と、２以上のワード線３３から選ばれる１つのワード線（Ｗ_n）とを選択することにより、座標（Ｂ_n、Ｗ_n）に位置するメモリ素子２０１ａへの情報の記録と、メモリ素子２０１ａからの情報の読出が可能となる。

図１０に示すメモリ素子２０１では、抵抗変化素子１に選択素子３９が電気的に直列に接続されており、情報の記録および読出時において選択されなかった素子１の抵抗成分を低減できる。

［抵抗変化素子の製造方法］
本発明の製造方法では、基板上に第１の導電膜を形成した後に（工程（ａ））、形成した第１の導電膜上に、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜を形成する（工程（ｂ））。次に、形成した多層膜上に第２の導電膜を形成し（工程（ｃ））、形成した第１の導電膜、多層膜および第２の導電膜を、微細加工によりパターニングして、第１の導電膜から下部電極を、多層膜から抵抗変化層を、第２の導電膜から上部電極を、それぞれ形成する（工程（ｄ））。本発明の製造方法によれば、上述した本発明の抵抗変化素子を形成できる。

本発明の製造方法では、工程（ｂ）において、タンタルを含む前駆体膜、例えばタンタル膜、を形成した後に、形成した前駆体膜を酸化処理して、タンタルの酸化物からなる膜を形成してもよい（方法１）。

本発明の製造方法では、工程（ｂ）において、タンタルおよび酸素を含む前駆体膜、例えば酸化タンタル（Ｔａ−Ｏ）膜、を形成した後に、形成した前駆体膜をさらに酸化処理して、上記前駆体膜よりも酸化の程度が高い、タンタルの酸化物からなる膜を形成してもよい（方法２）。

本発明の製造方法では、工程（ｂ）において、タンタルおよび窒素を含む前駆体膜、例えば窒化タンタル（Ｔａ−Ｎ）膜、を形成した後に、形成した前駆体膜を酸化処理して、タンタルの酸窒化物からなる膜を形成してもよい（方法３）。

方法１〜３において形成する前駆体膜の上記例に着目すると、方法１〜３は、タンタル、酸化タンタルおよび窒化タンタルから選ばれる少なくとも１つを含む前駆体膜を形成した後に、形成した前駆体膜を酸化処理して、当該前駆体膜よりも酸化の程度が高い、タンタルの酸化物または酸窒化物からなる膜を形成する方法であるともいえる。

方法１〜３では、厚さ２ｎｍ以下の前駆体膜を形成してもよく、この場合、厚さ２ｎｍ以下の、タンタルの酸化物または酸窒化物からなる膜をより確実に形成できる。また、前駆体膜の厚さが２ｎｍ以下である場合、酸化処理により、当該前駆体膜をより均一に酸化でき、例えばウェハ基板上に複数の素子を形成する場合においても、形成した素子間の特性のバラツキをさらに抑制でき、より安定かつ均一な特性を有する素子を実現できる。

方法１〜３では、前駆体膜を形成する工程と、形成した前駆体膜を酸化処理する工程とを含む、前駆体膜形成−酸化処理サイクルを２回以上繰り返すことにより、上記多層膜を形成してもよい。このとき、上記サイクル間で前駆体膜の酸化処理の程度を変化させて、酸化の程度が互いに異なる上記膜を含む上記多層膜を形成してもよい。このとき、例えば、隣接する２つの上記膜の酸化の程度が互いに異なるように、前駆体膜形成−酸化処理サイクルを繰り返してもよい。

方法１〜３では、厚さ２ｎｍ以下の前駆体膜を形成する工程と、形成した前駆体膜を酸化処理する工程とを含む前駆体膜形成−酸化処理サイクルを２回以上繰り返すことにより、上記多層膜を形成してもよい。このようにタンタルの酸化物または酸窒化物からなる膜を少しずつ形成することにより、所望の構成を有する緻密な多層膜（抵抗変化層）の形成が容易となる他、多層膜（抵抗変化層）の形成時間の短縮を図ることができる。

前駆体膜を酸化処理する方法は特に限定されず、例えば、酸化剤、典型的には酸素ガス、酸素プラズマおよびオゾンから選ばれる少なくとも１つ、を含む雰囲気下において前駆体膜を自然酸化させればよく、より具体的な例としては、上記雰囲気下にある槽（チャンバー）内に前駆体膜を収容して当該膜の酸化処理を行えばよい。

このとき、前駆体膜の形成と、形成した前駆体膜の酸化処理とを、異なる槽内において別個に実施してもよい。本発明の抵抗変化素子を製造するプロセス時間の一層の短縮を図ることができる他、当該素子のより安定した製造が可能となる。

例えば、図１１Ａに示すように、ウェハ基板を複葉にて待機可能な準備槽１４２から、当該基板を搬送路１４６を介して成膜槽１４３に搬送し、成膜槽１４３内において基板上に前駆体膜を形成した後、前駆体膜を形成した基板を、搬送路１４６、準備槽１４２、および搬送路１４５を介して酸化槽１４１に搬送して、前駆体膜の酸化処理を行ってもよい。また図１１Ｂに示すように、酸化槽１４１および成膜槽１４３を搬送路１４９によって直接連結すれば、前駆体膜形成−酸化処理サイクルをより効率よく実施でき、素子の製造プロセス時間の一層の短縮を図ることができる。

方法１〜３では、前駆体膜の酸化処理を、前駆体膜が形成された２以上の基板、例えばウェハ基板、に対して、一括して行ってもよい。本発明の抵抗変化素子の製造プロセス時間の一層の短縮を図ることができる。

工程（ａ）および工程（ｃ）では、上述した本発明の素子１における下部電極１１および上部電極１３を構成する材料と同一の材料からなる第１および第２の導電膜を形成すればよい。

工程（ｂ）では、式ＴａＯ_x（ｘは、０．５≦ｘ＜２．５を満たす数値である）により示される組成を有するタンタルの酸化物、または、式ＴａＮ_yＯ_x（ｘおよびｙは、それぞれ、０．５≦ｘ＜２．５、０＜ｙ＜１）を満たす数値である）により示される組成を有するタンタルの酸窒化物からなる膜を２以上含む多層膜を形成することが好ましい。

工程（ａ）〜（ｃ）は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスを応用して実施できる。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）などの蒸着法、イオンプレーティング法などを用いればよい。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。工程（ｂ）における前駆体膜、および、本発明の素子を備えるメモリなどのデバイスについても、上記方法によって、あるいは、上記方法と他の公知の方法とを組み合わせることによって、形成できる。

工程（ｄ）における微細加工は、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられる方法を適用して実施できる。具体的には、イオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。各層の表面の平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチングなどを用いればよい。

工程（ｂ）において、前駆体膜を形成した後に当該膜の酸化処理を行う場合、酸化処理は、例えば、酸素の、原子、分子、イオンまたはラジカルなどを含む雰囲気下で行えばよい。なお、酸素のプラズマやラジカルを発生させる手段として、ＥＣＲ放電、グロ−放電、ＲＦ放電、ヘリコンあるいはＩＣＰなどの公知の手段を適用できる。

本発明の製造方法では、必要に応じて、工程（ａ）〜（ｄ）の間に任意の工程を行ってもよい。

本発明の抵抗変化素子および当該素子を含むメモリ素子の製造方法の一例を、図１２Ａ〜図１２Ｇに示す。

最初に、図１２Ａに示すように、半導体からなる基板２０上に、ゲート絶縁膜２２およびゲート電極２３を形成した後、基板２０におけるゲート電極２３の両側に、一対の不純物拡散層（ソース電極２４およびドレイン電極２５に相当）を形成し、トランジスタ２１を形成する。次に、形成したトランジスタ２１の周囲に素子分離層２９を形成した後、基板２０の表面に、トランジスタ２１を覆うように第１の保護絶縁膜１０３を堆積させる。第１の保護絶縁膜１０３は、例えば、オゾンＴＥＯＳからなればよい。オゾンＴＥＯＳとは、ＴＥＯＳ（Tetra ethyl ortho silicate）およびオゾンから形成したＳｉＯ₂膜である。次に、堆積させた第１の保護絶縁膜１０３に対して選択的にエッチングを行って、一対の不純物拡散層の一方（図１２Ａでは、ドレイン電極２５）が露出するように、プラグ用開口部１０４を形成する。

次に、図１２Ｂに示すように、第１の保護絶縁膜１０３の表面に、バリアメタル１０５およびプラグメタル１０６を順に堆積させる。バリアメタル１０５には、例えば、チタン膜と窒化チタン膜とからなる積層体を用いればよく、プラグメタル１０６には、例えば、タングステンなどの導電性に優れる材料を用いればよい。プラグメタル１０６は、プラグ用開口部１０４を充填するように堆積させればよい。次に、堆積させたバリアメタル１０５およびプラグメタル１０６における第１の保護絶縁膜１０３上の部分をＣＭＰなどにより除去し、ドレイン電極２５と電気的に接続された、図１２Ｃに示すプラグ２７を形成する。

次に、図１２Ｃに示すように、プラグ２７および第１の保護絶縁膜１０３の表面に、第１の導電膜１５１、多層膜１５２および第２の導電膜１５３を順に形成する。第１および第２の導電膜１５１、１５３、ならびに多層膜１５２の形成は、上記説明した工程（ａ）〜（ｃ）に従えばよい。第１の導電膜１５１は、プラグ２７との間に電気的な接続が確保されるように形成すればよい。

次に、図１２Ｄに示すように、第１の導電膜１５１、多層膜１５２および第２の導電膜１５３を、微細加工によりパターニングして、第１の導電膜１５１から下部電極１１を、多層膜１５２から抵抗変化層１２を、第２の導電膜１５３から上部電極１３を形成し、プラグ２７側から下部電極１１、抵抗変化層１２および上部電極１３が順に積層された抵抗変化素子１とする。

次に、図１２Ｅに示すように、第１の保護絶縁膜１０３上に、下部電極１１、抵抗変化層１２および上部電極１３を覆うように、第２の保護絶縁膜１１１を堆積させる。第２の保護絶縁膜１１１は、例えばオゾンＴＥＯＳからなればよい。

次に、図１２Ｆに示すように、第２の保護絶縁膜１１１の表面をＣＭＰなどにより平坦化した後、第２の保護絶縁膜１１１に対して選択的にエッチングを行ってプラグ用開口部１３０を形成する。開口部１３０は、上部電極１３が露出するように形成すればよい。

次に、図１２Ｇに示すように、第２の保護絶縁膜１１１の表面に密着用メタル１０７および配線用メタル１０８を順に堆積させ、ビット線３２と、ビット線３２および上部電極１３を電気的に接続するプラグ３０を形成する。

密着用メタル１０７には、例えば、窒化タンタルを用いればよく、配線用メタル１０８には、例えば、タングステン、タンタル、銅、アルミニウムなどを用いればよい。

配線用メタル１０８は、開口部１３０を充填するように、かつ、ビット線３２が形成されるように堆積させればよい。このようにして、図５に示すメモリ素子２００を形成できる。なお、第１の保護絶縁膜１０３および第２の保護絶縁膜１１１は、図５に示す層間絶縁層２８となる。

本発明の抵抗変化素子および当該素子を含むメモリ素子の製造方法の一例を、図１３Ａ〜図１３Ｈに示す。

最初に、図１３Ａに示すように、図１２Ａ〜図１２Ｂに示す工程と同様にして、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板２０の表面に第１の保護絶縁膜１０３および水素バリア層１８を堆積し、堆積した第１の保護絶縁膜１０３の一部の領域に、トランジスタ２１のドレイン電極２５と電気的に接続されたプラグ２７、および、トランジスタ２１のソース電極２４と電気的に接続されたプラグ２６を形成する。プラグ２６は、プラグ２７と同様に形成すればよい。水素バリア層１８には、ＳｉＮあるいはＴｉＡｌＯなどを好適に用いることができる。

次に、図１３Ｂに示すように、水素バリア層１８、プラグ２７およびプラグ２６上に第１の導電膜１５１を形成する。

次に、図１３Ｃに示すように、第１の導電膜１５１を、プラグ２７直上の部分を除いてエッチングなどにより除去する。

次に、図１３Ｄに示すように、プラグ２６の表面に、プラグ２６との電気的な接続が確保されるように、ソース電極２４と後に形成されるビット線３２とを接続するための電極４０を形成する。電極４０は、基本的に、導電性を有する材料からなればよい。

次に、図１３Ｅに示すように、水素バリア層１８上に、第１の導電膜１５１および電極４０を覆うように第２の保護絶縁膜１１１を堆積させた後に、図１３Ｆに示すように、第２の保護絶縁膜１１１の表面をＣＭＰなどにより平坦化して、第１の導電膜１５１および電極４０を露出させる。

次に、図１３Ｇに示すように、第２の保護絶縁膜１１１、第１の導電膜１５１および電極４０上に、多層膜１５２および第２の導電膜１５３を形成する。第１および第２の導電膜１５１、１５３、ならびに多層膜１５２の形成は、上記説明した工程（ａ）〜（ｃ）に従えばよい。

次に、図１３Ｈに示すように、第１の導電膜１５１、多層膜１５２および第２の導電膜１５３を、微細加工によりパターニングして、第１の導電膜１５１から下部電極１１を、多層膜１５２から抵抗変化層１２を、第２の導電膜１５３から上部電極１３を形成し、プラグ２７側から下部電極１１、抵抗変化層１２および上部電極１３が順に積層された抵抗変化素子１とする。

次に、図１３Ｉに示すように、第２の保護絶縁膜１１１および電極４０上に、抵抗変化素子１を覆うように、第３の保護絶縁膜１１２を形成する。

次に、図１３Ｊに示すように、第２の保護絶縁膜１１１および第３の保護絶縁膜１１２のうち、素子１および電極４０の周囲以外の部分を、水素バリア層１８が露出するようにエッチングにより除去する。

次に、全体に水素バリア層１９を堆積させた後、図１３Ｋに示すように、水素バリア層１９における素子１の周囲以外の部分をエッチングにより除去して、水素バリア層１８および１９により素子１を被覆する。水素バリア層１９には、ＳｉＮ、ＴｉＡｌＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮなどを好適に用いることができる。

次に、全体に第４の保護絶縁膜１１６を形成し、その表面をＣＭＰなどにより平坦化した後、第４の保護絶縁膜１１６に対して選択的にエッチングを行ってプラグ用開口部１１４を形成する（図１３Ｌ）。開口部１１４は、電極４０が露出するように形成すればよい。

次に、図１３Ｍに示すように、第４の保護絶縁膜１１６の表面に密着用メタル１０７および配線用メタル１０８を順に堆積し、ビット線３２と、ビット線３２と電極４０とを電気的に接続するプラグ１１５を形成して、メモリ素子２０２を形成できる。配線用メタル１０８は、プラグ用開口部１１４を充填するように、かつ、ビット線３２が形成されるように堆積すればよい。

メモリ素子２０２では、上部電極１３は、プラグ２７と同様に水素バリア１８を貫通するプラグ（図示せず）によって、素子の下部にある電極（図示せず）に電気的に接続されている。

図１３Ａ〜図１３Ｍに示す製造方法によって形成されたメモリ素子は、高いパッシベーション効果を有する。このとき下部電極１１（第１の導電膜１５１）に、水素暴露に対する耐性が高い、Ｔｉ−Ａｌ合金の窒化物、あるいは、その積層体を用いることで、より高いパッシベーション効果を得ることができる。

以下、実施例によって本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。

（実施例１）
実施例１では、Ｓｉ基板（８インチウェハー）上に、図１に示す構造を有する抵抗変化素子１を作製し、その抵抗変化特性を評価した。また、基板上に上記素子１を複数作製し、素子間の特性の面内バラツキを評価した。素子１は、図１４Ａ〜図１４Ｇに示す方法により作製した。

最初に、表面に熱酸化膜（ＳｉＯ₂膜）が形成されたＳｉ基板２０上に、ポリシリコンからなる配線５０を作製した。配線５０の配線幅は、典型的には１０μｍとした。次に、基板２０上に、配線５０を覆うように、オゾンＴＥＯＳからなる第１の保護絶縁膜１０３を堆積させ、その表面をＣＭＰにより平坦化した後に、第１の保護絶縁膜１０３に対して選択的にエッチングを行って、配線５０の少なくとも一部が露出するプラグ用開口部１０４を形成した（ここまで図１４Ａ）。

次に、第１の保護絶縁膜１０３の表面に、チタン／窒化チタンからなるバリアメタル１０５を堆積させ、堆積させたバリアメタル１０５上に、タングステンからなるプラグメタル１０６を、開口部１０４を充填するように堆積させた（ここまで図１４Ｂ）。

次に、ＣＭＰにより、開口部１０４の外側に露出しているバリアメタル１０５およびプラグメタル１０６を除去し、図１４Ｃに示す、配線５０と電気的に接続されたプラグ２７を形成した。次に、プラグ２７および第１の保護絶縁膜１０３の表面に、第１の導電膜１５１として窒化タンタル膜（厚さ５０ｎｍ）を形成し、形成した窒化タンタル膜上に、前駆体膜としてタンタル膜（厚さ２ｎｍ）を形成した。

窒化タンタル膜は、Ｔａをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａのアルゴン−窒素混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。タンタル膜は、Ｔａをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を１００℃以下とした上で、印加電力をＤＣ４ｋＷとして形成した。なお、窒化タンタル膜およびタンタル膜は、同じ成膜槽内で形成した。

次に、第１の導電膜である窒化タンタル膜、および前駆体膜であるタンタル膜を形成した基板を、成膜槽とは異なる槽である酸化槽へ真空搬送により搬送し、酸化槽にて、前駆体膜の酸化処理を実施した。酸化処理は、酸素ガス雰囲気下（圧力１００Ｐａ、酸素ガス濃度が９９体積％）において、Ｓｉ基板の温度を２００℃とした上で、処理時間５分間の自然酸化により行った。次に、基板を再び上記成膜槽に戻し、酸化処理した前駆体膜上に、新たに厚さ２ｎｍの前駆体膜（タンタル膜）を上記と同じ条件で形成した。その後、酸化処理および新たな前駆体膜の形成を上記と同様に繰り返し、タンタルの酸化物からなる厚さ２ｎｍの３つの膜が積層された多層膜１５２を形成した。

次に、形成した多層膜１５２上に、第２の導電膜１５３として窒化タンタル膜（厚さ５０ｎｍ）を、第１の導電膜１５１と同様に形成した（ここまで図１４Ｃ）。

次に、第１の導電膜１５１、多層膜１５２および第２の導電膜１５３を、微細加工によりパターニングして、第１の導電膜１５１から下部電極１１を、多層膜１５２から抵抗変化層１２を、第２の導電膜１５３から上部電極１３を形成し、図１４Ｄに示す抵抗変化素子１とした。

次に、図１４Ｅに示すように、第１の保護絶縁膜１０３上に、素子１を覆うように、オゾンＴＥＯＳからなる第２の保護絶縁膜１１１を堆積させた。

次に、図１４Ｆに示すように、第２の保護絶縁膜１１１の表面をＣＭＰおよびドライエッチングにより平坦化した後、第２の保護絶縁膜１１１に対して選択的にエッチングを行って、上部電極１３が露出するプラグ用開口部１３０を形成した。

次に、図１４Ｇに示すように、第２の保護絶縁膜１１１の表面に、窒化タンタルからなる配線用メタルを、開口部１３０を充填するように堆積させて、配線５１、および、上部電極１３と電気的に接続したプラグ３０を形成した。この評価用サンプル（サンプル１−１）には、基板２０上に素子１を約１００００個形成した。

サンプル１−１において形成した素子１の接合面積は、０．２１μｍ²とした。

ここで、サンプル１−１の作製とは別に、上記前駆体膜の酸化処理方法と同様の方法でタンタル膜を酸化処理したときに、当該膜がどの程度酸化されるかについて評価を行った。評価方法は以下の通りである。最初に、表面にＳｉＮ膜が形成されたＳｉ基板上に、上記前駆体膜の形成方法と同様の方法により、厚さ１００ｎｍのタンタル膜を形成した。次に、上記前駆体膜の酸化処理と同様の方法により、形成したタンタル膜の酸化処理を行った。酸化処理後のタンタル膜の構成を、Ｘ線反射測定およびラザフォード後方散乱分析（ＲＢＳ）により評価したところ、表面から厚さ２ｎｍの範囲で、式ＴａＯ_x1（ｘ１は１．２から１．８の範囲で典型的には１．５）により示される組成（以下「ＴａＯ_1.5」と示す）を有するタンタル酸化物が形成されていた。このことから、サンプル１−１で形成した素子１の抵抗変化層１２は、ＴａＯ_1.5からなる３つの膜が積層された多層膜構造を有する、と考えられる。

次に、サンプル１−１で形成した素子１に対し、図６に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、その抵抗変化比を評価した。

抵抗変化比の評価は以下のようにして行った。パルスジェネレータを用いて、配線５０と配線５１との間にパルス電圧を印加できるようにし、ＲＥＳＥＴ電圧として３Ｖ（正バイアス電圧）を、ＳＥＴ電圧として−３Ｖ（負バイアス電圧）を、ＲＥＡＤ電圧として０．０３Ｖ（正バイアス電圧）を印加した。各電圧のパルス幅は１００ｎｓ（ナノ秒）とした。ＳＥＴ電圧またはＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値からサンプルの電気抵抗値を算出し、算出した電気抵抗値のうち高抵抗状態の値をＲ_HIGH、低抵抗状態の値をＲ_LOWとして、以下の式から抵抗変化比を求めた。
抵抗変化比＝（Ｒ_HIGH−Ｒ_LOW）／Ｒ_LOW

なお、抵抗変化比の評価は、サンプル１−１で形成した全ての素子に対して行い、その平均値を、サンプル１−１における抵抗変化比とした。また、その標準偏差値を平均値で除した値を、サンプル１−１における抵抗変化比の面内バラツキの値とした。抵抗変化比および面内バラツキの評価方法は、以降の実施例２〜４においても同様である。

また、サンプル１−１で形成した素子１の抵抗変化比の評価とは別に、その繰り返し特性およびＲ_HIGH保持特性を求めた。繰り返し特性は、素子の抵抗変化比が劣化しない、ＳＥＴ／ＲＥＳＥＴ動作の繰り返し回数により表され、当該回数が大きいほど、耐久性に優れる素子であるといえる。Ｒ_HIGH保持特性とは、高抵抗状態にある素子を１２５℃の高温雰囲気下に保持したときに、素子の抵抗値の変化が初期値の２５％以内に保持されている時間により表され、この時間が長いほど、耐熱性に優れる素子であるといえる。

評価結果を、以下の表１に示す。

表１に示すように、サンプル１−１では、１０倍以上の抵抗変化比と、０．２以下の低い面内バラツキ、ならびに、優れた繰り返し特性およびＲ_HIGH保持特性を実現できた。

これとは別に、素子１の接合面積を０．０１〜２５μｍ²の範囲で変化させた以外はサンプル１−１と同様に作製したサンプル１−２〜１−５に対し、サンプル１−１と同様にして、その抵抗変化比および面内バラツキの評価を行った。

評価結果を以下の表２に示す。

表２に示すように、サンプル１−２〜１−５では、接合面積の違いによる抵抗変化比の差はほとんど見られなかったが、接合面積が小さいほど、基板内の面内バラツキが小さくなった。これは、接合面積が大きくなるに従い、素子１を構成する各層の接合面の端部近傍に電流が集中することで、電気的なリークまたはショートが生じやすくなるためではないかと考えられる。この結果より、素子の接合面積は、０．２５μｍ²以下が好ましいことがわかった。

一方、サンプル１−１〜１−５とは別に、Ｔａ₂Ｏ₅（即ちＴａＯ_2.5）またはＴａＯ₂からなる単層構造の抵抗変化層を有する素子１とした以外は、サンプル１−４と同様にして作製したサンプルＡ−１〜Ａ−３（いずれも比較例）に対し、サンプル１−１と同様にして、その抵抗変化比の評価、ならびに、抵抗変化比が得られた場合はその面内バラツキの評価を行った。評価結果を以下の表３に示す。

なお、サンプルＡ−１〜Ａ−３における素子の抵抗変化層は、ターゲットとしてＴａ₂Ｏ₅を用いたマグネトロンスパッタリング法により、圧力０．６Ｐａの酸素−アルゴン混合雰囲気下（酸素：アルゴン（分圧比）＝１：４）において、Ｓｉ基板の温度を室温〜４００℃（主に２００℃）とし、印加電力をＲＦ１００Ｗとして形成した。

表３に示すように、ＴａＯ_2.5の単層構造からなる抵抗変化層を有する素子を形成したサンプルＡ−１、Ａ−２では、素子の抵抗値が数ＭΩ以上と高く、抵抗変化現象を観察することができなかった。ＴａＯ₂の単層構造からなる抵抗変化層を有する素子を形成したサンプルＡ−３では、最大１０倍以上の抵抗変化比を素子によっては得ることができたが、面内バラツキが０．５以上、典型的には０．８〜０．９程度と、サンプル１−１〜１〜５に比べて大きくなった。

（実施例２）
実施例２では、実施例１のサンプル１−１と同様にして、Ｓｉ基板（８インチウェハー）上に、図３に示す構造を有する抵抗変化素子１を作製し、その抵抗変化特性と面内バラツキとを評価した。実施例２で作製したサンプルは、サンプル２−１、２−２の２つである。

作製した素子１の抵抗変化層１２は、サンプル１−１の作製時に実施した前駆体膜形成−酸化処理サイクルを繰り返して形成した。酸化処理は、前駆体膜（タンタル膜）が、ＴａＯ_1.5からなる膜（厚さ２ｎｍ）となるように行い、繰り返し回数は、サンプル２−１では５回、サンプル２−２では１０回とした。即ち、サンプル２−１の抵抗変化層は、ＴａＯ_1.5からなる５つの膜が積層された多層膜構造を有し、サンプル２−２の抵抗変化層は、ＴａＯ_1.5からなる１０の膜が積層された多層膜構造を有する。

前駆体膜であるタンタル膜をＴａＯ_1.5からなる膜とするための酸化処理は、Ｓｉ基板の温度を２００℃とし、圧力１００Ｐａおよび濃度９９体積％の酸素ガス雰囲気下において、処理時間５分間の自然酸化により行った。

サンプル２−１、２−２において形成した素子１の接合面積は、０．０１〜０．２５μｍ²の範囲とした。

評価結果を、以下の表４に示す。なお、表４における「抵抗変化層が含む膜の組成／厚さ／積層数」の欄は、各サンプルにおいて形成した素子１の抵抗変化層の構成を示し、例えば、サンプル２−１において形成した素子１の抵抗変化層は、ＴａＯ_1.5からなる厚さ２ｎｍの膜が５層積層された構成を有することを意味する。以降の表６においても同様に、形成した素子１の抵抗変化層の構成を示す。

表４に示すように、５以上の上記膜を含む抵抗変化層とした場合においても、１０倍以上の抵抗変化比と、０．４以下の低い面内バラツキを実現できた。

（実施例３）
実施例３では、実施例１のサンプル１−１と同様にして、Ｓｉ基板（８インチウェハー）上に、図１または図３に示す構造を有する抵抗変化素子１を作製し、その抵抗変化特性と面内バラツキとを評価した。実施例３で作製したサンプルは、サンプル３−１〜３−４の４つである。

作製した素子１の抵抗変化層１２は、サンプル１−１の作製時に実施した前駆体膜形成−酸化処理サイクルを繰り返して形成した。酸化処理は、前駆体膜（タンタル膜）が、ＴａＯ_1.5からなる膜、式ＴａＯ_x2（ｘ２は、１．９〜２．１の範囲で典型的には２）で示される組成（以下「ＴａＯ₂」と示す）を有するタンタル酸化物からなる膜、または、式ＴａＯ_x3（ｘ３は、１．０〜１．４の範囲で典型的には１．２）で示される組成（以下「ＴａＯ_1.2」と示す）を有するタンタル酸化物からなる膜（厚さ２ｎｍ）、となるように行った。

前駆体膜であるタンタル膜を、上記各組成を有するタンタル酸化物からなる膜とするための酸化処理の条件は、以下の通りであった；ＴａＯ_1.5膜とする場合、Ｓｉ基板の温度を２００℃とし、圧力１００Ｐａおよび濃度９９体積％の酸素ガス雰囲気下において、５分間の自然酸化；ＴａＯ₂膜とする場合、Ｓｉ基板の温度を２００℃とし、圧力１００Ｐａおよび濃度９９体積％の酸素ガス雰囲気下において、１５分間の自然酸化；ＴａＯ_1.2膜とする場合、Ｓｉ基板の温度を２００℃とし、圧力１００Ｐａおよび濃度９９体積％の酸素ガス雰囲気下において、１．５分間の自然酸化。この酸化処理の条件は、実施例１で実施した、厚さ１００ｎｍのタンタル膜の酸化実験により確認した。

サンプル３−１〜３−４において形成した素子１の接合面積は、０．０１〜０．２５μｍ²の範囲とした。

評価結果を以下の表５に示す。なお、表５における「抵抗変化層が含む膜の組成／厚さ／積層数」の欄は、各サンプルにおいて形成した素子１の抵抗変化層の構成を示し、例えば、サンプル３−１の抵抗変化層は、下部電極１１側から順に、ＴａＯ₂膜（厚さ２ｎｍ）が１層と、ＴａＯ_1.5膜（厚さ２ｎｍ）が２層積層された多層膜構造を有する。

表５に示すように、いずれのサンプルにおいても、１０倍以上の抵抗変化比と、０．４以下の低い面内バラツキを実現できた。なお、サンプル３−４の面内バラツキは、サンプル３−１の面内バラツキよりも大きくなったが、これは、抵抗変化層の多膜化により、膜内の酸化物の組成の均一性がわずかに低下することが要因であると推定される。

（実施例４）
実施例４では、実施例１のサンプル１−１と同様にして、Ｓｉ基板（８インチウェハー）上に、図１に示す構造を有する抵抗変化素子１を作製し、その抵抗変化特性および面内バラツキを評価した。実施例４で作製したサンプルは、サンプル４−１の１つである。

作製した素子１の抵抗変化層１２は、サンプル１−１の作製時に実施した前駆体膜形成−酸化処理サイクルを繰り返して形成した。ただし、前駆体膜として窒化タンタル（ＴａＮ）膜を用い、酸化処理は、前駆体膜としてタンタル膜を用いたときに、ＴａＯ_1.5からなる膜が形成される条件と同一の条件（Ｓｉ基板の温度を２００℃とし、圧力１００Ｐａおよび濃度９９体積％の酸素ガス雰囲気下において、５分間の自然酸化）で行った。このような酸化処理では、窒化タンタル中の窒素が欠損しながら酸化が進むと考えられるため、式ＴａＮ_y1Ｏ_1.5（ｙ１は１未満）で示される組成を有するタンタルの酸窒化物からなる膜が形成されると考えられる。

前駆体膜であるＴａＮ膜は、ターゲットとしてＴａを用いたマグネトロンスパッタリングにより、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。

サンプル４−１において形成した素子１の接合面積は、０．２５μｍ²とした。

評価結果を以下の表６に示す。

表６に示すように、サンプル４−１では、０．１以下の非常に小さい面内バラツキを実現できた。サンプル４−１において、このような特性が実現できた詳細な原因は不明だが、前駆体膜として窒化タンタル膜を用いた場合、当該膜に含まれる窒素が、ある程度、酸素により置換されながら酸化反応が進むと考えられ、金属タンタルからなる前駆体膜を用いた場合に比べて、酸化に伴う膜の体積膨張が小さく、このことが面内バラツキの低減に好影響を与えるのではないかと推定される。

また、前駆体膜の酸化処理を、酸素プラズマ雰囲気下、あるいはオゾン雰囲気下で行った場合にも、同様の結果が得られた。

（実施例５）
実施例５では、図５に示す構造を有する、抵抗変化素子１を備えるメモリ素子２００を作製し、その抵抗変化特性を評価した。評価した素子２００は、上述した図１２Ａ〜図１２Ｇに示す方法により作製し、素子１の抵抗変化層１２は、実施例４のサンプル４−１において作製した素子１の抵抗変化層と同様とした。

第１の保護絶縁膜１０３は、厚さ４００ｎｍのオゾンＴＥＯＳ膜とした。バリアメタル１０５はチタン膜と窒化チタン膜との積層体とし、プラグメタル１０６はタングステン膜とした。

第１の導電膜１５１（下部電極１１）は、基板２０側から順にＴｉＡｌＮ膜およびＰｔ膜を堆積させたＴｉＡｌＮ／Ｐｔ膜（合計の厚さ１００ｎｍ）とした。ＴｉＡｌＮ膜は、Ｔｉ₇₀Ａｌ₃₀合金をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして形成した。Ｐｔ膜は、ＴｉＡｌＮ膜を形成した槽と同じ槽内において、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃とした上で、印加電力をＲＦ１００Ｗとして形成した。

多層膜１５２（抵抗変化層１２）は、実施例４のサンプル４−１と同様に形成した。

第２の導電膜１５２（上部電極１３）は、Ｐｔ膜（厚さ５０ｎｍ）とし、当該膜は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃とした上で、印加電力をＲＦ１００Ｗとして形成した。

第２の保護絶縁膜１１１は厚さ８００ｎｍのＴＥＯＳ膜とした。密着用メタル１０７は厚さ１０ｎｍの窒化チタン膜とし、配線用メタル１０８は厚さ３００ｎｍのアルミニウム膜とした。

なお、メモリ素子２００の作製にあたっては、密着用メタル１０７および配線用メタル１０８によりビット線３２を形成した後（図１２Ｇ参照）、窒素ガス中において、４００℃のシンタリング処理（熱処理）を１０分間行った。

このようにして作製したメモリ素子（サンプル５−１）に対して、図６に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、その抵抗変化比を評価した。評価は、ゲート電極２３への電圧印加によってトランジスタ２１をＯＮ状態とし、ソース電極２４と上部電極１３との間にパルス状の電圧を印加して、素子から出力される電流値を測定することによって行った。このとき、図６に示すＲＥＳＥＴ電圧を３．５Ｖ（正バイアス電圧）とし、ＳＥＴ電圧を−３．５Ｖ（負バイアス電圧）とし、ＲＥＡＤ電圧を０．０５Ｖ（正バイアス電圧）とした。各電圧のパルス幅は１００ｎｓ（ナノ秒）とした。なお、素子の抵抗値は、参照電流値と素子の出力電流値との差分値に基づいて算出した。参照電流値は、対象の素子とは別に配置した参照抵抗に、素子に印加したＲＥＡＤ電圧と同様の電圧を印加することによって得た。素子から出力される電流値から、素子の抵抗変化比を求める方法は、実施例１と同様とした。

評価の結果、サンプル５−１は１０倍以上の抵抗変化比を示し、１０４回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その機能を失わなかった。

次に、サンプル５−１を、図８に示すようにマトリクス状（４×４）に配列して１６ビットのメモリアレイ３００を構築し、当該メモリアレイの動作確認を行ったところ、ランダムアクセス型の半導体メモリとしての動作を確認できた。

本発明によれば、タンタルを含む抵抗変化層を有しながら、例えばウェハ基板上に複数の素子を形成する場合においても、素子間の特性のバラツキを低減でき、安定かつ均一な特性の実現が可能な構成を有する抵抗変化素子を提供できる。この素子は微細化による悪影響を受けにくく、高集積性に優れる。本発明の抵抗変化素子を用いた電子デバイスとしては、例えば、情報通信端末、デジタル家電などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。

本発明の抵抗変化素子の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備えるメモリ素子の構成の一例を模式的に示す回路図である。 本発明の抵抗変化素子を備えるメモリ素子の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備えるメモリ素子における情報の記録および読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備えるメモリ素子における情報の記録および読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備えるメモリアレイの一例を示す模式図である。 本発明の抵抗変化素子を備えるメモリアレイの別の一例を示す模式図である。 本発明の抵抗変化素子を備えるメモリアレイの別の一例を示す模式図である。 本発明の抵抗変化素子の製造方法における、前駆体膜の形成方法、および当該前駆体膜の酸化処理方法の一例を説明するための図である。 本発明の抵抗変化素子の製造方法における、前駆体膜の形成方法、および当該前駆体膜の酸化処理方法の別の一例を説明するための図である。 本発明の抵抗変化素子を備えるメモリ素子の製造方法の一例を模式的に示す工程図である。 図１２Ａの工程に続く工程を示す図である。 図１２Ｂの工程に続く工程を示す図である。 図１２Ｃの工程に続く工程を示す図である。 図１２Ｄの工程に続く工程を示す図である。 図１２Ｅの工程に続く工程を示す図である。 図１２Ｆの工程に続く工程を示す図である。 本発明の抵抗変化素子を備えるメモリ素子の製造方法の別の一例を模式的に示す工程図である。 図１３Ａの工程に続く工程を示す図である。 図１３Ｂの工程に続く工程を示す図である。 図１３Ｃの工程に続く工程を示す図である。 図１３Ｄの工程に続く工程を示す図である。 図１３Ｅの工程に続く工程を示す図である。 図１３Ｆの工程に続く工程を示す図である。 図１３Ｇの工程に続く工程を示す図である。 図１３Ｈの工程に続く工程を示す図である。 図１３Ｉの工程に続く工程を示す図である。 図１３Ｊの工程に続く工程を示す図である。 図１３Ｋの工程に続く工程を示す図である。 図１３Ｌの工程に続く工程を示す図である。 実施例において作製した本発明の抵抗変化素子を備えるメモリ素子の製造方法を模式的に示す工程図である。 図１４Ａの工程に続く工程を示す図である。 図１４Ｂの工程に続く工程を示す図である。 図１４Ｃの工程に続く工程を示す図である。 図１４Ｄの工程に続く工程を示す図である。 図１４Ｅの工程に続く工程を示す図である。 図１４Ｆの工程に続く工程を示す図である。

符号の説明

１、１ａ 抵抗変化素子
１０ 基板
１１ 下部電極
１２ 抵抗変化層
１３ 上部電極
１４、１４ａ、１４ｂ、１４ｃ、１４ｘ （タンタルの酸化物または酸窒化物からなる）膜
１５ 電極
１６ 絶縁層
１８ 水素バリア層
１９ 水素バリア層
２０ 基板
２１ トランジスタ
２２ ゲート電極
２３ ゲート絶縁膜
２４ ソース電極
２５ ドレイン電極
２７ プラグ
２８ 層間絶縁層
２９ 素子分離部
３０ プラグ
３２ ビット線
３３ ワード線
３５、３５ａ、３５ｂ、３５ｃ パストランジスタ
３７ 参照素子群
３９ 選択素子
４０ 電極
５０ 配線
９１ （素子１、メモリ素子２００からの）出力
９２ａ、９２ｂ 負帰還増幅回路
９３ （負帰還増幅回路９２ａからの）出力
９４ 参照素子
９５ （参照素子９４からの）出力
９６ （負帰還増幅回路９２ｂからの）出力
９７ 差動増幅回路
９８ （差動増幅回路９７からの）出力信号
１０３ 第１の保護絶縁膜
１０４ （プラグ用）開口部
１０５ バリアメタル
１０６ プラグメタル
１０７ 密着用メタル
１０８ 配線用メタル
１１１ 第２の保護絶縁膜
１１２ 第３の保護絶縁膜
１１５ プラグ
１１６ 第４の保護絶縁膜
１３０ （プラグ用）開口部
１４１ 酸化槽
１４２ 準備槽
１４３ 成膜槽
１４５、１４６、１４９ 搬送路
１５１ 第１の導電膜
１５２ 多層膜
１５３ 第２の導電膜
２００、２０１、２０２、２０３ メモリ（素子）
２００ａ、２０１ａ メモリ（素子）
３００、３０１、３０２ メモリ（アレイ）

Claims (19)

1. 基板と、前記基板上に配置された下部電極および上部電極と、前記下部電極と前記上部電極との間に配置された抵抗変化層と、を含み、
   前記下部電極と前記上部電極との間の電気抵抗値が異なる２以上の状態が存在し、
   前記下部電極と前記上部電極との間に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
   前記抵抗変化層は、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜構造を有する抵抗変化素子。
2. 前記酸化物が、式ＴａＯ_x（ｘは、０．５≦ｘ＜２．５を満たす数値である）により示される組成を有する請求項１に記載の抵抗変化素子。
3. 前記酸窒化物が、式ＴａＮ_yＯ_x（ｘおよびｙは、それぞれ、０．５≦ｘ＜２．５、０＜ｙ＜１）を満たす数値である）により示される組成を有する請求項１に記載の抵抗変化素子。
4. 前記抵抗変化層は、酸化の程度が互いに異なる前記膜を含む請求項１に記載の抵抗変化素子。
5. 前記抵抗変化層は、前記下部電極および前記上部電極から選ばれる少なくとも１つの電極に接している請求項１に記載の抵抗変化素子。
6. 前記抵抗変化層は、前記下部電極および前記上部電極の双方に接している請求項１に記載の抵抗変化素子。
7. 請求項１〜６のいずれかに記載の抵抗変化素子を含むメモリ素子を備える抵抗変化型メモリ。
8. ２以上の前記メモリ素子がマトリクス状に配置されている請求項７に記載の抵抗変化型メモリ。
9. 前記メモリ素子が、前記抵抗変化素子に接続された選択素子をさらに含む請求項７または８に記載の抵抗変化型メモリ。
10. 請求項１に記載の抵抗変化素子の製造方法であって、
    （ａ）基板上に、第１の導電膜を形成する工程と、
    （ｂ）前記第１の導電膜上に、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜を形成する工程と、
    （ｃ）前記多層膜上に、第２の導電膜を形成する工程と
    （ｄ）形成した前記第１の導電膜、前記多層膜および前記第２の導電膜を微細加工して、前記第１の導電膜から下部電極を、前記多層膜から抵抗変化層を、前記第２の導電膜から上部電極を、それぞれ形成する工程と、を含む抵抗変化素子の製造方法。
11. 前記工程（ｂ）において、
    タンタルを含む前駆体膜を形成した後に、形成した前記前駆体膜を酸化処理して、タンタルの酸化物からなる前記膜を形成する、請求項１０に記載の抵抗変化素子の製造方法。
12. 前記工程（ｂ）において、
    タンタルおよび酸素を含む前駆体膜を形成した後に、形成した前記前駆体膜を酸化処理して、前記前駆体膜よりも酸化の程度が高い、タンタルの酸化物からなる前記膜を形成する、請求項１０に記載の抵抗変化素子の製造方法。
13. 前記工程（ｂ）において、
    タンタルおよび窒素を含む前駆体膜を形成した後に、形成した前記前駆体膜を酸化処理して、タンタルの酸窒化物からなる前記膜を形成する、請求項１０に記載の抵抗変化素子の製造方法。
14. 厚さ２ｎｍ以下の前記前駆体膜を形成する請求項１１〜１３のいずれかに記載の抵抗変化素子の製造方法。
15. 前記前駆体膜の形成と、形成した前記前駆体膜の酸化処理とを含む、前駆体膜形成−酸化処理サイクルを２回以上繰り返すことにより、前記多層膜を形成する、請求項１１〜１３のいずれかに記載の抵抗変化素子の製造方法。
16. 前記サイクル間で前記前駆体膜の酸化処理の程度を変化させて、酸化の程度が互いに異なる前記膜を含む前記多層膜を形成する、請求項１５に記載の抵抗変化素子の製造方法。
17. 前記前駆体膜の酸化処理を、酸素ガス、酸素プラズマおよびオゾンから選ばれる少なくとも１つを含む雰囲気下で行う、請求項１１〜１３のいずれかに記載の抵抗変化素子の製造方法。
18. 前記前駆体膜の酸化処理を、前記前駆体膜が形成された２以上の前記基板に対して、一括して行う、請求項１１〜１３のいずれかに記載の抵抗変化素子の製造方法。
19. 前記前駆体膜の形成と、前記形成した前駆体膜の酸化処理とを、異なる槽内において別個に実施する、請求項１１〜１３のいずれかに記載の抵抗変化素子の製造方法。

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