JP3919205B2 - 抵抗変化素子とその製造方法 - Google Patents

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Description

本発明は、電圧または電流の印加により抵抗値が変化する抵抗変化素子と、その製造方法とに関する。
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Dynamic Random Access Memory）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されている。このような抵抗変化型メモリ素子として、特表2002-512439号公報には、カルコゲン化合物（ＴｅＧｅＳｂ）を用いた素子が、米国特許第6204139号には、ペロブスカイト酸化物（Ｐｒ0.7Ｃａ0.3ＭｎＯ3：ＰＣＭＯ）を用いた素子が、特表2002-537627号公報には、ペロブスカイト酸化物を含む各種酸化物を用いた素子が、開示されている（例えば、段落番号［0025］）。
しかし、特表2002-512439号公報に開示されている素子は、上記カルコゲン化合物の結晶−アモルファス相変化に伴う抵抗変化を利用する素子（相変化型メモリ素子ともいい、カルコゲン化合物の相変化は、素子への熱の印加により制御される）であり、素子の微細化や応答速度に課題を有している。
米国特許第6204139号に開示されている素子は、その動作安定性や特性の再現性に課題を有している。また、当該素子を用いてメモリセルアレイを構築するためには、当該素子と、情報の記録時および読出時に素子を選択するための半導体素子（トランジスタ、ダイオードなど）とを組み合わせる必要があるが、ＰＣＭＯのようなペロブスカイト酸化物の結晶化には、通常、６５０℃〜８５０℃の高温が必要であり、半導体製造プロセスとの親和性が課題となる。特に、素子の微細化に伴うメモリの高集積化を図るためには、素子の製造プロセス温度を、上記温度範囲よりも低くすることが望まれる。
特表2002-537627号公報には、ペロブスカイト酸化物を含む各種酸化物を用いた素子が開示されている。
これらの先行例の他、本発明に関連する先行例としては、特開2002-280542号公報を挙げることができる。
本発明は、これら従来の素子とは異なる構成を有し、かつ、抵抗変化特性に優れる抵抗変化素子とその製造方法を提供することを目的とする。
本発明の抵抗変化素子は、電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、上部電極および下部電極と、双方の前記電極により狭持された抵抗変化層とを含む多層構造体が基板上に配置され、前記抵抗変化層は、スピネル構造を有し、前記下部電極における前記抵抗変化層側の表面が、酸化されている素子である。
本発明の抵抗変化素子では、前記下部電極における前記表面に、前記下部電極を構成する元素の酸化膜が形成されていることが好ましい。
本発明の抵抗変化素子では、前記下部電極が、Ｒｕ（ルテニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｔａ（タリウム）、Ｃｕ（銅）、Ｗ（タングステン）およびＮｉ（ニッケル）から選ばれる少なくとも１種の元素を含むことが好ましい。
本発明の抵抗変化素子では、前記抵抗変化層が、式ＭＭ’ 2Ｏ4により示される組成を有する酸化物を含むことが好ましい。ただし、前記ＭおよびＭ’は、Ｍｎ（マンガン）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｃｕ（銅）およびＺｎ（亜鉛）から選ばれる少なくとも１種の元素であり、前記ＭおよびＭ’は、互いに異なっていても、同一であってもよい。
本発明の抵抗変化素子では、前記Ｍ’が、Ｆｅであることが好ましい。
本発明の抵抗変化素子では、素子の構成を選択することにより、その抵抗変化率を４００％以上、あるいは、８５０％以上とすることができる。
本発明の抵抗変化素子に印加する前記所定の電圧または電流は、パルス状であることが好ましい。
本発明の抵抗変化素子の製造方法は、上記本発明の抵抗変化素子の製造方法であって、基板上に下部電極を形成し、前記形成した下部電極の表面を酸化処理し、前記処理した下部電極上に、スピネル構造を有する抵抗変化層および上部電極を順に形成する製造方法である。
本発明の製造方法では、前記下部電極、前記抵抗変化層および前記上部電極の形成を、前記基板の温度を４００℃以下として行うことが好ましい。
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付し、重複する説明を省略する場合がある。
本発明の抵抗変化素子について説明する。
図１に示す抵抗変化素子１は、基板１２と、下部電極２および上部電極４からなる一対の電極と、下部電極２および上部電極４により狭持された抵抗変化層３とを含んでいる。下部電極２、抵抗変化層３および上部電極４は、多層構造体（積層体）１１として、上記順に、基板１２上に配置されている。抵抗変化層３は、スピネル構造を有しており、下部電極２における抵抗変化層３側の表面は、酸化されている。
抵抗変化素子１には、電気抵抗値が異なる２以上の状態が存在し、素子１に所定の電圧または電流を印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。素子１に、電気抵抗値が異なる２つの状態（相対的に高抵抗の状態を状態Ａ、相対的に低抵抗の状態を状態Ｂとする）が存在する場合、所定の電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。
このような抵抗変化素子は、その抵抗変化特性に優れている。本発明の抵抗変化素子における抵抗変化率は、通常、４００％以上であり、下部電極２に用いる材料、抵抗変化層３が含む酸化物などを選択することなどにより、８５０％以上とすることができる。なお、抵抗変化率とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す最大電気抵抗値をＲMAX、最小電気抵抗値をＲMINとしたときに、式（ＲMAX−ＲMIN）／ＲMIN×１００（％）により求められる値である。
本発明の抵抗変化素子は、４００℃以下の製造プロセスにより製造でき、半導体製造プロセスとの親和性に優れる。このため、本発明の抵抗変化素子は、半導体素子との組み合わせによる様々なデバイス（例えば、抵抗変化型メモリ）への応用が容易であり、上記組み合わせにより、特性（例えば、抵抗変化特性）および生産性に優れる電子デバイスを得ることができる。また、ＰＣＭＯのようなペロブスカイト酸化物を用いた素子に比べて、より低い製造プロセス温度で製造が可能であるということは、素子の微細化、および、素子の微細化に伴う電子デバイスの高集積化、高特性化などの実現に有利となる。
抵抗変化層３の構成は、その結晶構造がスピネル構造である限り、特に限定されない。スピネル構造は、式ＭＭ’2Ｏ4により示される組成を有する酸化物に見られる構造であり、Ｍ’を中心とする酸素（Ｏ）の４面体と、Ｍを中心とする酸素の８面体とが周期的に配列した構造である。素子１では、上記ＭおよびＭ’が、Ｍｎ（マンガン）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｃｕ（銅）およびＺｎ（亜鉛）から選ばれる少なくとも１種の元素であることが好ましい。より抵抗変化率に優れる抵抗変化素子１とすることができる。上記ＭおよびＭ’は、互いに異なっていても、同一であってもよい。
特に、上記Ｍ’がＦｅであることが好ましい（即ち、抵抗変化層３が、式ＭＦｅ2Ｏ4により示される組成を有する酸化物を含み、Ｍが、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、ＣｕおよびＺｎから選ばれる少なくとも１種の元素であることが好ましい）。より抵抗変化率に優れる抵抗変化素子１とすることができるだけではなく、他の元素Ｍ’（Ｍｎ、Ｃｏ、Ｎｉ、ＣｕおよびＺｎ）よりも安価であり、環境に与える負荷が小さいという点でも優れている。
抵抗変化層３の厚さは、通常、１ｎｍ〜１０００ｎｍの範囲である。
下部電極２は、導電性を有し、その抵抗変化層３側の表面が酸化されていればよく、例えば、下部電極２における上記表面に、下部電極２を構成する元素の酸化膜（図１に示す被膜５）が形成されており、被膜５上に、抵抗変化層３が配置されていてもよい。下部電極２における被膜５部分と、被膜５以外の部分（下部電極本体２ａ）との境界は、必ずしも明瞭でなくてもよい。
下部電極２は、代表的には金属からなり、具体的には、Ｒｕ（ルテニウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｔａ（タリウム）、Ｃｕ（銅）、Ｗ（タングステン）およびＮｉ（ニッケル）から選ばれる少なくとも１種の元素を含むことが好ましい。下部電極２が、当該少なくとも１種の元素からなる場合、被膜５は、当該少なくとも１種の元素の酸化膜である。
下部電極２は、その表面に抵抗変化層３が結晶化成長可能である材料からなることが好ましい。この場合、安定した結晶構造を有する抵抗変化層３を下部電極２上へ形成でき、また、下部電極２上への抵抗変化層３の形成がより容易となることから、生産性に優れ、安定した抵抗変化特性を示す抵抗変化素子１とすることができる。
上部電極４は、基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）や、これらの合金（例えば、イリジウム−タンタル合金（Ｉｒ−Ｔａ））、酸化物（例えば、スズ添加インジウム酸化物（ＩＴＯ））、窒化物、フッ化物、炭化物、ホウ化物などからなればよい。
基板１２は、例えば、シリコン基板であればよく、この場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。基板１２における下部電極２に接する表面が酸化されていてもよい（基板１２の表面に酸化膜が形成されていてもよい）。
本発明の抵抗変化素子の構成は、下部電極２、抵抗変化層３および上部電極４を含む多層構造体１１が基板１２上に形成され、抵抗変化層３が下部電極２および上部電極４により狭持されている限り特に限定されない。例えば、図２に示すように、下部電極２と上部電極４との間に、中間電極６を狭持する一対の抵抗変化層３ａ、３ｂが配置されていてもよい。この場合、下部電極２と中間電極６との間、上部電極４と中間電極６との間、および／または、下部電極２と上部電極４との間に、所定の電圧または電流を印加することにより、電気抵抗値が異なる少なくとも３つの状態を取りうる（即ち、多値化が実現された）抵抗変化素子１とすることができる。なお、図２に示す素子１では、中間電極６における抵抗変化層３ａ側（上部電極２側）の表面が、酸化されている。
所定の電圧または電流は、下部電極２および上部電極４を介して、抵抗変化素子１に印加すればよい。所定の電圧または電流の印加により、素子１における上記状態が変化する（例えば、状態Ａから状態Ｂへ）が、変化後の状態（例えば、状態Ｂ）は、素子１に所定の電圧または電流が再び印加されるまで保持され、上記電圧または電流の印加により、再び変化する（例えば、状態Ｂから状態Ａへ）。ただし、素子１に印加される所定の電圧または電流は、素子１が状態Ａにあるときと、状態Ｂにあるときとの間で必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「所定の電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。
このように、抵抗変化素子１では、その電気抵抗値を、素子１に所定の電圧または電流を印加するまで保持できるため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、２以上のメモリ素子が配列したメモリアレイ）を構築できる。また、上記各状態に対してＯＮまたはＯＦＦを割り当てることにより、素子１をスイッチング素子へ応用することも可能である。
抵抗変化素子１に印加する電圧または電流は、パルス状であることが好ましい。この場合、素子１を用いてメモリなどの電子デバイスを構築する際に、電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒の範囲であればよい。
電子デバイスにおける消費電力をより低減させるためには、パルスの形状が三角波状であることが好ましい。素子１の応答をより高速にするためには、パルスの形状が矩形波であることが好ましく、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。消費電力の低減と、素子１の応答速度との両立を図るためには、パルスの形状が正弦波状であることが好ましい。正弦波状のパルスは、素子１の応答速度を、数百ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子１の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。
抵抗変化素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築した電子デバイスの小型化がより容易となる。上記状態Ａおよび状態Ｂの２つの状態が存在する抵抗変化素子１の場合、下部電極２と上部電極４との間に電位差を発生させる電位差印加機構を素子１に接続し、例えば、下部電極２の電位に対して上部電極４の電位が正となるようなバイアス電圧（正バイアス電圧）を素子１に印加することにより、素子１を状態Ａから状態Ｂへと変化させ、下部電極２の電位に対して上部電極４の電位が負となるようなバイアス電圧（負バイアス電圧）を素子１に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、素子１を状態Ｂから状態Ａへ変化させてもよい。
本発明の抵抗変化素子と、半導体素子の１種であるトランジスタ（ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ））とを組み合わせた、抵抗変化型メモリ（素子）の一例を図３に示す。
図３に示す抵抗変化型メモリ素子３１は、抵抗変化素子１とトランジスタ２１とを備えており、抵抗変化素子１は、トランジスタ２１およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されており、トランジスタ２１における残る１つの電極は接地されている。このようなメモリ素子３１では、トランジスタ２１をスイッチング素子として、抵抗変化素子１における上記状態の検出（即ち、素子１の電気抵抗値の検出）、および、素子１への所定の電圧または電流の印加が可能となる。例えば、素子１が、電気抵抗値が異なる２つの状態をとる場合、図３に示すメモリ素子３１を、１ビットの抵抗変化型メモリ素子とすることができる。
図４に、本発明の抵抗変化素子を備える抵抗変化型メモリ（素子）の具体的な構成の一例を示す。図４に示すメモリ素子３１では、シリコン基板（基板１２）にトランジスタ２１および抵抗変化素子１が形成されており、トランジスタ２１と抵抗変化素子１とが一体化されている。具体的には、基板１２にソース２４およびドレイン２５が形成されており、ソース２４上にソース電極２６が、ドレイン２５上にドレイン電極２７を兼ねる下部電極２が形成されている。基板１２におけるソース２４とドレイン２５との間には、その表面に、ゲート絶縁膜２２を介してゲート電極２３が形成されており、下部電極２上には、抵抗変化層３および上部電極４が順に配置されている。ゲート電極２３は、ワード線（図示せず）と電気的に接続され、上部電極４はビット線３２を兼ねている。基板１２上には、基板１２の表面、各電極および抵抗変化層３を覆うように層間絶縁層２８が配置されており、各電極間における電気的なリークの発生が防止されている。
トランジスタ２１は、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。
層間絶縁層２８は、ＳｉＯ2やＡｌ2Ｏ3などの絶縁材料からなればよく、２以上の種類の材料の積層体であってもよい。絶縁材料には、ＳｉＯ2やＡｌ2Ｏ3の他、レジスト材料を用いてもよい。レジスト材料を用いる場合、スピナーコーティングなどにより簡便に層間絶縁層２８を形成できるため、平坦でない表面上へ層間絶縁層２８を形成する場合においても、自らの表面が平坦な層間絶縁層２８の形成が容易となる。
図４に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることにより、抵抗変化型メモリを構築しているが、本発明の抵抗変化素子を備える抵抗変化型メモリの構成は特に限定されず、例えば、本発明の抵抗変化素子と、その他の種類のトランジスタやダイオードなど、任意の半導体素子とを組み合わせてもよい。
また、図４に示すメモリ素子３１は、トランジスタ２１の直上に抵抗変化素子１を配置した構成であるが、トランジスタ２１と抵抗変化素子１とを互いに離れた場所に配置し、下部電極２とドレイン電極２７とを引き出し電極により電気的に接続してもよい。メモリ素子３１の製造プロセスを容易にするためには、抵抗変化素子１とトランジスタ２１とを互いに離して配置することが好ましいが、図４に示すように、トランジスタ２１の直上に抵抗変化素子１を配置する場合、メモリ素子３１の占有面積が小さくなるため、より高密度な抵抗変化型メモリアレイを実現できる。
メモリ素子３１への情報の記録は、抵抗変化素子１への所定の電圧または電流の印加により行えばよく、素子１に記録した情報の読出は、例えば、素子１へ印加する電圧または電流の大きさを記録時とは変化させることにより行えばよい。情報の記録および読出方法として、パルス状の電圧を素子１に印加する方法の一例について、図５を用いて説明する。
図５に示す例では、抵抗変化素子１は、ある閾値（Ｖ0）以上の大きさを有する正バイアス電圧の印加により、相対的に電気抵抗が大きい状態（状態Ａ）から、相対的に電気抵抗が小さい状態（状態Ｂ）へ変化し、ある閾値（Ｖ0’）以上の大きさを有する負バイアス電圧の印加により、相対的に電気抵抗が小さい状態（状態Ｂ）から、相対的に電気抵抗が大きい状態（状態Ａ）へ変化する抵抗変化特性を有している。なお、正バイアス電圧は、下部電極２の電位に対する上部電極４の電位が正となる電圧のことであり、負バイアス電圧は、下部電極２の電位に対する上部電極４の電位が負となる電圧のことであるとする。各バイアス電圧の大きさは、下部電極２と上部電極４との間の電位差の大きさに相当する。
抵抗変化素子１の初期状態が、状態Ａであるとする。下部電極２と上部電極４との間にパルス状の正バイアス電圧ＶS（｜ＶS｜≧Ｖ0）を印加すると、素子１は状態Ａから状態Ｂへと変化する（図５に示すＳＥＴ）。このとき印加する正バイアス電圧をＳＥＴ電圧とする。
ここで、ＳＥＴ電圧よりも小さく、大きさがＶ0未満の正バイアス電圧を素子１に印加すれば、素子１が有する電気抵抗値を、素子１の電流出力として検出できる（図５に示すＲＥＡＤ１およびＯＵＴＰＵＴ１）。電気抵抗値の検出は、素子１に、大きさがＶ0’未満の負バイアス電圧を印加することによっても行うことができ、これら、素子１の電気抵抗値を検出するために印加する電圧をＲＥＡＤ電圧（ＶRE）とする。ＲＥＡＤ電圧は、図５に示すようにパルス状であってもよく、この場合、パルス状のＳＥＴ電圧とした時と同様に、メモリ素子３１における消費電力の低減やスイッチング効率の向上を図ることができる。ＲＥＡＤ電圧の印加では、素子１の状態（状態Ｂ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。
次に、下部電極２と上部電極４との間にパルス状の負バイアス電圧ＶRS（｜ＶRS｜≧Ｖ0’）を印加すると、素子１は状態Ｂから状態Ａへと変化する（図５に示すＲＥＳＥＴ）。このとき印加する負バイアス電圧をＲＥＳＥＴ電圧とする。
ここで、素子１にＲＥＡＤ電圧を印加すれば、素子１が有する電気抵抗値を、素子１の電流出力として検出できる（図５に示すＲＥＡＤ２およびＯＵＴＰＵＴ２）。この場合も、ＲＥＡＤ電圧の印加では、素子１の状態（状態Ａ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。
このように、パルス状の電圧の印加により、メモリ素子３１への情報の記録および読出を行うことができ、読出によって得られる素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図５におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の小さい状態（図５におけるＯＵＴＰＵＴ２）を「０」とすれば、メモリ素子３１を、ＳＥＴ電圧により情報「１」を記録し、ＲＥＳＥＴ電圧により情報「０」を記録する（情報「１」を消去する）メモリ素子とすることができる。
図４に示すメモリ素子３１において、抵抗変化素子１にパルス状の電圧を印加するためには、ワード線によりトランジスタ２１をＯＮ状態とし、ビット線３２を介して電圧を印加すればよい。
ＲＥＡＤ電圧の大きさは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の大きさに対して、通常、１／４〜１／１０００程度が好ましい。ＳＥＴ電圧およびＲＥＳＥＴ電圧の具体的な値は、抵抗変化素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖの範囲であり、１Ｖ〜１２Ｖの範囲が好ましい。
素子１の電気抵抗値の検出は、検出する素子とは別に参照素子を準備し、参照素子に対しても同様にＲＥＡＤ電圧を印加し、得られた参照抵抗値（例えば、参照出力電流値）と、検出する素子の抵抗値（例えば、出力電流値）との差分の検出により行うことが好ましい。図６に示す方法では、メモリ素子３１からの出力４２を負帰還増幅回路４４ａにより増幅した出力４５と、参照素子４１からの出力４３を負帰還増幅回路４４ｂにより増幅した出力４６とを差動増幅回路４７に入力し、差動増幅回路４７から得られた出力信号４８を検出している。
図７に示すように、２以上のメモリ素子３１をマトリクス状に配列した場合、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）３４を構築できる。メモリアレイ３４では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）と、２以上のワード線３３から選ばれる１つのワード線（Ｗn）とを選択することにより、座標（Ｂn、Ｗn）に位置するメモリ素子３１ａへの情報の記録およびメモリ素子３１ａからの情報の読出が可能となる。
図７に示すように、２以上のメモリ素子３１をマトリクス状に配列する場合、少なくとも１つのメモリ素子３１を参照素子とすればよい。
図８に示すように、パストランジスタ３５を用い、２以上の抵抗変化素子１をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）３６を構築できる。メモリ３６では、ビット線３２は素子１の下部電極２に、ワード線３３は素子１の上部電極４に、それぞれ接続されている。メモリ３６では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）に接続されたパストランジスタ３５ａと、２以上のワード線３３から選ばれる１つのワード線（Ｗn）に接続されたパストランジスタ３５ｂとを選択的にＯＮ状態とすることにより、座標（Ｂn、Ｗn）に位置する抵抗変化素子１ａへの情報の記録、および、抵抗変化素子１ａからの情報の読出が可能となる（情報を読み出すためには、例えば、素子１ａの電気抵抗値に対応する電圧である、図８に示す電圧Ｖを測定すればよい）。なお、図８に示す例では、メモリ３６に参照素子群３７が配置されており、参照素子群３７に接続されたビット線（Ｂ0）に対応するパストランジスタ３５ｃを選択的にＯＮ状態とし、図８に示す電圧ＶREFを測定することにより、素子１ａの出力と、参照素子群３７の出力との差分を検出できる。
本発明の抵抗変化素子の製造方法の一例を、本発明の抵抗変化素子が組み込まれたメモリ素子の製造方法の一例として、図９Ａ〜図９Ｈに示す。
最初に、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２を準備する（図９Ａ）。基板１２には、ソース２４、ドレイン２５、ゲート絶縁膜２２およびゲート電極２３が形成されている。基板１２上には、基板１２の表面、ゲート絶縁膜２３およびゲート電極２３全体を被覆するように、ＳｉＯ2などの絶縁材料からなる絶縁酸化膜５１が配置されている。
次に、絶縁酸化膜５１に、トランジスタ２１におけるソース２４およびドレイン２５へ通じるコンタクトホール５２ａ、５２ｂを形成し（図９Ｂ）、コンタクトホール５２ａ、５２ｂに導電体を堆積させて、ソース電極２６と、ドレイン電極２７を兼ねる下部電極２とを形成する（図９Ｃ）。ソース電極２６および下部電極２を形成する際には、堆積させた導電体の表面を平坦化処理し、図９Ｃに示すような埋め込み電極とすることが好ましい。
次に、形成した下部電極２における露出面（基板１２側とは反対側の表面）を、下部電極２全体が酸化しないように、酸化処理する（図９Ｄ）。図９Ｄに示す例では、下部電極２における基板１２側とは反対側の表面に、被膜５（酸化膜）を形成している。
即ち、下部電極２が金属から構成される場合、その表面は、被膜５として金属酸化物からなり、下部電極２における当該表面以外の部分（下部電極本体２ａ）は金属からなる。換言すれば、下部電極２は、金属からなる下部電極本体２ａと金属酸化物からなる被膜５とからなり、被膜５は、下部電極２の表面に形成されている。さらに、以降の図９Ｈなどに示すように、被膜５は、下部電極本体２ａと抵抗変化層３とによって狭持される。これは、図９Ｄに示す例に限られず、例えば、以降の図１０Ｄおよび図１１Ｅに示す例においても同様である。
次に、下部電極２を含む全体にスピネル構造を有する酸化物５３を堆積させた（図９Ｅ）後、酸化物５３をメサ型などの所定の形状へ微細加工して、抵抗変化層３を形成する（図９Ｆ）。図９Ｆに示す例では、微細加工にフォトリソグラフィー法を用いているため、形成した抵抗変化層３上にレジスト５５が残留している。次に、抵抗変化層３上にレジスト５５を残留させたまま、絶縁酸化膜５１、ソース電極２６、下部電極２および抵抗変化層３の全体（露出している部分全体）に、絶縁層５４を堆積する。次に、レジスト５５をリフトオフにより除去し（図９Ｇ）、除去した部分に上部電極４を形成して、本発明の抵抗変化素子１が組み込まれたメモリ素子３１が形成される（図９Ｈ）。
本発明の抵抗変化素子の製造方法の別の一例を、図９Ａ〜図９Ｈに示す例と同様に、メモリ素子の製造方法の一例として、図１０Ａ〜図１０Ｈに示す。
最初に、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２を準備する（図１０Ａ）。図１０Ａに示す基板１２は、図９Ａに示す基板１２と同様である。
次に、絶縁酸化膜５１に、トランジスタ２１におけるソース２４およびドレイン２５へ通じるコンタクトホール５２ａ、５２ｂを形成し（図１０Ｂ）、コンタクトホール５２ａ、５２ｂに導電体を堆積させて、ソース電極２６と、ドレイン電極２７を兼ねる下部電極２とを形成する（図１０Ｃ）。
次に、形成した下部電極２における露出面（基板１２側とは反対側の表面）を、下部電極２全体が酸化しないように、酸化処理する（図１０Ｄ）。図１０Ｄに示す例では、下部電極２における基板１２側とは反対側の表面に、被膜５（酸化膜）を形成している。
次に、下部電極２、ソース電極２６および絶縁酸化膜５１の全体（露出している部分全体）に、絶縁層５４を堆積し（図１０Ｅ）、絶縁層５４における抵抗変化層３を配置する部分にコンタクトホール５２ｃを形成する（図１０Ｆ）。次に、コンタクトホール５２ｃにスピネル構造を有する酸化物５３を堆積させ、表面を平坦化処理して、抵抗変化層３を形成する（図１０Ｇ）。最後に、抵抗変化層３上に上部電極４を形成し、本発明の抵抗変化素子１が組み込まれたメモリ素子３１が形成される（図１０Ｈ）。
本発明の抵抗変化素子の製造方法のまた別の一例を、図９Ａ〜図９Ｈに示す例と同様に、メモリ素子の製造方法の一例として、図１１Ａ〜図１１Ｊに示す。
最初に、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２を準備する（図１１Ａ）。図１１Ａに示す基板１２は、図９Ａに示す基板１２と同様である。
次に、絶縁酸化膜５１に、トランジスタ２１におけるソース２４およびドレイン２５へ通じるコンタクトホール５２ａ、５２ｂを形成し（図１１Ｂ）、コンタクトホール５２ａ、５２ｂに導電体を堆積させて、ソース電極２６と、ドレイン電極２７とを形成する（図１１Ｃ）。
次に、ソース電極２６およびドレイン電極２７上に、各電極と電気的な接続が確保されるように、それぞれ引き出し電極５６および下部電極２を形成し（図１１Ｄ）、形成した下部電極２における基板１２側とは反対側の表面を、下部電極２全体が酸化しないように、酸化処理する（図１１Ｅ）。図１１Ｅに示す例では、下部電極２における基板１２側とは反対側の表面に、被膜５（酸化膜）を形成している。
次に、下部電極２を含む全体に、スピネル構造を有する酸化物５３を堆積させた（図１１Ｆ）後、酸化物５３をメサ型などの所定の形状へ微細加工して、抵抗変化層３を形成する（図１１Ｇ）。
次に、絶縁酸化膜５１、引き出し電極５６、下部電極２および抵抗変化層３の全体（露出している部分全体）に、絶縁層５４を堆積した（図１１Ｈ）後に、絶縁層５４における上部電極４を配置する部分にコンタクトホール５２ｄを形成する（図１１Ｉ）。最後に、形成したコンタクトホール５２ｄに導電体を堆積させて、上部電極４を形成し（図１１Ｊ）、本発明の抵抗変化素子１が組み込まれたメモリ素子３１が形成される。
図９Ａ〜図１１Ｊに示す各工程は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより実現できる。各層の形成には、例えば、パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）、イオンプレーティング法などを適用することができる。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。層間絶縁層や、コンタクトホールに堆積させた導電体の表面の平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチングなどを用いればよい。
下部電極２の表面の酸化は、例えば、形成した下部電極２を、酸素（Ｏ）の分子、イオン、プラズマあるいはラジカルなどを含む雰囲気下に置き、下部電極２を構成する元素と酸素とを反応させて行えばよい。その際、下部電極２の温度や下部電極２を当該雰囲気下に置く時間などを制御することにより、下部電極２表面の酸化の状態を制御できる。具体的には、例えば、Ａｒ雰囲気下あるいはＯ2を含むＡｒ雰囲気下において、Ａｌからなる下部電極２の成膜をスパッタリング法により行い、続けて、Ｏ2雰囲気下あるいは不活性ガスを含むＯ2雰囲気下において、ＡｌとＯとを反応させることにより、表面が酸化処理されたＡｌ層（Ａｌ−ＡｌＯx層）からなる下部電極２を形成できる。なお、酸素のプラズマやラジカルなどは、ＥＣＲ放電、グロー放電、ＲＦ放電、ヘリコンあるいはＩＣＰなどの一般的な手段により発生させることができる。
本発明の抵抗変化素子を備える電子デバイスも、同様の方法により実現できる。
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
実施例１〜４では、図１に示すような抵抗変化素子１を作製し、その抵抗変化特性を評価した。
（実施例１）
実施例１では、スピネル構造を有する抵抗変化層３として、ＭＦｅ2Ｏ4（Ｍ＝Ｆｅ：以下、ＦＦＯ）層を用いた。
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を用い、当該Ｓｉ基板上に、長方形（幅０．５ｍｍ、長さ１０ｍｍ）の開口部を有するメタルマスクＡを配置した後に、下部電極２としてＡｌ層（厚さ４００ｎｍ）を積層した。メタルマスクＡを取り除いたところ、積層したＡｌ層のサイズは、上記開口部に対応して０．５ｍｍ×１０ｍｍであった。Ａｌ層の積層は、マグネトロンスパッタ法により、圧力０．７Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を０〜４００℃の範囲（主に２７℃）とし、印加する電力を１００Ｗとして行った。
次に、Ｓｉ基板とＡｌ層との積層体を、大気に晒すことなく、Ａｌ層の積層を行った真空装置から別の真空装置へ搬送し、圧力２５ｋＰａの酸素雰囲気下において１分間暴露して、Ａｌ層におけるＳｉ基板側とは反対側の表面を酸化処理した。酸化処理したＡｌ層の表面を、オージェ電子分光法により深さ方向に分析したところ、酸化されていない部分との境界は不明瞭ながらも、上記表面にＡｌの酸化膜が形成されていることが確認できた。
オージェ電子分光法は、試料表面への電子線の照射により得られたオージェ電子のスペクトルを解析する手法であり、当該スペクトルにおけるピークエネルギーおよびピーク強度から、リチウムからウランに至るまでの元素の種類とその量とを評価できる。また、オージェ電子分光法は、表面近傍の数原子層に存在する電子の励起に基づく手法であるため、表面の組成分析法として優れている。本実施例における上記深さ方向の分析は、酸化処理したＡｌ層の表面をスパッタリング法により基板１２の方向へ削り取りながら、オージェ電子分光法による組成分析を併用して行った。上記酸化処理したＡｌ層では、表面を削り取る量が増加する（即ち、表面からより深い位置になる）に従い、酸素の存在に対応するシグナルの強度が減少した。
なお、オージェ電子分光法以外にも、２次イオン質量分析法、ラザフォード後方散乱法などによっても、Ａｌの酸化膜が形成されていることが確認できる。
次に、上記積層体を、大気に晒すことなく元の真空装置へ再び搬送し、表面を酸化処理したＡｌ層（Ａｌ−ＡｌＯx層）上に、正方形（１ｍｍ×１ｍｍ）の開口部を有するメタルマスクＢを配置し、抵抗変化層３としてＦＦＯ層（厚さ２００ｎｍ）を積層した。抵抗変化層３は、下部電極２における酸化膜と接するように形成されることになる。メタルマスクＢを取り除いたところ、積層したＦＦＯ層のサイズは、上記開口部に対応して１ｍｍ×１ｍｍであった。メタルマスクＢを配置する際には、その開口部の中心（矩形状の開口部において、対向する頂点間を結ぶ２本の直線の交点を中心とする）と、メタルマスクＢを配置するＡｌ−ＡｌＯx層の中心とが一致するようにした。積層後、ＦＦＯ層の結晶構造をＸ線回折測定により確認したところ、ＦＦＯ層はスピネル構造を有する多結晶体であった。
ＦＦＯ層の積層は、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を２５０〜４００℃の範囲（主に２５０℃）とし、印加する電力を５０Ｗとして行った。
次に、積層したＦＦＯ層上に、メタルマスクＡを、その開口部の中心とＦＦＯ層の中心とが一致し、かつ、その開口部の長軸方向が、下部電極２であるＡｌ−ＡｌＯx層の長軸方向と直交するように配置し、上部電極４としてＰｔ層（厚さ３００ｎｍ）を積層した。メタルマスクＡを取り除いたところ、積層したＰｔ層のサイズは、上記開口部に対応して０．５ｍｍ×１０ｍｍであった。このようにして、下部電極２の長軸方向と上部電極４の長軸方向とが直交した、ＦＦＯ層の接合面積が０．５ｍｍ×０．５ｍｍの抵抗変化素子（サンプル１−１）を作製した。Ｐｔ層の積層は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を０〜４００℃の範囲（主に２７℃）とし、印加する電力を１００Ｗとして行った。
サンプル１−１の作製とは別に、下部電極２として、Ａｌ層の代わりにＴｉ層、Ｒｕ層、Ｔａ層、Ｃｕ層、Ｗ層、Ｎｉ層、および、Ｔｉ−Ａｌ合金層（合金比６：４）をそれぞれ積層し、酸化処理したサンプル（サンプル１−２〜１−８）と、サンプル１−１〜１−６において、酸化処理工程を省略したサンプル（参考例サンプル１−Ａ〜１−Ｆ）とを作製した。また、下部電極２として、Ａｕ層を積層したサンプル（酸化処理工程を省略：参考例サンプル１−Ｇ）を別に作製した。酸化処理工程を省略した参考例サンプルでは、下部電極２における抵抗変化層３に接する表面に、酸化膜が形成されていない。各サンプルの作製は、基本的に、サンプル１−１と同様に行った。各サンプルにおけるＦＦＯ層の結晶構造をＸ線回折測定により確認したところ、全てのＦＦＯ層は、スピネル構造を有する多結晶体であった。
また、これらのサンプルの作製とは別に、下部電極２として、Ｐｔ層（酸化処理工程を省略）、および、ＳｒＲｕＯ3層を積層したサンプル（比較例Ａ１、Ａ２）を作製した。比較例サンプルＡ２では、下部電極２の全体が酸化物から形成されている。各比較例サンプルの作製は、基本的に、サンプル１−１と同様に行ったが、ＳｒＲｕＯ3層の積層には６５０℃以上の基板温度が必要であるため、サンプルＡ２では、ＳｒＲｕＯ3層の積層を、Ｓｉ基板の温度を６５０℃とし、酸素−アルゴン混合ガス雰囲気下（圧力３Ｐａ、酸素分圧２０％）において、印加する電力を１００Ｗとして行った。
このようにして作製した各サンプルに対し、図５に示すようなパルス状の電圧を印加して、その抵抗変化率を評価した。抵抗変化率の評価は以下のように行った。
各サンプルにおける上部電極と下部電極との間に、パルスジェネレータを用いて、図５に示すＳＥＴ電圧として５Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−５Ｖ（負バイアス電圧、大きさ５Ｖ）、ＲＥＡＤ電圧として０．１Ｖ（正バイアス電圧）をランダムに印加した（各電圧のパルス幅は２５０ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値から素子の電気抵抗値を算出し、算出した電気抵抗値の最大値をＲMax、最小値をＲMinとして、（ＲMax−ＲMin）／ＲMin×１００（％）で示す式より、素子の抵抗変化率を求めた。
評価結果を、以下の表１に示す。
Figure 0003919205
表１に示すように、比較例サンプルＡ１、Ａ２に比べて、参考例サンプル１−Ａ〜１−Ｇおよび実施例サンプル１−１〜１−８の各サンプルでは、大きな抵抗変化率が得られた。特に、酸化処理工程を行った実施例サンプルでは、８６０％以上の大きな抵抗変化率が得られた。また、比較例サンプルでは、１０2回程度のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加により、素子の抵抗変化が発現しなくなったのに対して、実施例サンプルでは、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、得られる抵抗変化率は、ほとんど変化しなかった。
このように、ＦＦＯ層を抵抗変化層３とする抵抗変化素子は、４００℃以下の基板温度で作製できるため、例えば、システムＬＳＩなどの半導体素子への混載を行う場合にも、Ａｌ配線を用いたり、有機物系の層間絶縁体を用いたりすることが可能となる。また、６５０℃以上もの高温の製造プロセスが不要であるため、より低コストでの生産が可能であり、生産性に優れる抵抗変化素子とすることができる。
実施例サンプルについて、素子を作製する際に、メタルマスクＡおよびＢの開口部面積を変化させたり、フォトリソグラフィー微細化手法を併用することにより、ＦＦＯ層の接合面積を０．０１μｍ2〜１０ｍｍ2の範囲で変化させたが、得られる抵抗変化率は、ほとんど変化しなかった。
次に、サンプル１−１と同様のＳｉ基板上に、下部電極としてＡｌ層を積層し、積層したＡｌ層上に、特表2002-537627号公報に記載されている酸化物である、Ｃｒドープ（Ｂａ，Ｓｒ）ＴｉＯ3層（ＢＳＴＯ層）を積層した。Ａｌ層の積層は、サンプル１−１と同様に行い、ＢＳＴＯ層の積層は、特表2002-537627号公報の記載に従った。積層したＢＳＴＯ層の結晶構造をＸ線回折法により評価したところ、ペロブスカイト構造を有する結晶相はＢＳＴＯ層に存在しなかった。次に、ＢＳＴＯ層上に、上部電極としてＰｔ層を積層し、形成した素子の抵抗変化特性を上述した方法により評価したが、素子は、全く抵抗変化特性を発現しなかった。
ＢＳＴＯ層の代わりに、ＢＳＴＯ層と同様に特表2002-537627号公報に記載されている酸化物である、ＣｒドープＳｒＺｒＯ3層（ＳＺＯ層）を積層した場合においても、ＢＳＴＯ層を積層した場合と同様の結果が得られた。
また、下部電極２として、Ａｌ層の代わりに、Ａｕ層、Ｒｕ層、Ｔｉ層、Ａｌ層、Ｔａ層、Ｃｕ層またはＷ層を用いた場合においても、あるいは、これら下部電極２の各層に対して、サンプル１−１と同様の酸化処理を行った場合においても、下部電極２としてＡｌ層を用いた場合と同様の結果が得られた。
特表2002-537627号公報に記載されているような、ペロブスカイト構造を有するＢＳＴＯ層あるいはＳＺＯ層を形成するためには（即ち、ＢＳＴＯ層あるいはＳＺＯ層を抵抗変化層とする抵抗変化素子を形成するためには）、下部電極として、特表2002-537627号公報に開示されている、ペロブスカイト構造を有するＳｒＲｕＯ3層、あるいは、Ｐｔ層が必要であると考えられる。
（実施例２）
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を用い、当該Ｓｉ基板上に、サンプル１−１と同様に、Ａｌ層（厚さ４００ｎｍ）を積層し、かつ、そのＳｉ基板側とは反対側の表面を酸化処理した。
次に、表面を酸化処理したＡｌ層（Ａｌ−ＡｌＯx層）上に、サンプル１−１と同様に、スピネル構造を有する抵抗変化層３として、ＭＦｅ2Ｏ4（Ｍ＝Ｍｎ0.54Ｚｎ0.37Ｆｅ0.01：以下、ＭＺＦＦＯ）層（厚さ２００ｎｍ）を積層した。ＭＺＦＦＯ層の積層は、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を２５０〜４００℃の範囲（主に３００℃）とし、印加する電力を４０Ｗとして行った。積層後、ＭＺＦＦＯ層の結晶構造をＸ線回折測定により確認したところ、ＭＺＦＦＯ層はスピネル構造を有する多結晶体であった。また、ＭＺＦＦＯ層の組成は、エネルギー分散型Ｘ線マイクロアナライザー（ＥＤＸ）により同定した。なお、上記組成は、原子分率に基づいている。
次に、積層したＭＺＦＦＯ層上に、サンプル１−１と同様にして、上部電極４としてＡｕ層（厚さ３００ｎｍ）を積層した。このようにして、下部電極２の長軸方向と上部電極４の長軸方向とが直交した、ＭＺＦＦＯ層の接合面積が０．５ｍｍ×０．５ｍｍの抵抗変化素子（サンプル２−１）を作製した。Ａｕ層の積層は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を０〜４００℃の範囲（主に２７℃）とし、印加する電力を１００Ｗとして行った。
サンプル２−１の作製とは別に、抵抗変化層３として、ＭＺＦＦＯ層の代わりに、以下の表２に示す組成を有する層をそれぞれ積層したサンプル（サンプル２−２〜２−４）と、サンプル２−１〜２−４において、Ａｌ層の酸化処理工程を省略したサンプル（参考例サンプル２−Ａ〜２−Ｄ）とを作製した。各サンプルの作製は、基本的に、サンプル２−１と同様に行った。各サンプルにおける抵抗変化層の結晶構造をＸ線回折測定により確認したところ、全ての抵抗変化層は、スピネル構造を有する多結晶体であった。
このようにして作製した各サンプルに対し、実施例１と同様にして、その抵抗変化率を評価した。評価結果を以下の表２に示す。
Figure 0003919205
表２に示すように、全てのサンプルにおいて、７００％以上の大きな抵抗変化率が得られ、特に実施例サンプルの抵抗変化率（８５０％以上）が、参考例サンプルの抵抗変化率（７００％以上）よりも大きい傾向にあった。また、各実施例サンプルとも、４００℃以下の基板温度で作製できた。
（実施例３）
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を用い、当該Ｓｉ基板上に、サンプル１−１と同様にＴｉ層（厚さ４００ｎｍ）を積層し、かつ、そのＳｉ基板側とは反対側の表面を酸化処理した。
次に、表面を酸化処理したＴｉ層（Ｔｉ−ＴｉＯx層）上に、サンプル２−１と同様に、スピネル構造を有する抵抗変化層３として、ＭＺＦＦＯ層（厚さ２００ｎｍ）を積層した。積層後、ＭＺＦＦＯ層の結晶構造をＸ線回折測定により確認したところ、ＭＺＦＦＯ層はスピネル構造を有する多結晶体であった。
次に、積層したＭＺＦＦＯ層上に、サンプル１−１と同様にして、上部電極４としてＰｔ層（厚さ３００ｎｍ）を積層した。このようにして、下部電極２の長軸方向と上部電極４の長軸方向とが直交した、ＭＺＦＦＯ層の接合面積が０．５ｍｍ×０．５ｍｍの抵抗変化素子（サンプル３−１）を作製した。
サンプル３−１の作製とは別に、下部電極２として、Ｔｉ層の代わりにＲｕ層、Ａｌ層、Ｔａ層、Ｃｕ層、Ｗ層およびＮｉ層をそれぞれ積層し、酸化処理したサンプル（サンプル３−２〜３−７）と、サンプル３−１〜３−２、および、３−４〜３−６において、酸化処理工程を省略したサンプル（参考例サンプル１−Ａ〜１−Ｅ）とを作製した。また、下部電極２として、Ａｕ層を積層したサンプル（酸化処理工程を省略：参考例サンプル３−Ｆ）を別に作製した。酸化処理工程を省略した参考例サンプルでは、下部電極２における抵抗変化層３に接する表面に、酸化膜が形成されていない。各サンプルの作製は、基本的に、サンプル３−１と同様に行った。各サンプルにおけるＭＺＦＦＯ層の結晶構造をＸ線回折測定により確認したところ、全てのＭＺＦＦＯ層は、スピネル構造を有する多結晶体であった。
また、これらのサンプルの作製とは別に、下部電極２として、Ｐｔ層（酸化処理工程を省略）、および、ＳｒＲｕＯ3層を積層したサンプル（比較例Ｂ１、Ｂ２）を作製した。各層の積層は、サンプルＡ１およびＡ２と同様に行った。
このようにして作製した各サンプルに対し、実施例１と同様にして、その抵抗変化率を評価した。評価結果を以下の表３に示す。
Figure 0003919205
表３に示すように、比較例サンプルＢ１、Ｂ２に比べて、参考例サンプル３−Ａ〜３−Ｆおよび実施例サンプル３−１〜３−７の各サンプルでは、大きな抵抗変化率が得られた。特に、酸化処理工程を行った実施例サンプルでは、８５０％以上、下部電極２の構成によっては、１０００％以上、あるいは、１５００％以上の大きな抵抗変化率が得られた。また、比較例サンプルでは、１０2回程度のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加により、素子の抵抗変化が発現しなくなったのに対して、実施例サンプルでは、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、得られる抵抗変化率は、ほとんど変化しなかった。また、各実施例サンプルとも、４００℃以下の基板温度で作製できた。
（参考例１）
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を用い、当該Ｓｉ基板上に、サンプル１−１と同様に、Ａｌ層（厚さ４００ｎｍ）を積層した。
次に、Ａｌ層の酸化処理を行うことなく、積層したＡｌ層上に、スピネル構造を有する抵抗変化層３としてＣｏＦｅ2Ｏ4（以下、ＣＦＯ）層（厚さ２００ｎｍ）を積層した。ＣＦＯ層の積層は、マグネトロンスパッタリング法により、圧力０．６Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を２５０〜４００℃の範囲（主に３５０℃）とし、印加する電力を１００Ｗとして行った。積層後、ＣＦＯ層の結晶構造をＸ線回折測定により確認したところ、ＣＦＯ層はスピネル構造を有する多結晶体であった。
次に、積層したＣＦＯ層上に、サンプル１−１と同様にして、上部電極４としてＡｇ層（厚さ３００ｎｍ）を積層した。このようにして、下部電極２の長軸方向と上部電極４の長軸方向とが直交した、ＣＦＯ層の接合面積が０．５ｍｍ×０．５ｍｍの抵抗変化素子を作製した。Ａｇ層の積層は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を０〜４００℃の範囲（主に２７℃）とし、印加する電力を１００Ｗとして行った。
このようにして作製した素子に対し、実施例１と同様にして、その抵抗変化率を評価したところ、１８０％の抵抗変化率が得られた。
次に、ＣＦＯ層の代わりに、上述したＭＺＦＦＯ層を積層して、抵抗変化素子を同様に作製した。作製した素子に対し、実施例１と同様にして、その抵抗変化率を評価したところ、２５０％の抵抗変化率が得られた。
以上説明したように、本発明の抵抗変化素子は抵抗変化特性に優れている。また、本発明の抵抗変化素子は、４００℃以下の製造プロセスにより製造可能であるため、製造時における半導体製造プロセスの応用が容易であり、例えば、半導体素子と組み合わせることにより、様々な電子デバイスへの応用を図ることができる。また、本発明の抵抗変化素子は、情報を電気抵抗値として不揮発に保持でき、従来の電荷蓄積型メモリ素子に比べて素子の微細化も容易である。本発明の抵抗変化素子を用いた電子デバイスとしては、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。
本発明の抵抗変化素子の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備える抵抗変化型メモリの一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリの一例を模式的に示す断面図である。 本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の記録および読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の別の一例を示す模式図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

Claims (10)

  1. 電気抵抗値が異なる２以上の状態が存在し、
    所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
    上部電極および下部電極と、双方の前記電極により狭持された抵抗変化層とを含む多層構造体が基板上に配置され、
    前記抵抗変化層は、スピネル構造を有し、
    前記下部電極における前記抵抗変化層側の表面が、酸化されている抵抗変化素子。
  2. 前記下部電極における前記表面に、前記下部電極を構成する元素の酸化膜が形成されている請求項１に記載の抵抗変化素子。
  3. 前記下部電極が、Ｒｕ、Ｔｉ、Ａｌ、Ｔａ、Ｃｕ、ＷおよびＮｉから選ばれる少なくとも１種の元素を含む請求項１に記載の抵抗変化素子。
  4. 前記抵抗変化層が、式ＭＭ’ 2Ｏ4により示される組成を有する酸化物を含む請求項１に記載の抵抗変化素子。
    ただし、前記ＭおよびＭ’は、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、ＣｕおよびＺｎから選ばれる少なくとも１種の元素であり、互いに異なっていても、同一であってもよい。
  5. 前記Ｍ’が、Ｆｅである請求項４に記載の抵抗変化素子。
  6. 抵抗変化率が、４００％以上である請求項１に記載の抵抗変化素子。
  7. 抵抗変化率が、８５０％以上である請求項１に記載の抵抗変化素子。
  8. 前記所定の電圧または電流が、パルス状である請求項１に記載の抵抗変化素子。
  9. 請求項１に記載の抵抗変化素子の製造方法であって、
    基板上に下部電極を形成し、
    前記形成した下部電極の表面を酸化処理し、
    前記処理した下部電極上に、スピネル構造を有する抵抗変化層、および、上部電極を順に形成する抵抗変化素子の製造方法。
  10. 前記下部電極、前記抵抗変化層および前記上部電極の形成を、前記基板の温度を４００℃以下として行う請求項９に記載の抵抗変化素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324608B2 (en) 2009-10-27 2012-12-04 Canon Anelva Corporation Nonvolatile storage element and manufacturing method thereof

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1153434A1 (en) * 1999-02-17 2001-11-14 International Business Machines Corporation Microelectronic device for storing information and method thereof
JP4854233B2 (ja) * 2005-08-15 2012-01-18 独立行政法人産業技術総合研究所 スイッチング素子
US7733684B2 (en) * 2005-12-13 2010-06-08 Kabushiki Kaisha Toshiba Data read/write device
JP5049491B2 (ja) * 2005-12-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
JP2007258533A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法
JP4699932B2 (ja) * 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
KR101239962B1 (ko) * 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
WO2008038365A1 (en) * 2006-09-28 2008-04-03 Fujitsu Limited Variable-resistance element
US20080078983A1 (en) * 2006-09-28 2008-04-03 Wolfgang Raberg Layer structures comprising chalcogenide materials
KR101206036B1 (ko) * 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
KR100846502B1 (ko) * 2006-11-21 2008-07-17 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
CN101501851B (zh) 2006-12-28 2010-11-17 松下电器产业株式会社 电阻变化型元件和电阻变化型存储装置
JPWO2008081742A1 (ja) * 2006-12-28 2010-04-30 パナソニック株式会社 抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法
JP5539610B2 (ja) * 2007-03-02 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリのプログラム方法と読み出し方法
JP5056847B2 (ja) * 2007-03-09 2012-10-24 富士通株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP5526776B2 (ja) * 2007-04-17 2014-06-18 日本電気株式会社 抵抗変化素子及び該抵抗変化素子を含む半導体装置
US20080273370A1 (en) * 2007-05-02 2008-11-06 Jan Keller Integrated Circuit, Method of Operating an Integrated Circuit, Memory Cell Array, and Memory Module
US8173989B2 (en) * 2007-05-30 2012-05-08 Samsung Electronics Co., Ltd. Resistive random access memory device and methods of manufacturing and operating the same
JP4792006B2 (ja) 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
DE102007032865A1 (de) * 2007-07-13 2009-01-15 Qimonda Ag Integrierte Schaltung, Verfahren zum Betreiben einer integrierten Schaltung, Speicherzellenarray sowie Speichermodul
US8101937B2 (en) * 2007-07-25 2012-01-24 Intermolecular, Inc. Multistate nonvolatile memory elements
KR101261008B1 (ko) * 2007-08-14 2013-05-06 삼성전자주식회사 3-레벨 비휘발성 메모리 셀을 포함하는 비휘발성 메모리장치의 구동 방법 및 그 방법을 사용하는 비휘발성 메모리장치
JP5291905B2 (ja) * 2007-08-24 2013-09-18 株式会社半導体エネルギー研究所 記憶装置
KR100909537B1 (ko) * 2007-09-07 2009-07-27 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP5512525B2 (ja) * 2008-09-08 2014-06-04 株式会社東芝 不揮発性記憶素子及び不揮発性記憶装置
WO2010029634A1 (ja) * 2008-09-11 2010-03-18 株式会社 東芝 抵抗変化素子及び情報記録再生装置
KR20100060323A (ko) * 2008-11-27 2010-06-07 삼성전자주식회사 가변저항 메모리 장치 및 그 형성 방법
CN102239558B (zh) * 2008-12-05 2013-07-10 松下电器产业株式会社 非易失性存储元件及其制造方法
US7785978B2 (en) 2009-02-04 2010-08-31 Micron Technology, Inc. Method of forming memory cell using gas cluster ion beams
KR101519363B1 (ko) * 2009-02-16 2015-05-13 삼성전자 주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
JP2010192800A (ja) 2009-02-20 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置
JP4908555B2 (ja) * 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置
WO2011064801A1 (en) 2009-11-30 2011-06-03 Andrea Redaelli Memory including a low thermal budget selector switch on a variable resistance memory cell
JP5420436B2 (ja) * 2010-01-15 2014-02-19 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US9553132B1 (en) 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
CN105679785B (zh) * 2016-01-18 2018-11-27 苏州大学 一种基于多层氮化硼的rram器件及其制备方法
US10580977B2 (en) * 2018-07-24 2020-03-03 International Business Machines Corporation Tightly integrated 1T1R ReRAM for planar technology

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
EP1153434A1 (en) * 1999-02-17 2001-11-14 International Business Machines Corporation Microelectronic device for storing information and method thereof
US6518609B1 (en) * 2000-08-31 2003-02-11 University Of Maryland Niobium or vanadium substituted strontium titanate barrier intermediate a silicon underlayer and a functional metal oxide film
JP2002280542A (ja) * 2001-03-21 2002-09-27 Shuichi Iida 電子群の位置移動を利用する記録素子、その製作方法、その動作方法およびそれを用いた記録装置
JP3701302B2 (ja) 2003-01-30 2005-09-28 松下電器産業株式会社 熱スイッチ素子およびその製造方法
JP4367346B2 (ja) * 2005-01-20 2009-11-18 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324608B2 (en) 2009-10-27 2012-12-04 Canon Anelva Corporation Nonvolatile storage element and manufacturing method thereof

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