JP2010192800A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】製造コストを抑え、且つ高い信頼性を有する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差するワード線ＷＬ、ビット線ＢＬの各交差部に配置されたメモリセルＭＣを備える。メモリセルＭＣは、第１電極層６２と、第１電極層６２の上層に積層され、可変抵抗素子Ｒ１、Ｒ２として機能する可変抵抗層６３ａ、６３ｂと、積層された可変抵抗層６３ａ、６３ｂの間に形成された第２電極層６４と、最上部の可変抵抗層６３ｂの上層に形成された第３電極層６５とを備える。可変抵抗層６３ａ、６３ｂは、炭素を含む材料により構成されている。
【選択図】図３

Description

本発明は、メモリセルを積層した多層構造の不揮発性半導体記憶装置に関する。
近年、携帯機器が広く普及し、さらに、取り扱うデータ量も増加していることから、小型で携帯可能な、かつ大容量の不揮発性メモリデバイスの需要がますます増えてきている。例えば、ＮＡＮＤ型フラッシュメモリは、携帯電話やデジタルカメラ、デジタルムービーカメラなどのアプリケーションに多用され、大きな市場規模を形成するに至っている。しかしながら、上記フラッシュメモリは、記録層への電荷注入を伴う特性劣化のため書き換え回数に制限があり、また、情報の書き込み、読み出し速度も十分でない問題もある。そこで、上記フラッシュメモリに代わる新たな不揮発性メモリ素子が要望されており、その一つに、抵抗状態を可逆的に変化することで情報を記憶する可変抵抗型メモリセルを用いた不揮発性メモリ素子が注目されている（例えば非特許文献１及び２）。
可変抵抗型メモリセルは、通常、可変抵抗層と、可変抵抗層を挟む電極から構成されている。可変抵抗層は、異なる二つ以上の電気抵抗状態を取ることができ、電極間に一定の閾値電圧、閾値電流、閾値電荷を印加することにより、可変抵抗層の抵抗状態を変化させ、その抵抗値の違いをデータに対応させて記録する。さらにデータは非破壊で読み出しを行うことができる特徴をもつ。
例えば、現在、可変抵抗層の材料としては、ニッケル酸化物（ＮｉＯ）や、ストロンチウムジルコニウム酸化物（ＳｒＺｒＯ３）など多元系酸化物など、金属酸化物が提案されている。これら金属化合物は、下部電極層の上に、物理的もしくは化学的な手法を用いて、均一に成膜される。その上にさらに上部電極を積層することにより、メモリセル構造が作成される。一般に金属酸化物材料は、均質な膜質を得ることが容易ではあるが、成膜直後は電気的に高抵抗状態である。このため、次に説明する「フォーミング」と呼ばれる動作が必要である。すなわち、このようなメモリセルの両端に高電圧を印加し、これにより大電流を金属酸化物に流す。この大電流は、金属酸化物内で局所的な電流が流れ易い領域、所謂、フィラメントパスと呼ばれる微小な電流経路を作製する。これにより、メモリセル構造が、記憶素子として動作可能な状態となる。以下では、この動作を、フォーミング（ｆｏｒｍｉｎｇ）と呼ぶ。このフォーミング工程の後、ある閾値を越える電圧を印加することで、フィラメントパスが切断あるいは修復を繰り返すようになり、メモリセルの電気的な抵抗値が変化し、メモリセルにデータが書き込まれる。なお、閾値電圧以下であれば、抵抗値は変化せず、このときの抵抗値を情報として読み出すことができる。
しかしながら金属酸化物膜を用いたメモリセルに対するフォーミングに用いられる電圧は、通常の可変抵抗スイッチングに要する閾値電圧に比べて大きな電圧である。このため、フォーミング時に可変抵抗素子の抵抗が高抵抗状態から低抵抗状態に変化した瞬間に非常に大きな電流が流れてしまう。この過剰電流の通電により、配線、トランジスタ、ダイオードなどを破壊してしまう恐れがある。このため、フォーミング動作は低電圧で行うことが望ましい。
また素子の特性を安定させるためには、金属酸化物膜内に均一なフィラメントパスを作製する必要があり、適切な位置に、適切な大きさの電流パスを、均一に形成しなければ、素子特性のばらつきを小さくすることができず、あるいは動作不良となり、歩留まりを低下させてしまう。
動作不良を回避するためには、冗長救済回路と呼ばれる、不良ビットを切り離す追加回路が必要となるが、不良ビットが多いほど、冗長救済回路の面積を広く確保しておく必要があり、チップ面積、すなわち製造コストを増大させる課題がある。
P. Vettiger, G. Cross, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz and G. K. Binnig, IEEE Trans. Nanotechnology 1, 39(2002) P. Vettiger, T. Albrecht, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, D. Jubin, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz, D. Wiesmann and G. K. Binnig, P. Bachtold, G. Cherubini, C. Hagleitner, T. Loeliger, A. Pantazi, H. Pozidis and E. Eleftheriou, in Technical Digest, IEDM03 pp.763-766
本発明は、製造コストを抑え、且つ高い信頼性を有する不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する第１配線及び第２配線の各交差部に配置されたメモリセルを備え、前記メモリセルは、第１電極層と、前記第１電極層の上層に積層され、可変抵抗素子として機能する複数層の可変抵抗層と、積層された前記可変抵抗層の間に形成された第２電極層と、最上部の前記可変抵抗層の上層に形成された第３電極層とを備え、前記可変抵抗層は、炭素を含む材料により構成されていることを特徴とする。
本発明は、製造コストを抑え、且つ高い信頼性を有する不揮発性半導体記憶装置を提供することができる。
本発明の第１実施形態に係る不揮発性半導体記憶装置の回路図である。 第１実施形態に係るメモリセルアレイ１０の拡大斜視図である。 図２の断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。 可変抵抗層６３ａ、６３ｂにおける堆積温度（℃）と抵抗率の関係を示した図である。 可変抵抗層６３ａ、６３ｂにおける熱処理温度（℃）と抵抗率の関係を示した図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の回路図である。 第２実施形態に係るメモリセルアレイ１０ａを示す拡大断面図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の回路図である。 第３実施形態に係るメモリセルアレイ１０ａを示す拡大断面図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置の回路図である。 第４実施形態に係るメモリセルアレイ１０ａを示す拡大断面図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置の回路構成］
先ず、図１を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置の回路図である。
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）及びビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。
メモリセルＭＣは、図１に示すように、ダイオードＤＩ、及び可変抵抗素子Ｒ１、Ｒ２を有する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒ１の一端に接続されている。可変抵抗素子Ｒ１、Ｒ２は、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子Ｒ１と可変抵抗素子Ｒ２は、直列接続されている。可変抵抗素子Ｒ２の他端は、ビット線ＢＬに接続されている。
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。選択トランジスタＴｒａの一端は、ワード線ＷＬの一端に接続され、その他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。すなわち、ワード線選択回路２０ａは、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。選択トランジスタＴｒｂの一端は、ビット線ＢＬの一端に接続され、その他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。すなわち、ビット線選択回路３０ａは、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂは、ビット線ＢＬから読み出したデータを外部に出力する。
［第１実施形態に係るメモリセルアレイ１０の積層構造］
次に、図２、及び図３を参照して、第１実施形態に係るメモリセルアレイ１０の積層構造について説明する。図２は、第１実施形態に係るメモリセルアレイ１０の拡大斜視図である。
メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成されている。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０、及び配線層８０を有する。第１導電層５０は、ワード線ＷＬとして機能する。メモリ層６０は、メモリセルＭＣとして機能する。第２導電層７０は、ビット線ＢＬとして機能する。
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、金属にて構成されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
メモリ層６０は、図２に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面に接するように形成されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
配線層８０は、図２に示すように、第１、第２プラグ層８１ａ、８１ｂ、及び第１、第２配線層８２ａ、８２ｂを有する。第１プラグ層８１ａは、第１導電層５０の上面から積層方向に延びるように形成されている。第２プラグ層８１ｂは、第２導電層７０の上面から積層方向に延びるように形成されている。第１配線層８２ａは、第１プラグ層８１ａの上面に接するように形成されている。第２配線層８２ｂは、第２プラグ層８１ｂの上面に接するように形成されている。
次に、図３を参照して、各層の詳細な積層構造について説明する。図３は、図２の断面図である。
第１導電層５０は、図３に示すように、基板４０上に層間絶縁層９１を介して形成されている。層間絶縁層９１は、ＴＥＯＳ（テトラエトキシシランＳｉ（ＯＣ２Ｈ５）４））、ＢＳＧ（ホウ素ケイ酸ガラス）、ｐ−ＳｉＯ２（プラズマ酸化膜）などのシリコン酸化膜にて構成されている。
メモリ層６０は、図３に示すように、下層から上層へと、ダイオード層６１、第１電極層６２、可変抵抗層６３ａ、第２電極層６４、可変抵抗層６３ｂ、及び第３電極層６５を有する。なお、メモリ層６０のデバイスサイズは、数十μｍ２以下である。
ダイオード層６１は、第１導電層５０の上面に形成されている。ダイオード層６１は、ダイオードＤＩとして機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等にて構成されている。
第１電極層６２は、ダイオード層６１の上面に形成されている。第１電極層６２は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のいずれか、これらの合金、又はこれらの窒化物にて構成されている。
可変抵抗層６３ａは、第１電極層６２の上面に形成されている。可変抵抗層６３ａは、可変抵抗素子Ｒ１として機能する。可変抵抗層６３ａは、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって電気抵抗率を変化させる。可変抵抗層６３ａは、炭素を含み、成膜時に低抵抗状態となるように構成されている。可変抵抗層６３ａは、高電圧を印加してフィラメントパスを形成する必要がない程度の低抵抗状態を有する。可変抵抗層６３ａの水素濃度は、２０％以下である。
可変抵抗層６３ａは、具体的に、微小な結晶粒径を有するグラファイト成分と、結晶構造の乱れた炭素（無定形炭素、もしくはアモルファスカーボン）との混合体にて構成されている。また、可変抵抗層６３ａは、その一部、又は全体を、カーボンナノ材料にて構成されていてもよい。ここで、カーボンナノ材料は、微小なナノオーダースケールのカーボンからなる立体構造を有するものである。例えば、カーボンナノ材料は、シングルウォール、ダブルウォール、マルチウォールのカーボンナノチューブ、フラーレンを含む。
可変抵抗層６３ａは、具体的に、電流通電によるジュール熱の発生により、炭素の結晶構造をアモルファス状態から結晶化状態へ可逆的に変化させることによって、その抵抗を変化させる。或いは、可変抵抗層６３ａは、具体的に、電流通電によるジュール熱の発生により、炭素原子の結合をｓｐ２結合からｓｐ３結合へ可逆的に変化させることによって、その抵抗を変化させる。
第２電極層６４は、積層された可変抵抗層６３ａ、６３ｂの間に形成されている。第２電極層６４は、チタン、ジルコニウム、ハフニウム、タンタル、タングステン、アルミニウム、シリコン、ルテニウム、イリジウム、白金のいずれか、これらの合金、又はこれらの窒化物とにて構成されている。例えば、第２電極層６４は、炭素及び窒素を含む層（例えば、窒化炭素（ＣＮＸ））にて構成されていてもよい。第２電極層６４は、導電性材料で且つ抵抗状態が変化しない材料であればよい。
可変抵抗層６３ｂは、第２電極層６４の上面に形成されている。可変抵抗層６３ｂは、上述した可変抵抗層６３ａと同様の構成を有する。
第３電極層６５は、可変抵抗層６３ｂの上面に形成され、その上面は、第２導電層７０の下面に接するように形成されている。第３電極層６５は、第１電極層６２と同様の構成を有する。なお、上記メモリ層６０は、層間絶縁層９３に覆われている。
第１、第２プラグ層８１ａ、８１ｂは、層間絶縁層９３を貫通するホール９４ａ、９４ｂを埋めるように形成されている。ホール９４ａは、第１導電層５０の上面に達するように形成されている。ホール９４ｂは、第２導電層７０の上面に達するように形成されている。
［第１実施形態の書き込み／消去／読み出し動作］
次に、図１を参照して、第１実施形態の書き込み／消去／読み出し動作について説明する。以下の説明においては、図１のメモリセルＭＣ＜１，１＞を選択して、そのメモリセルＭＣ＜１，１＞を対象に、各種動作を実行するものとする。
［書込み動作］
先ず、書込み動作（セット動作）について説明する。書込み動作において、選択したワード線ＷＬ１の電位は、選択したビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位を与えればよい。
上記工程により、選択されたメモリセルＭＣ＜１，１＞に所定電圧が印加され、そのメモリセルＭＣ＜１，１＞内に電位勾配が生じ、電流パルスが流れる。この電流パルスによって、可変抵抗素子Ｒ１、Ｒ２は、高抵抗状態から低抵抗状態に変化する。
また、この書込み動作時にワード線ＷＬ１に与える電圧のパルス幅は、消去動作時に与える電圧のパルス幅よりも長い。すなわち、書込み動作時には、消去動作時よりも長時間に亘ってワード線ＷＬ１に電圧が印加される。
また、書込み動作時には、非選択のワード線ＷＬ２、及び非選択のビット線ＢＬ２は、全て同電位にバイアスしておくことが望ましい。また、書込み動作前のスタンバイ時には、全てのワード線ＷＬ１、ＷＬ２、及び全てのビット線ＢＬ１、ＢＬ２をプリチャージしておくことが望ましい。
［消去動作］
次に、消去動作（リセット動作）について説明する。消去動作において、選択したワード線ＷＬ１の電位は、選択したビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位を与えればよい。
上記工程により、選択されたメモリセルＭＣ＜１，１＞に、大電流パルスが流れ、それにより生じるジュール熱、及び残留熱によって、消去動作が実行される。或いは、上記大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。消去動作においては、可変抵抗素子Ｒ１、Ｒ２は、低抵抗状態から高抵抗状態に変化する。
また、上述したように、この消去動作時にワード線ＷＬ１に与える電圧のパルス幅は、書込動作時に与える電圧のパルス幅よりも短い。すなわち、消去動作時には、書込み動作時よりも短時間でワード線ＷＬ１に電圧が印加される。以上のように、消去動作時のパルス幅と、書込み動作時のパルス幅とを使い分けることにより、消去動作と書込み動作とを区別して実行することができる。
［読出動作］
次に、読出動作について説明する。読出動作において、電流パルス（読出電流）が、選択したビット線ＢＬ１から選択したメモリセルＭＣ＜１，１＞に与えられる。そして、ビット線駆動回路３０ｂにて、ビット線ＢＬ１からの電流を読み出し、メモリセルＭＣ＜１，１＞の抵抗値を測定することにより、読出動作は実行される。
［第１実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図４〜図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４〜図１０は、第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
先ず、図４に示すように、シリコン（Ｓｉ）にて構成された基板４０上に、減圧ＣＶＤ法を用いて２００ｎｍのＴＥＯＳを堆積させ、層間絶縁層９１を形成する。続いて、層間絶縁層９１の上に、５ｎｍのチタン（Ｔｉ）、１０ｎｍの窒化チタン（ＴｉＮ）を堆積させ、層５０Ａを形成する。層間絶縁層９１、及び層５０Ａは、基板４０と平行な方向に２次元的に広がるように形成される。
ここで、層間絶縁層９１は、層５０Ａ（金属）と基板４０（シリコン）とが反応して生じる異常成長による欠陥を抑制させるために設ける。また、層間絶縁層９１は、コンタクトホール９４ａ、９４ｂが基板４０にまで達することを抑制させるために設ける。
また、層５０Ａのチタン（Ｔｉ）は、窒化チタン（ＴｉＮ）と層間絶縁層９１との間の密着性を高めて、それらを剥がれにくくするために設ける。また、層５０Ａの窒化チタン（ＴｉＮ）の膜厚は、５ｎｍ以上、５０ｎｍ以下が望ましい。ここで、５ｎｍより小さければ、窒化チタンの核成長により、原子レベルで平坦とはならない。一方、５０ｎｍより大きければ、層の応力によるウエハの反りにより密着性が悪くなる。層５０Ａは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造であってもよい。
続いて、図４に示すように、層５０Ａ上に、順次、層６１Ａ、層６２Ａ、層６３ａＡ、層６４Ａ、層６３ｂＡ、及び層６５Ａを堆積させる。層６１Ａ、層６２Ａ、層６３ａＡ、層６４Ａ、層６３ｂＡ、及び層６５Ａは、基板４０と平行な方向に２次元的に広がるように形成する。
層６１Ａは、ＭＩＭ構造、又はＰＩＮ構造にて構成される。層６２Ａは、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のいずれか、これらの合金、又はこれらの窒化物にて構成される。層６２Ａの膜厚は、５０ｎｍ以下が望ましい。
層６３ａＡは、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって電気抵抗率を変化させるように構成される。層６３ａＡは、炭素を含み、成膜時にフォーミング動作によらず低抵抗状態となるような材料膜により構成される。層６３ａＡの膜厚は、１０ｎｍ以上、１００ｎｍ以下が望ましい。ここで、層６３ａＡの膜厚が１０ｎｍより小さければ、電気抵抗が低く、過大な電流が流れて素子は破壊される。一方、層６３ａＡの膜厚が１００ｎｍより大きければ、高抵抗となり、必要な電流を流すことは困難となる。
例えば、層６３ａＡの堆積は、プラズマ化学気相堆積法（ＣＶＤ：Chemical Vapor Deposition）法を用いて、プロピレン（Ｃ３Ｈ６）からなる原料ガスを、キャリアガスとなるヘリウム（Ｈｅ）と同時にウェハ上に供給し、ウェハ温度を５００℃、プラズマ放電電力を３００Ｗとして実行する。なお、原料ガスは、他の炭化水素系のガス、例えば、アセチレン（Ｃ２Ｈ２）等であってもよい。成膜温度は、５００℃以上が望ましい。ここで、成膜温度が低ければ、積層構造にアモルファス成分が増え、電気抵抗が高くなり、スイッチングに必要な電流を流すことは困難となる。本実施形態では、５００℃以上に設定することによって、層６３ａＡの結晶構造は、導電性のグラファイト成分を多く含み、その結果、層６３ａＡは、導電性となる。なお、堆積時の温度が５００℃未満であったとしても、堆積後に５００℃以上の熱処理を加えることによって、層６３ａＡは、導電性となる。また、上記のようにＣＶＤ法では、炭化水素系のガスを反応ガスとして用いるが、この場合、堆積条件によっては、層６３ａＡ内に水素が残留することがある。この水素の残留量は、堆積条件によって異なるが、２０原子％以下の範囲であることが望ましい。ここで、層６３ａＡの水素含有量が多ければ、層６２Ａ上に形成された自然酸化層と反応し、それらの間の密着性は劣化する。
層６４Ａは、チタン、ジルコニウム、ハフニウム、タンタル、タングステン、アルミニウム、シリコン、ルテニウム、イリジウム、白金のいずれ、これらの合金にて構成される。例えば、層６４Ａは、炭素及び窒素を含む層（例えば、窒化炭素（ＣＮＸ））にて構成されていてもよく、この場合、層６３ａＡと連続して形成できるので、より好ましい（窒素濃度４０原子パーセント以下が良い）。層６４Ａは、導電性材料で且つ抵抗状態が変化しない材料であればよい。
例えば、金属チタンターゲットをアルゴンと窒素からなる混合雰囲気中でスパッタリングすることにより、層６３ａＡの上に窒化チタン（ＴｉＮ）を堆積させて、層６４Ａを形成する。層６４Ａの膜厚は、５ｎｍ程度以上である。
例えば、層６４Ａの堆積は、層６３ａＡの上に、５ｎｍの窒化チタン（ＴｉＮ）を堆積させ、その後、金属チタンターゲットをアルゴンと窒素からなる混合雰囲気中でスパッタリングすることにより実行される。
層６３ｂＡは、層６３ａＡと略同様の構成を有し、層６３ａＡと略同様の工程を経て堆積される。なお、層６３ｂＡは、層６３ａＡが炭素を含む膜である限り、層６３ａＡと異なる組成、材料であってもよく、その堆積条件も異なるものであって良い。すなわち、層６３ｂＡは、上記の電気抵抗値を変化させる層でありさえすればよい。
層６５Ａは、層６２Ａと略同様の構成を有し、層６２Ａと略同様の工程を経て堆積される。
次に、図５に示すように、層５０Ａ、層６１Ａ、層６２Ａ、層６３ａＡ、層６４Ａ、層６３ｂＡ、及び層６５Ａを貫通するように溝Ｔ１を形成する。溝Ｔ１は、Ｙ方向に所定ピッチをもってＸ方向に延びるようにストライプ状に形成する。この工程により、層５０Ａは、第１導電層５０となる。また、層６１Ａ、層６２Ａ、層６３ａＡ、層６４Ａ、層６３ｂＡ、及び層６５Ａは、Ｙ方向に所定ピッチをもってＸ方向に延びるようにストライプ状に形成された層６１Ｂ、層６２Ｂ、層６３ａＢ、層６４Ｂ、層６３ｂＢ、及び層６５Ｂとなる。溝Ｔ１は、リソグラフィー技術、反応性イオンエッチングを用いて形成する。
続いて、図６に示すように、溝Ｔ１を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化を行い、層間絶縁層９２を形成する。
次に、図７に示すように、層間絶縁層９２の上面、及び層６５Ｂの上面に、Ｔｉ／ＴｉＮ、または、Ｗ，ＷＳｉもしくはこれらの積層体を堆積させ、層７０Ａを形成する。層７０Ａは、基板４０と平行な方向に２次元的に広がるように形成される。
続いて、図８に示すように、層７０Ａ、層６１Ｂ、層６２Ｂ、層６３ａＢ、層６４Ｂ、層６３ｂＢ、及び層６５Ｂを貫通するように、溝Ｔ２を形成する。溝Ｔ２は、Ｘ方向に所定ピッチをもってＹ方向に延びるようにストライプ状に形成する。この工程により、層６１Ｂは、ダイオード層６１となる。層６２Ｂは、第１電極層６２となる。層６３ａＢは、可変抵抗層６３ａとなる。層６４Ｂは、第２電極層６４となる。層６３ｂＢは、可変抵抗層６３ｂとなる。層６５Ｂは、第３電極層６５となる。層７０Ａは、第２導電層７０となる。溝Ｔ２は、リソグラフィー技術、反応性イオンエッチング（ＲＩＥ（Reactive Ion Etching））を用いて形成する。
次に、図９に示すように、溝Ｔ２、及び第２導電層７０を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化を行い、層間絶縁層９３を形成する。
続いて、図１０に示すように、層間絶縁層９３を貫通するようにホール９４ａ、９４ｂを形成する。ホール９４ａは、第１導電層５０の上面に達するように形成する。ホール９４ｂは、第２導電層７０の上面に達するように形成する。
図１０に示す工程の後、ホール９４ａ、９４ｂを埋めるように、第１、第２プラグ層８１ａ、８１ｂを形成し、続いて、その上面に第１、第２配線層８２ａ、８２ｂを形成する。以上の工程を経て、図３に示す、第１実施形態に係る不揮発性半導体記憶装置が形成される。
［可変抵抗層６３ａ、６３ｂの特性］
次に、図１１、及び図１２を参照して、可変抵抗層６３ａ、６３ｂの特性について説明する。図１１は、可変抵抗層６３ａ、６３ｂにおける堆積温度（℃）と抵抗率の関係を示した図である。図１２は、可変抵抗層６３ａ、６３ｂにおける熱処理温度（℃）と抵抗率の関係を示した図である。また、図１２は、３５０℃で堆積した層に対し、窒素雰囲気中で６０秒の熱処理を加えた例を示している。
図１１に示すように、堆積温度が低ければ、その電気抵抗率は高くなり、堆積温度が高ければ、その電気抵抗率は低くなる。本実施形態においては、特に５００℃付近の堆積温度が好ましい。
図１２に示すように、熱処理温度が低ければ、その電気抵抗率は高くなり、熱処理温度が高ければ、その電気抵抗率は低くなる。本実施形態においては、特に５００℃付近の熱処理温度が好ましい。
［第１実施形態に係る不揮発性半導体記憶装置の効果］
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置において、メモリセルＭＣは、直列に接続された可変抵抗素子Ｒ１、Ｒ２を有する（図１参照）。ここで、可変抵抗素子Ｒ１、Ｒ２が共に正常に動作する場合、可変抵抗素子Ｒ１、Ｒ２のうちいずれか一方が、抵抗状態を変化させ、他方は、その抵抗状態を変化させない。これにより、抵抗変化を生じさせない抵抗変化素子Ｒ１（又はＲ２）は、抵抗変化に伴う劣化を抑えることができる。一方、可変抵抗素子Ｒ１、Ｒ２のいずれか一方が、素子破壊に至り導通状態（常低抵抗状態）となった場合（寿命により不良となる場合）を考える。この場合、素子破壊に至っていない他方の可変抵抗素子Ｒ１（又はＲ２）の抵抗状態が変化することにより、メモリセルＭＣ全体としては、不良となることはない。
また、第１実施形態に係るメモリ層６０は、可変抵抗層６３ａと可変抵抗層６３ｂとの間に第２電極層６４を有する（図３参照）。ここで、第１実施形態の効果を説明するため、比較例を考える。比較例に係るメモリ層は、第２電極層６４を有しておらず、可変抵抗層６３ａと可変抵抗層６３ｂは連続して一体に形成されている。このような比較例においては、抵抗変化層６３ａにて生じた欠陥が、抵抗変化層６３ｂに伝播する。一方、第１実施形態に係るメモリ層６０においては、第２電極層６４にて分離されているので、可変抵抗層６３ａにて生じた欠陥は、可変抵抗層６３ｂに伝播することはない。
すなわち、以上のように第１実施形態に係る不揮発性半導体記憶装置は、単一の可変抵抗素子を含むメモリセルを有する不揮発性半導体記憶装置に比べ、信頼性を高く保持することができる。
また、第１実施形態に係る可変抵抗層６３ａ、６３ｂ（可変抵抗素子Ｒ１、Ｒ２として機能）は、炭素を含み、成膜時に低抵抗状態となるように構成されている（図３参照）。よって、可変抵抗層６３ａ、６３ｂにおいては、金属酸化物（ＮｉＯ、又はＳｒＺｒＯ３）のようにフィラメントパスを形成するフォーミングが不要である。これにより、可変抵抗層６３ａ、６３ｂは、フォーミング時の大電流通電を不要とし、もって素子破壊を抑制することができる。また、第１実施形態に係る不揮発性半導体記憶装置は、フォーミングを実行する周辺回路（高耐圧、大電流駆動のトランジスタを含む回路）を要しないので、チップ全体の占有面積を縮小化することができる。また、第１実施形態に係る不揮発性半導体記憶装置は、可変抵抗層６３ａ、６３ｂに大電流を流す必要がないので、配線層８０（図３参照）の断面積を縮小化することができ、これにより可変抵抗層６３ａ、６３ｂ自体の占有面積も縮小化することができる。
また、第１実施形態に係るメモリ層６０は、積層方向に可変抵抗層６３ａ、６３ｂを設けている（図３参照）。可変抵抗層６３ａ、６３ｂのいずれか一方が、上述したようにメモリセルＭＣを救済する救済回路として機能する。したがって、２次元的にその救済回路を配置する場合と比較して、第１実施形態に係るメモリ層６０は、占有面積を縮小化することができる。よって、第１実施形態に係る不揮発性半導体記憶装置は、製造コストを抑えることができる。
なお、第１実施形態では、上述したように図５〜図８の工程にて２回の溝加工を行い、柱状のメモリ層６０（メモリセルＭＣ）が形成される。しかしながら、本発明に係る製造工程は、リソグラフィー技術により島状の加工用マスクを形成し、そのマスクを用いてメモリ層６０となる各層に対して反応性イオンエッチングを行うことにより、柱状のメモリ層６０を形成するものであってもよい。
［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の回路構成］
次に、図１３を参照して、第２実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１３は、第２実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係る不揮発性半導体記憶装置は、図１３に示すように、第１実施形態と異なるメモリセルアレイ１０ａを有する。メモリセルアレイ１０ａは、メモリセルＭＣａ（ＭＣａ＜１，１＞〜ＭＣａ＜２，２＞）を有する。メモリセルＭＣａは、第１実施形態と同様に、可変抵抗素子Ｒ１、Ｒ２、及びダイオードＤＩを有する。メモリセルＭＣａにおいては、これら可変抵抗素子Ｒ１、Ｒ２、及びダイオードＤＩの接続関係が、第１実施形態と異なる。
可変抵抗素子Ｒ１と可変抵抗素子Ｒ２は、直列接続されている。可変抵抗素子Ｒ１の一端は、ワード線ＷＬに接続されている。可変抵抗素子Ｒ２の他端は、ダイオードＤＩのアノードに接続されている。ダイオードＤＩのカソードは、ビット線ＢＬに接続されている。
［第２実施形態に係るメモリセルアレイ１０ａの積層構造］
次に、図１４を参照して、第２実施形態に係るメモリセルアレイ１０ａの積層構造について説明する。図１４は、第２実施形態に係るメモリセルアレイ１０ａを示す拡大断面図である。
図１４に示すように、第２実施形態に係るメモリセルアレイ１０ａは、第１実施形態と異なるメモリ層６０ａを有する。メモリ層６０ａは、第１導電層５０上に、順次、第１電極層６２、可変抵抗層６３ａ、第２電極層６４、可変抵抗層６３ｂ、第３電極層６５、及びダイオード層６１を有する。
［第２実施形態に係る不揮発性半導体記憶装置の効果］
次に、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
［第３実施形態］
［第３実施形態に係る不揮発性半導体記憶装置の回路構成］
次に、図１５を参照して、第３実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１５は、第３実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第３実施形態に係る不揮発性半導体記憶装置は、図１５に示すように、第１実施形態と異なるメモリセルアレイ１０ｂを有する。メモリセルアレイ１０ｂは、メモリセルＭＣｂ（ＭＣｂ＜１，１＞〜ＭＣｂ＜２，２＞）を有する。メモリセルＭＣｂは、第１実施形態と同様に、可変抵抗素子Ｒ１、Ｒ２、及びダイオードＤＩを有する。メモリセルＭＣｂにおいては、これら可変抵抗素子Ｒ１、Ｒ２、及びダイオードＤＩの接続関係が、第１及び第２実施形態と異なる。
可変抵抗素子Ｒ１は、ダイオードＤＩを解して可変抵抗素子Ｒ２に直列接続されている。可変抵抗素子Ｒ１の一端は、ワード線ＷＬに接続され、その他端は、ダイオードＤＩのアノードに接続されている。ダイオードＤＩのカソードは、可変抵抗素子Ｒ２の一端に接続されている。可変抵抗素子Ｒ２の他端は、ビット線ＢＬに接続されている。
［第３実施形態に係るメモリセルアレイ１０ｂの積層構造］
次に、図１６を参照して、第３実施形態に係るメモリセルアレイ１０ｂの積層構造について説明する。図１６は、第３実施形態に係るメモリセルアレイ１０ｂを示す拡大断面図である。
図１６に示すように、第３実施形態に係るメモリセルアレイ１０ｂは、第１実施形態と異なるメモリ層６０ｂを有する。メモリ層６０ｂは、第１導電層５０上に、順次、第１電極層６２、可変抵抗層６３ａ、第２電極層６４、ダイオード層６１、第２電極層６４ａ、可変抵抗層６３ｂ、及び第３電極層６５を有する。第２電極層６４ａは、第２電極層６４と同様の構成を有する。
［第３実施形態に係る不揮発性半導体記憶装置の効果］
次に、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。
［第４実施形態］
［第４実施形態に係る不揮発性半導体記憶装置の回路構成］
次に、図１７を参照して、第４実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１７は、第４実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第４実施形態に係る不揮発性半導体記憶装置は、図１７に示すように、第１実施形態と異なるメモリセルアレイ１０ｃを有する。メモリセルアレイ１０ｃは、メモリセルＭＣｃ（ＭＣｃ＜１，１＞〜ＭＣｃ＜２，２＞）を有する。メモリセルＭＣｃは、第１実施形態と同様に、可変抵抗素子Ｒ１、Ｒ２、及びダイオードＤＩを有する。さらに、メモリセルＭＣｃは、可変抵抗素子Ｒ３を有する。
ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒ１の一端に接続されている。可変抵抗素子Ｒ１、可変抵抗素子Ｒ２、及び可変抵抗素子Ｒ３は、直列接続されている。可変抵抗素子Ｒ３の他端は、ビット線ＢＬに接続されている。
［第４実施形態に係るメモリセルアレイ１０ｃの積層構造］
次に、図１８を参照して、第４実施形態に係るメモリセルアレイ１０ｃの積層構造について説明する。図１８は、第４実施形態に係るメモリセルアレイ１０ｃを示す拡大断面図である。
第４実施形態に係るメモリセルアレイ１０ｃは、図１８に示すように、第１実施形態と異なるメモリ層６０ｃを有する。メモリ層６０ｃは、第１導電層５０上に、順次、ダイオード層６１、第１電極層６２、可変抵抗層６３ａ、第２電極層６４、可変抵抗層６３ｂ、第２電極層６４ａ、可変抵抗層６３ｃ、及び第３電極層６５を有する。可変抵抗層６３ｃは、可変抵抗層６３ａ、６３ｂと同様の構成を有する。
［第４実施形態に係る不揮発性半導体記憶装置の効果］
次に、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。さらに、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態の構成に加え、可変抵抗素子Ｒ３（可変抵抗層６３ｃ）を有する。したがって、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、救済回路に用いられるチップ面積を縮小化することができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態の可変抵抗層６３ａの製造工程においては、ＣＶＤ法による例を示した。しかしながら、可変抵抗層６３ａの製造工程は、減圧熱ＣＶＤ法、スパッタ法、あるいはその他の薄膜金属堆積法であってよい。スパッタ法で成膜する場合、グラファイトからなる炭素ターゲットをアルゴンなど不揮発性ガスでスパッタリングして成膜を行う。得られる炭素膜（可変抵抗層）の電気抵抗値が高い場合には、６００℃以上の熱処理により、電気抵抗値を下げることが望ましい。
１０、１０ａ、１０ｂ、１０ｃ…メモリセルアレイ、 ２０ａ…ワード線選択回路、 ２０ｂ…ワード線駆動回路、 ３０ａ…ビット線選択回路、 ３０ｂ…ビット線駆動回路、４０…基板、 ５０…第１導電層、 ６０、６０ａ、６０ｂ、６０ｃ…メモリ層、 ７０…第２導電層、 ８０…配線層。

Claims (5)

  1. 互いに交差する第１配線及び第２配線の各交差部に配置されたメモリセルを備え、
    前記メモリセルは、
    第１電極層と、
    前記第１電極層の上層に積層され、可変抵抗素子として機能する複数層の可変抵抗層と、
    積層された前記可変抵抗層の間に形成された第２電極層と、
    最上部の前記可変抵抗層の上層に形成された第３電極層とを備え、
    前記可変抵抗層は、炭素を含む材料により構成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記可変抵抗層は、高電圧を印加してフィラメントパスを形成する必要がない程度の低抵抗状態を有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記可変抵抗層の水素濃度は、２０％以下である
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記可変抵抗層は、微小な結晶構造を有するグラファイト成分と、結晶構造の乱れた炭素との混合体にて構成されている
    ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記第２電極層は、炭素及び窒素を含む層にて構成されている
    ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
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