JP2006080259A - 抵抗変化素子およびそれを用いた不揮発性メモリ、ならびにこれらの製造方法 - Google Patents

Abstract

【課題】 電気抵抗変化によって実現する抵抗変化素子およびそれを用いた不揮発性メモリを提供する。
【解決手段】 本発明に係る抵抗変化素子は、下部電極１１と、上部電極１３と、上部電極１３と下部電極１１との間に配置されたスピネル構造を有する材料層１２とを含んで構成され、下部電極１１と上部電極１３との間に電流あるいは電圧を印加することで抵抗が変化し、下部電極１１の材料が、金属窒化物（好ましくは窒化チタン）である。このような抵抗変化素子は、代表的に不揮発性メモリに適用される。
【選択図】 図１

Description

本発明は、抵抗変化素子およびそれを用いた不揮発性メモリ、ならびにこれらの製造方法に関する。

抵抗変化素子は、現在あらゆる機能分野にて採用され、現在の情報化社会を支える重要な基幹電子部品である。近年になり情報携帯端末の普及、さらに電子部品価格のデフレーション化に影響を受ける形で、これら機能素子の微細化、低価格化の要求が高まってきている。現在、情報携帯端末において、大きな進展が期待されている不揮発性メモリにおいても、機能部として新技術を用いて、微細化や低価格化に応えるものが、提案されてきている。しかしながら、ナノメーター領域への微細化の進展は、従来の電荷蓄積型のメモリでは、電荷容量Cの低下を招くことになり、それを回避するために、様々なプロセスの工夫が検討されているが、将来的な技術的破綻が懸念されている。
最近になって、電荷容量Cではなく、電気抵抗Rの変化を用いた不揮発メモリへの期待が高まっている。電気抵抗Rは、電荷容量に縛られないため、微細化に限界が無い。こうした背景から、特許文献１ではペロブスカイト酸化物(Pr_0.7Ca_0.3MnO₃）を用いた抵抗変化素子を、特許文献２ではペロブスカイト酸化物を含む各種酸化物を用いた抵抗変化素子が報告されている。
米国特許第６２０４１３９号明細書 特表２００２−５３７６２７号公報（特に段落番号００２５） 特開２００２−１１１０９４号公報

しかしながら、特許文献１に記載の提案では、その動作安定性や再現性に課題を残しており、また(Pr_0.7Ca_0.3MnO₃）のようなペロブスカイト酸化物の結晶化には、通常６５０〜８５０℃程度を必要とすることから、半導体プロセスとの親和性にも、課題が多い。

一方、特許文献２に記載の提案では、ペロブスカイト酸化物を含む各種酸化物を用いることを開示しているが、下部電極材料と、その上に形成する各種酸化物との選択的な相性については、報告されていない。例えば、特許文献２の実施例として記載されているペロブスカイト構造を有する材料である、Crをドープした(Ba,Sr)TiO₃やCrをドープしたSrZrO₃の作製するためには、下部電極としてペロブスカイト構造を有する材料であるSrRuO₃あるいはプラチナ(Pt)などを用いることが必要であり、例えば下部電極として、金属窒化物である窒化チタンなどを用いては、形成できないことが、本発明の検討の結果、判別した。

すなわち、任意の下部電極材料を用いて、その上に任意の各種酸化物を形成することは困難であって、両者の選択的な相性を見いだすことが、重要となる。両者の選択的な相性とは、下部電極上に酸化物材料を結晶材料として実現できるばかりでなく、抵抗変化型の抵抗変化素子として機能を有することによって確認できる。

本発明は、かかる従来の課題に対して、本発明では、従来よりも優れた抵抗変化素子を実現でき、その好ましいデバイス構成例を提供することで、多種多様に本発明が適用できることをしめすのを目的とする。

上記課題を解決する本発明に係る抵抗変化素子は、下部電極と、上部電極と、上部電極と下部電極との間に配置されたスピネル構造を有する材料層とを含んで構成され、下部電極と上部電極との間に電流あるいは電圧を印加することで抵抗が変化し、
この本発明に係る抵抗変化素子の応用例として不揮発性メモリが挙げられる。この不揮発性メモリもまた、本発明の趣旨に包含される。この不揮発性メモリは、複数のトランジスタが設けられた基板と、基板上に設けられた複数の下部電極と、複数の上部電極と、複数の上部電極と複数の下部電極との間に配置されたスピネル構造を有する材料層とを含み、複数の下部電極あるいは複数の上部電極が、複数のトランジスタと電気的に接続されて構成され、下部電極と上部電極との間に電流あるいは電圧を印加することで抵抗が変化し、下部電極が金属窒化物からなる。

上記抵抗変化素子および不揮発性メモリの製造方法の製造方法は、４００℃以下の温度下で下部電極を形成する下部電極形成工程、下部電極上にスピネル構造を有する材料層を４００℃以下の温度下で形成する材料層形成工程、および材料層上に上部電極を４００℃以下の温度下で形成する上部電極形成工程、を有する。

窒化物は、窒化チタンであることが好ましい。

スピネル構造を有する材料層は、M'Fe₂O₄なる化学式で表される抵抗変化素子。ここで、M'はMn、Fe、Co、Ni、Cu、Znのうち少なくとも一つの元素を含むことが好ましい。

電流あるいは電圧の印加をパルスで行うことが好ましい。このパルスは、正弦波状、矩形波状、三角波状のうち少なくとも１つであることが好ましい。

本発明によれば、４００℃以下での作製プロセスで実現できるため、半導体プロセスとの整合性も良く、様々な機能デバイスへの利用を図ることができる。さらに本発明に依れば、繰り返しの書込・消去に対する動作の安定性・再現性に優れている。このような抵抗変化素子は不揮発性メモリまたはスイッチング素子として用いられる。

本発明の抵抗変化素子について図を用いて説明を行う。

（実施の形態）
本発明では、図１に示すように、基板１４と、下部電極１１と、上部電極１３との間に配置されたスピネル構造を有する材料層１２とから構成される。ここで、下部電極１１は、金属窒化物、特に窒化チタンからなる。上部電極１３と下部電極１１とに電流あるいは電圧を印加することにより、スピネル構造を有する材料層１２の抵抗が変化し、その値が保持されることを利用して、抵抗変化素子としての機能が実現できる。電流あるいは電圧の印加は、パルスで行うのが好ましく、その際のパルス形状としては、正弦波状、矩形波状、三角波状のうち少なくとも１つであるのが好ましい。下部電極１１に対して、上部電極１３を正バイアスにおいて、パルスの印加を行うことで、抵抗が高い状態から低い状態へ、あるいは抵抗を低い状態から高い状態へと変化する際、パルスの極性を変えた印加を行うことで、その変化を反転させることができる。

また、図９に示すような配置にて、図１に示した抵抗変化素子を多段化して構成しても、より高密度な抵抗変化素子が構成できる上で、好ましい。この場合、下部電極１１と中間電極４３とにパルスを印加したり、上部電極１３と中間電極４３とにパルスを印加したりすることで、抵抗変化素子として動作させることができる。

さらに、本発明の抵抗変化素子を図２に示すようにトランジスタのようなスイッチング素子と接続して用いることにより、図４に示すようなアレイ状に配して、ランダムアクセス型のメモリデバイスが実現できる。ここでは例えば、複数のビット線３３のうちB_nと、複数のワード線３１のうちW_nを選択することで、（B_n,W_n）の抵抗変化素子への書き込みあるいは読み出しが可能となる。

書き込みと読み出しは、印加するパルスバイアスの大きさを変えることで行うことができる。図５にて示すように、下部電極１１に対して上部電極１３にプラスの電圧を印加する、正バイアスをSET（書き込み）、下部電極１１に対して上部電極１３にマイナスの電圧を印加する、負バイアスをRESET（消去）として行い、READ（読み出し）においては、SET、RESETの際の電圧よりも1/1000〜1/4程度の十分小さな電圧にて、読み出すことで得られる電流の変化（OUTPUT）を検出できる。なお、この際には、図６にて示すような参照抵抗との差分検出により行うのが好ましい。

ここで説明したように、書き込み、消去動作を行う上で、電圧印加をパルス状にて行うが、ジュール熱損失やデバイスの効率向上の上でも、パルスによる動作が好ましい。パルス幅においても、ジュール熱損失やデバイスの効率向上の上でも、やはり、好ましくは数ns〜数msでのパルスバイアス駆動にて動作させるのが好ましい。その際のパルス形状としては、矩形波状、正弦波状、三角波状のうち少なくとも１つであるのが好ましい。本発明の実施には、素子のナノ秒レベル〜数マイクロ秒での高速応答が図れる上で矩形波状パルスを用いての動作を行ったが、書込・消去や読み出し時の消費電力をできるだけ低減させる目的には、三角波状のパルスにて、動作を行う方が好ましい。特に数十マイクロ秒〜ミリ秒レベル以上での動作に向いている。また、数百ナノ秒〜数百マイクロ秒レベルでの高速応答性能と低消費電力との両立を図る上では、正弦波状パルスを用いるのが好ましい。

読み出しに用いる比較抵抗素子には、素子の１つを用いるのが好ましく、さらにその際、やはり差動により検出するのが好ましい。また比較抵抗素子としては、読み出したい抵抗変化素子のできるだけ近くにある素子を選ぶ方が、ウェハー内の抵抗特性のばらつきに対して、読み出し信号への影響が少ないため好ましい。

図２の抵抗変化素子を用いて図４のようにアレイ状に構成するだけでなく、図１０の様に周辺に配したパストランジスタのON／OFFによって、メモリ動作を行っても、構わない。この場合、複数のビット線３３のうちB_nに対してはパストランジスタ３６を、複数のワード線３１のうちW_nに対してはパストランジスタ３７を選択してONにすることで、（B_n,W_n）の抵抗変化素子への書き込みあるいは読み出しが可能となる。読み出しに際しては、パストランジスタ３５を選択してONにすることで、（B_n,W_n）の抵抗変化素子と比較抵抗素子との出力差を図６にて示した様な差動検出によって感度良く、メモリ内容を得ることができる。ここでは図１０にて示すように読み出したい抵抗変化素子に対応するように比較抵抗素子群１０４のように配置しているが、これに限定されない。

以上のような抵抗変化素子を実現する際のスピネル構造を有する材料層１２は、M'M₂O₄なる化学式であらわされ、結晶構造としてＭ‘を中心としてその周辺を酸素（Ｏ）が４面体を構成したものと、Ｍを中心としてその周辺を酸素（Ｏ）が８面体を構成したものとが周期的に並んだ構造を有している。Ｍ’やＭの元素としては、遷移金属があげられる。本発明の抵抗変化素子には、特にM'Fe₂O₄なる化学式で表される材料層を用いるのが、M'元素サイトへ選択できる材料元素の自由度が高い上で好ましく、特に大きな抵抗変化特性を有する抵抗変化素子を実現できる可能性がある。なお、ここでM'としては、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅（Cu）、亜鉛（Zn）のうち少なくとも一つの元素を含むものが、最も好ましい。この際、Ｍ元素としてＦｅを用いるM'Fe₂O₄は、先に述べた利点だけでなく、他のＭ元素と比べて比較的安価で、環境負荷が少ないという点でも優れている。

スピネル構造を有する材料層１２を形成する上で必要となる下部電極１１としては、その上部に所望の材料層が結晶化成長可能となるものが良く、金属窒化物が好ましい。特に、スピネル構造を有する材料層１２のエピタキシャル成長が可能なため、TiNが特に優れている。

好ましい上部電極１３としては、導電材料であればいずれでも良い。なかでも、金(Au)、プラチナ(Pt)、ルテニウム(Ru)、イリジウム(Ir)、イリジウムタンタル(Ir-Ta)、チタン(Ti)、アルミニウム(Al)、銅(Cu)、タンタル(Ta)や、錫添加インジウム酸化物（ITO）などが好ましい。

次に本発明の抵抗変化素子作成方法の例について図７、図８、および図１１を用いて説明する。

図７Ａ〜７Ｇにおいて、あらかじめトランジスタ１５が設けられた基板１４を用いて、本発明の抵抗変化素子をその上に設ける。図７Ａは基板１４の様子を示しており、SiO₂などの絶縁酸化膜２５で覆われている。トランジスタ１５のドレイン電極２１およびソース電極２２へのコンタクトのためのコンタクトホール１７を作成する（図７Ｂ）。次いでコンタクト電極となる導電体を堆積し、この際に、表面の平坦化（CMP処理など）を行い、電極１１（下部電極１１となる）、電極１６を作成する。図７Ｃに示すように埋め込み電極とするのが好ましい。さらにその上にスピネル構造を有する材料層１２を堆積し（図７Ｄ）、メサ型のような所望の素子形状に加工する（図７Ｅ）。その後、メサ形状の加工に用いたレジスト１９を残したまま、素子周辺部の層間絶縁層となる絶縁酸化膜２５堆積する。リフトオフ手法により、メサ形状に加工されたスピネル構造を有する材料層１２の上部が層間絶縁層として絶縁酸化膜２５に対して被覆されていない図７Ｆの様な構成を得る。最後に所望の抵抗変化素子を構成するように、図７Ｇのように上部電極１３を設けて、図３に示したものと同等の抵抗変化素子１０を実現する。

図８Ａ〜８Ｇにて示すように、図８Ａのようなトランジスタ１５を配した基板１４を用いて、上部にあるSiO₂などの絶縁酸化膜２５に対して、トランジスタ１５のドレイン電極２１およびソース電極２２へのコンタクトのためのコンタクトホール１７を作成する（図８Ｂ）。次いでコンタクト電極となる導電体を堆積し、表面の平坦化（CMP処理など）を行い、電極１１、電極１６を作成する。図８Ｃに示すように埋め込み電極とするのが好ましい。さらにその上部に絶縁酸化膜２５を堆積した後（図８Ｄ）、下部電極１１へのコンタクトのためのコンタクトホール１８を作成し（図８Ｅ）、その上にスピネル構造を有する材料層１２を堆積することで図８Ｆの様にホールに埋め込んだ構成を得る。ここで必要ならば表面の平坦化（CMP処理など）を行ってもよい。所望の抵抗変化素子を構成するように、図８Ｇのように上部電極１３を設けて、図３に示したものと同等の抵抗変化素子１０を実現する。

図１１Ａ〜１１Ｉにて示すように、図１１Ａのようなトランジスタを配した基板１４を用いて、上部にあるSiO₂などの絶縁酸化膜２５に対して、トランジスタ１５のドレイン電極２１およびソース電極２２への電気コンタクトのためのコンタクトホール１７を作成する（図１１Ｂ）。次いでコンタクト電極となる導電体を堆積し、表面の平坦化（CMP処理など）を行い、電極８１、電極８２を作成し、図１１Ｃに示すように埋め込み電極とするのが好ましい。さらに電極８１、８２との電気コンタクトを図りながら、引き出し電極としても機能するように、さらにその上に電極１１、８３を設ける（図１１Ｄ）。さらにその上にスピネル構造を有する材料層１２を堆積し（図１１Ｅ）、メサ型のような所望の素子形状に加工する（図１１Ｆ）。その上で層間絶縁層として絶縁酸化膜２６堆積する（図１１Ｇ）。所望の素子形状に加工したスピネル構造を有する材料層１２の上部と上部電極１３とのコンタクトを図るためのコンタクトホール１８を設ける（図１１Ｈ）。その後所望の抵抗変化素子を構成するように、上部電極１３を設けて、図３に示したものと同等の抵抗変化素子１０を実現する（図１１Ｉ）。図１１Ｉでは、便宜上、トランジスタ１５の直上に抵抗変化素子１０が配置されているように示しているが、電極１１、８３を引き出し電極として用い、トランジスタと離れた、任意の場所に抵抗変化素子を設けてももちろん構わない。作製プロセスを容易にする上では、トランジスタの直上ではないところに設けるのが好ましく、また高密度な抵抗変化素子の実現には、図１１Ｉの様に抵抗変化素子１０をトランジスタ１５の直上に設けるのが、占有面積が小さくなる上で好ましい。

なおここで層間絶縁層２５は、上下の電極（下部配線および上部配線）を分離するため、ＳｉＯ₂やＡｌ₂Ｏ₃などの絶縁材料から構成されることが望ましく、いくつかの材料の積層体でも構わない。またレジスト材のようなものも、スピナーコーティングなどで簡便に作れる上、凹凸のある表面にも平坦に作製できる上で好ましい。

また上記述べてきた本発明の構成は、全般的に、通常の薄膜プロセスと微細加工プロセスを用いて、実現できる。各層である電極１１（下部電極）や電極１６、スピネル構造を有する材料層１２、上部電極１３、層間絶縁層２５の形成には、パルスレ−ザデポジション(PLD)、イオンビ−ムデポジション（ＩＢＤ）、クラスタ−イオンビ−ムまたはＲＦ、ＤＣ、ＥＣＲ、ヘリコン、ＩＣＰまたは対向タ−ゲットなどのスパッタリング法、ＭＢＥ、イオンプレ−ティング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、メッキ法あるいは金属有機化合物堆積法（MOD：Metallorganic Decomposition）やゾルゲル法で作製することができる。

また所望の微細形状の加工をする際には、半導体プロセスや、GMRやTMR磁気ヘッドや磁気メモリ（ＭＲＡＭ）などの磁性デバイス作製プロセス等で用いられるイオンミリング、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、ＦＩＢ（Ｆｏｃｕｃｅｄ Ｉｏｎ Ｂｅａｍ）等の物理的あるいは化学的エッチング法や、微細パタ−ン形成のためにステッパ−、EB（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）法等を用いたフォトリソグラフィ−技術を組み合わせることで達成できる。また層間絶縁層や導電層等の膜の表面平坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）や、クラスタ−イオンビ−ムエッチングを用いることも効果的である。

本発明のより具体的な実施の形態について以下に示す。

（実施例１）
実施例１−１のスピネル構造を有する材料層１２としてM'Fe₂O₄：M'=Fe（以下FFOと記す）を用いた抵抗変化素子を作製した。基板１４にはSi/熱酸化SiO₂基板（Si基板と以下示す）を用いて、この基板上に下部電極１１となるTiN層を厚み400nmにて作製した。TiN層はマグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンと窒素の混合スパッタガス中で０．３Ｐａのガス圧で、印加電力２２０Wにて作製した。その上にFFO層を、マグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンスパッタガス中で０．６Ｐａのガス圧で、印加電力４０Wにて作製した。FFOの膜厚は１００ｎｍとした。作製したFFO膜はX線回折評価により（１１０）軸配向していることが確認された。上部電極１３としては、Ptを３００nmの厚みだけFFO上に成膜した。Ｐｔはマグネトロンスパッタ法により０．７Ｐａのアルゴン圧にて作製した。

抵抗変化素子１０の作製には、下部電極１１となるTiN層の作製前に、幅０．５ｍｍ、長さ１０ｍｍの長方形の開口部を有する第１のメタルマスクを基板上に配置してTiN層を成膜すると、０．５ｍｍ×１０ｍｍの下部電極１１が形成される。次に、１ｍｍ×１ｍｍの正方形の開口部を有する第２のメタルマスクを用いて、開口部の中心と、下部電極１１の長方形の中心が一致するように配置してFFＯ層を成膜する。次に、第１のメタルマスクを用いて、開口部の中心がFFＯの中心と一致させて、さらに、下部電極１１の長辺方向とメタルマスクの開口部の長辺方向とが直交するように配置させて上部電極１３であるPt層を成膜することで、スピネル構造を有する材料層１２（FFＯ）の接合面積が０．５ｍｍ×０．５ｍｍの素子を得ることができた。ここで、第１のメタルマスクと第２のメタルマスクの開口部の形状をいろいろと変化させることで、スピネル構造を有する材料層１２の接合面積が異なる素子を得ることができる。

上記、実施例１−１のメモリ動作を確認するために、図５に示すＳＥＴ電圧、ＲＥＳＥＴ電圧を印加することで抵抗変化素子への書込を実施し、ＲＥＡＤ電圧で抵抗変化素子に流れる電流値を測定した。それぞれの試料の下部電極１１と上部電極１３間にパルスジェネレーターを用いてパルス電圧を印加した。ＳＥＴ電圧およびＲＥＳＥＴ電圧のパルス電圧はそれぞれ５Ｖ、―５Ｖとし、パルス幅はどちらも２５０ｎｓで実施した。ＲＥＡＤのパルス電圧は０．１Ｖ、パルス幅は２５０ｎｓで実施した。

ＳＥＴおよびＲＥＳＥＴを印加した後に読み出した電流値（抵抗値）の最大値をＲ_max、最小値をＲ_minとすると、その抵抗変化率（％）を、（Ｒ_max―Ｒ_min）／Ｒ_min×１００と定義する。ただし、R_maxやR_minは、それぞれ印加電圧／検出電流で求めた。実施例１−１の抵抗変化率は８５０％であり、書き込み、消去、読み出しの動作が確認でき、不揮発性を有する抵抗変化型の抵抗変化素子を実現できていることが分かった。また、抵抗変化率は接合面積を変えて実施しても、ほぼ同等の変化率を示すことが分かった。従って本発明の抵抗変化素子は微細化にも対応可能であると考えられる。また、少なくとも10⁷回以上の書込・消去の繰り返しを経た後でも、特性劣化が少なく、本発明の抵抗変化素子が動作安定性と再現性に優れていることが確認された。

この結果により、FFOは２５０〜４００℃（典型的には300℃）といった低温で作製できるため、システムLSIへの混載などを考慮する場合に、配線としてアルミニウムを用いたり、有機性の層間絶縁体を用いたりする場合にも適用でき、さらに６５０℃以上もの高温プロセスを用いなくても良いので、プロセス負荷が低減できる。

さらに、実施例１−１で下部電極１１として用いたTiNの代わりに、別な材料を用いた場合の検討を行った。表１にて列記した下部電極１１を用いた場合には、大きな抵抗変化率が得られ、またメモリ動作が確認できることが分かった。一方、比較例A1として示したSrRuO₃を用いた場合には、抵抗変化率が本発明に比べて、小さい値しか得られなかった。また、10²回以上の書込・消去の繰り返しを経た後で、抵抗変化が見られなくなった。

また、SrRuO₃の作製には、６５０℃以上もの高温プロセスを用いなくては作製できない。作製のためには、基板温度を６５０℃、成長時のガス圧を３Ｐａ、酸素とアルゴンの混合ガス雰囲気中（酸素分圧をアルゴンに対して２０％）で１００Ｗの投入電力にて行ったが、比較例A１では、本発明のポイントとなる、４００℃以下での作製プロセスで実現できない。このことからも、本発明の実施例の有用性が確認された。

なお、本実施例では、下部電極１１の材料に応じて、ペロブスカイト構造を有する材料層を設けた場合を検討した。下部電極１１の材料として、窒化チタンや窒化タンタル（TaN）を用いて、その上に特許文献２の実施例として記載されているペロブスカイト構造を有する材料である、Crをドープした(Ba,Sr)TiO₃やCrをドープしたSrZrO₃の作製を行ったが、いずれの場合もX線回折を用いた評価を行ってもペロブスカイト構造を有する結晶相は得られなかった。続いて、Crをドープした(Ba,Sr)TiO₃やCrをドープしたSrZrO₃の上に、さらに上部電極１３としてPtを配して、図１の素子構造を実現し、メモリ特性の評価を行ったが、メモリ特性を示さなかった。すなわち、任意の下部電極１１の材料を用いて、その上に任意の各種酸化物を形成することは困難であって、本実施例で示したような金属窒化物の下部電極１１とスピネル構造を有する材料層１２の両者との選択的な相性を見いだすことによって、抵抗変化型の抵抗変化素子として機能を有することによって確認できることが示された。

（実施例２）
実施例２−１のスピネル構造を有する材料層１２としてM'Fe₂O₄：M'= Mn_0.54Zn_0.37Fe_0.01（以下MZFFOと記す）を用いた抵抗変化素子を作製した。素子の作製は実施例１と同様な処方で行った。基板１４にはSi/熱酸化SiO₂基板（Si基板と以下示す）を用いて、TiN層を厚み400nmにて作製した。TiN層はマグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンと窒素の混合スパッタガス中で０．３Ｐａのガス圧で、印加電力２２０Wにて作製した。その上にMZFFO層を、マグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンスパッタガス中で０．６Ｐａのガス圧で、印加電力４０Wにて作製した。MZFFOの膜厚は２００ｎｍとした。作製したMZFFO膜はX線回折評価により多結晶であることが確認された。また組成比はエネルギー分散型Ｘ線マイクロアナライザー（EDX）により評価を行い同定した。上部電極１３としては、Ptを３００nmの厚みだけMZFFO上に成膜した。Ｐｔはマグネトロンスパッタ法により０．７Ｐａのアルゴン圧にて作製した。

上記実施例２のメモリ動作を確認するために、図５に示すＳＥＴ電圧、ＲＥＳＥＴ電圧を印加することで抵抗変化素子への書込を実施し、ＲＥＡＤ電圧で抵抗変化素子に流れる電流値を測定した。評価の方法は実施例１と同様である。実施例２の抵抗変化率は３０００％であり、書き込み、消去、読み出しの動作が確認でき、不揮発性を有する抵抗変化型の抵抗変化素子を実現できていることが分かった。

実施例２で用いたMZFFOの代わりに、別な組成比を有するM'Fe₂O₄：M'=MnやM'= Mn_0.5Zn_0.5を、またあるいはM'＝NiやM'= Ni_0.5Zn_0.5を用いた場合でも、抵抗変化率はそれぞれ１０００〜１５００％程度と同様の結果が得られ、またメモリ動作が確認できることから、同様に好ましいことが分かった。それぞれの結果を表２に示す。

さらに、実施例２−１〜２−５で下部電極１１として用いたTiNの代わりに、TaNを用いた場合の検討を行った。この下部電極１１を用いた場合には、大きな抵抗変化率が得られ、またメモリ動作が確認できることが分かった。なお、この際のMZFFOは多結晶であった。一方、比較例B1として示したSrRuO₃を用いた場合には、抵抗変化率が本発明に比べて、小さい値しか得られなかった。また、SrRuO₃の作製には、６５０℃以上もの高温プロセスを用いなくては作製できない。作製のためには、基板温度を６５０℃、成長時のガス圧を３Ｐａ、酸素とアルゴンの混合ガス雰囲気中（酸素分圧をアルゴンに対して２０％）で１００Ｗの投入電力にて行ったが、比較例B１では、本発明のポイントとなる、４００℃以下での作製プロセスで実現できない。このことからも、本発明の実施例の有用性が確認された。

（実施例３）
スピネル構造を有する材料層１２としてM'Fe₂O₄：M'=Co（以下CFOと記す）を用いた抵抗変化素子を作製した。基板１４にはSi/熱酸化SiO₂基板（Si基板と以下示す）を用いて、この基板上に下部電極１１となるTiN層を厚み400nmにて作製した。TiN層はマグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンと窒素の混合スパッタガス中で０．３Ｐａのガス圧で、印加電力２２０Wにて作製した。その上にCFO層を、マグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３５０℃）で、アルゴンスパッタガス中で０．６Ｐａのガス圧で、印加電力１００Wにて作製した。CFOの膜厚は２００ｎｍとした。作製したCFO膜はX線回折評価により多結晶であることが確認された。上部電極１３としては、Agを３００nmの厚みだけCFO上に成膜し、図１の構成を実現した。Agはマグネトロンスパッタ法により０．７Ｐａのアルゴン圧にて作製した。

上記実施例３のメモリ動作を確認するために、図５に示すＳＥＴ電圧、ＲＥＳＥＴ電圧を印加することで抵抗変化素子への書込を実施し、ＲＥＡＤ電圧で抵抗変化素子に流れる電流値を測定した。評価の方法は実施例１と同様である。実施例３の抵抗変化率は２００％であり、書き込み、消去、読み出しの動作が確認でき、不揮発性を有する抵抗変化素子を実現できていることが分かった。

実施例３で用いたCFOの代わりに、別な組成比を有するM'Fe₂O₄：M'=CuやM'＝Znを用いた場合でも、抵抗変化率はそれぞれ２００％程度と同様の結果が得られ、またメモリ動作が確認できることから、同様に好ましいことが分かった。

（実施例４）
スピネル構造を有する材料層１２として、M'Fe₂O₄：M'= Mn_0.54Zn_0.37Fe_0.01（以下MZFFOと記す）を用いた抵抗変化素子を作製した。基板１４には、ＭＯＳトランジスタがあらかじめ作製されている。ＭＯＳトランジスタの作製の方法については、一般的な方法であるため、ここでは詳細は割愛する。そこで、図１１Ａにて示すような基板１４に対して、トランジスタ１５のドレイン電極２１、ソース電極２２にコンタクトホール１７を空け（図１１Ｂ）、その上にコンタクト電極８１、８２となるTiN層を厚み600nmにて作製した。TiN層はマグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンと窒素の混合スパッタガス中で０．３Ｐａのガス圧で、印加電力２２０Wにて作製した。このあとＣＭＰを行い、コンタクトホール１７へ埋め込まれた電極８１、８２を設けて、図１１Ｃに示す構成を実現した。
さらにその上に、下部電極１１（および電極８３）となるTiN層を厚み200nmにて作製した。TiN層は先ほどと同様に、マグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンと窒素の混合スパッタガス中で０．３Ｐａのガス圧で、印加電力２２０Wにて作製した。下部電極１１および電極８３はフォトリソグラフィとイオンミリング法を用いてパターニングを行った（図１１Ｄ）。その後に、その上にさらにMZFFOをマグネトロンスパッタ法により２５０〜４００℃の基板温度範囲（典型的には３００℃）で、アルゴンスパッタガス中で０．６Ｐａのガス圧で、印加電力４０Wにて作製した（図１１Ｅ）。この際のMZFFOの膜厚は３００ｎｍとした。フォトリソグラフィとイオンミリング法を用いてMZFFO部分を直径０．８μｍのサイズの加工し（図１１Ｆ）、その上にポジレジストをスピンコーターにより塗布し、１２０℃にて３０分べークし、層間絶縁層２６を形成した。フォトリソグラフィによって、MZFFO層上部に直径０．５μｍのサイズのコンタクトホール１８を形成し、MZFFO層上部と電気導通が図れるように上部電極１３としてPtを厚み４００nmにて成膜した。この際のＰｔはマグネトロンスパッタ法により０．７Ｐａのアルゴン圧にて作製した。上部電極１３は所望の電極形状になるように加工を行い、図１１Ｉのような構成を実現した。

ここで作製した素子は、図２に示した概念図と対応しており、上部電極１３へのビット線３１となるとワード線となるゲート電極へのワード線３３との制御により、書き込み、消去、読み出しのメモリ性能を得ることができる。ここではゲート電極へのワード配線３３への電圧印加により、書き込み、消去、読み出しのタイミングでトランジスタをＯＮ状態とし、書き込み、消去によって得られる出力を検出し、さらに比較用の抵抗変化素子との差動出力を検出することで、読み出し信号とした。それぞれのタイミングチャートの様子は図５に示すように動作した。検出できた抵抗変化率は１５００％程度であって、書き込み・消去にともなって、安定して記録したメモリ内容の読み出しが行えた。また、少なくとも10⁷回以上の書込・消去の繰り返しを経た後でも、特性劣化が少なく、本発明の抵抗変化素子が動作安定性と再現性に優れていることが確認された。このことから不揮発メモリとして、本発明の抵抗変化素子が所望の機能を実現していることが示された。

さらに実施例４で作製した素子をアレイ状に配置することで、図４のようにランダムアクセス型の抵抗変化型の不揮発メモリを実現することができる。本実施例では４×４のアレイで１６ビットの不揮発メモリを構成し、前述したように、所定の場所の書き込み・消去・読み出しの一連の動作が図５に示したように行えることを確認した。このことから、本発明の抵抗変化素子を用いて、ランダムアクセスの抵抗変化型の不揮発メモリが実現できることが示された。

本発明の抵抗変化素子は、下部電極１１と、スピネル構造を有する材料層１２と、上部電極１３で構成され、好ましい下部電極１１とスピネル構造を有する材料層１２との相性の良い組み合わせを実現することにより、電極間に電流あるいは電圧を印加に対して、スピネル構造を有する材料層１２の抵抗が変化する。その際、変化した抵抗値が保持されることを利用して、抵抗変化素子としての機能が実現できる。本発明の抵抗変化素子は、４００℃以下といった比較的低い温度で作製できるため、システムLSIへの混載などを考慮する場合に、配線としてアルミニウムを用いたり、有機性の層間絶縁体を用いたりする場合にも適用でき、さらに６５０℃以上もの高温プロセスを用いなくても良いので、プロセス負荷が低減できるうえで、不揮発メモリやスイッチング素子、それらを用いた様々な機能デバイスへの利用を図ることができる。

本発明の抵抗変化素子は、情報通信端末などに使用される不揮発性メモリに適用される他、センサや画像表示器といったランダムアクセス機能が必要とされる電子機器全般にも適用可能である。

本発明の抵抗変化素子の構成概略図 本発明の抵抗変化素子の構成概念図 本発明の抵抗変化素子の構成概略図 本発明のアレイ状に配した抵抗変化素子の構成概念図 本発明の抵抗変化素子のメモリ動作方法を示す図 本発明の抵抗変化素子のメモリ出力検出動作説明図 本発明の抵抗変化素子の作製方法を示す図 本発明の抵抗変化素子の作製方法を示す図 本発明の抵抗変化素子の構成概略図 本発明の抵抗変化素子の構成概念図 本発明の抵抗変化素子の作製方法を示す図

符号の説明

１０ 抵抗変化素子
１１ 下部電極
１２ スピネル構造を有する材料層
１３ 上部電極
１４ 基板
１５ トランジスタ
１６ 電極
１７ コンタクトホール
１８ コンタクトホール
１９ レジスト
２０ トランジスタと接続された抵抗変化素子
２１ ドレイン電極
２２ ソース電極
２３ ゲート電極
２４ ゲート酸化層
２５ 層間絶縁膜
３０ アレイ状に配した抵抗変化素子
３１ ビット線
３３ ワード線
３５ 比較抵抗素子選択用パストランジスタ
３６ ビット線選択用パストランジスタ
３７ ワード線選択用パストランジスタ
４０ 抵抗変化素子
４３ 中間電極
８１ 電極
８２ 電極
８３ 電極
１００ 比較用抵抗素子
１０１ 負帰還回路を用いた前値増幅器
１０２ 差動増幅器を用いた主増幅器
１０３ パストランジスタ群
１０４ 比較抵抗素子群

Claims (20)

1. 下部電極と、
   上部電極と、
   前記上部電極と前記下部電極との間に配置されたスピネル構造を有する材料層とを含んで構成され、
   前記下部電極と前記上部電極との間に電流あるいは電圧を印加することで抵抗が変化し、
   前記下部電極が、金属窒化物からなる、抵抗変化素子。
2. 請求項１に記載された抵抗変化素子であって、
   前記窒化物が、窒化チタンである、抵抗変化素子。
3. 請求項１に記載された抵抗変化素子であって、
   前記スピネル構造を有する材料層がM'Fe₂O₄なる化学式で表される抵抗変化素子。ここで、M'はMn、Fe、Co、Ni、Cu、Znのうち少なくとも一つの元素を含む。
4. 請求項１に記載された抵抗変化素子であって、
   前記電流あるいは前記電圧の印加をパルスで行う、抵抗変化素子。
5. 請求項４に記載された抵抗変化素子であって、
   前記パルスが、正弦波状、矩形波状、三角波状のうち少なくとも１つである、抵抗変化素子。
6. 複数のトランジスタが設けられた基板と、
   前記基板上に設けられた複数の下部電極と、
   複数の上部電極と、
   前記複数の上部電極と前記複数の下部電極との間に配置されたスピネル構造を有する材料層とを含み、
   前記複数の下部電極あるいは前記複数の上部電極が、前記複数のトランジスタと電気的に接続されて構成され、前記下部電極と前記上部電極との間に電流あるいは電圧を印加することで抵抗が変化し、
   下部電極が金属窒化物からなる、不揮発性メモリ。
7. 請求項６に記載された不揮発性メモリであって、
   前記窒化物が、窒化チタンである、不揮発性メモリ。
8. 請求項６に記載された不揮発性メモリであって、
   前記複数の下部電極あるいは前記複数の上部電極が、前記複数のトランジスタのソース電極あるいはドレイン電極に接続されてなる、不揮発性メモリ。
9. 請求項６に記載された不揮発性メモリであって、
   前記スピネル構造を有する材料層がM'Fe₂O₄なる化学式で表される、不揮発性メモリ。ここで、M'はMn、Fe、Co、Ni、Cu、Znのうち少なくとも一つの元素を含む。
10. 請求項６に記載された不揮発性メモリであって、
    前記電流あるいは前記電圧の印加をパルスで行う、不揮発性メモリ。
11. 請求項１０に記載された不揮発性メモリであって、
    前記パルスが、正弦波状、矩形波状、三角波状のうち少なくとも１つである、不揮発性メモリ。
12. 下部電極と、
    上部電極と、
    前記上部電極と前記下部電極との間に配置されたスピネル構造を有する材料層とを含んで構成され、
    前記下部電極と前記上部電極との間に電流あるいは電圧を印加することで抵抗が変化し、
    前記下部電極が、金属窒化物からなる、抵抗変化素子の製造方法であって、
    ４００℃以下の温度下で下部電極を形成する下部電極形成工程、
    前記下部電極上にスピネル構造を有する材料層を４００℃以下の温度下で形成する材料層形成工程、および
    前記材料層上に上部電極を４００℃以下の温度下で形成する上部電極形成工程、を有する抵抗変化素子の製造方法。
13. 請求項１２に記載された抵抗変化素子の製造方法であって、
    前記スピネル構造を有する材料層がM'Fe₂O₄なる化学式で表される抵抗変化素子の製造方法。ここで、M'はMn、Fe、Co、Ni、Cu、Znのうち少なくとも一つの元素を含む。
14. 請求項１２に記載された抵抗変化素子の製造方法であって、
    前記電流あるいは前記電圧の印加をパルスで行う、抵抗変化素子の製造方法。
15. 請求項１４に記載された抵抗変化素子の製造方法であって、
    前記パルスが、正弦波状、矩形波状、三角波状のうち少なくとも１つである、抵抗変化素子の製造方法。
16. 複数のトランジスタが設けられた基板と、
    前記基板上に設けられた複数の下部電極と、
    複数の上部電極と、
    前記複数の上部電極と前記複数の下部電極との間に配置されたスピネル構造を有する材料層とを含み、
    前記複数の下部電極あるいは前記複数の上部電極が、それぞれ前記複数のトランジスタと電気的に接続されて構成され、前記下部電極と前記上部電極との間に電流あるいは電圧を印加することで抵抗が変化し、
    前記下部電極が、金属窒化物からなる、不揮発性メモリの製造方法であって、
    ４００℃以下の温度下で下部電極を形成する下部電極形成工程、
    前記下部電極上にスピネル構造を有する材料層を４００℃以下の温度下で形成する材料層形成工程、および
    前記材料層上に上部電極を４００℃以下の温度下で形成する上部電極形成工程、を有する不揮発性メモリの製造方法。
17. 請求項１６に記載の不揮発性メモリの製造方法であって、
    前記下部電極形成工程と材料層形成工程との間に、前記下部電極の一部を酸化する下部電極酸化工程をさらに有している、不揮発性メモリの製造方法。
18. 請求項１６に記載された不揮発性メモリの製造方法であって、
    前記スピネル構造を有する材料層がM'Fe₂O₄なる化学式で表される不揮発性メモリの製造方法。ここで、M'はMn、Fe、Co、Ni、Cu、Znのうち少なくとも一つの元素を含む。
19. 請求項１６に記載された不揮発性メモリの製造方法であって、
    前記電流あるいは前記電圧の印加をパルスで行う、不揮発性メモリの製造方法。
20. 請求項１９に記載された不揮発性メモリの製造方法であって、
    前記パルスが、正弦波状、矩形波状、三角波状のうち少なくとも１つである、不揮発性メモリの製造方法。
    
    
    
    

Images