JP2008171870A - 抵抗変化型メモリとその製造方法 - Google Patents

Abstract

【課題】従来の抵抗変化型メモリとは異なり、製造工程の削減が可能で、生産性に優れる構造を有するクロスポイント型の抵抗変化型メモリと、その製造方法とを提供する
【解決手段】基板上に、帯状の下部電極と、下部電極と交差する帯状の上部電極と、下部および上部電極の交差部に位置する、双方の電極に狭持された抵抗変化部とを有する多層構造体が配置され、抵抗変化部は電気抵抗値が異なる２以上の状態を有し、双方の電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化し、抵抗変化部の前記状態に対してビットが割り当てられ、多層構造体は、下部電極と交差し、下部電極との交差部に配置されたプラグを介して当該電極に駆動電圧または電流を供給する帯状の配線電極をさらに有し、多層構造体において、抵抗変化部とプラグとが絶縁部により互いに絶縁された状態で同一の層内にあるメモリとする。
【選択図】図１

Description

本発明は、電極を介した駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化部を有し、抵抗変化部の電気抵抗値の状態に対してビットが割り当てられた抵抗変化型メモリとその製造方法とに関する。

メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Dynamic Random Access Memory）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。

微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗値Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されており、このような抵抗変化型メモリ素子として、駆動電圧または電流の印加により電気抵抗値Ｒが変化する抵抗変化素子の開発が進められている。抵抗変化素子は、電気抵抗値が異なる２以上の状態を有しており、当該各状態に対してビットを割り当てることにより、抵抗変化型メモリを構築できる。

抵抗変化型メモリは、通常、下部電極および上部電極と、双方の上記電極に狭持された抵抗変化部とを含む多層構造体により構成され、当該電極を介する抵抗変化部への駆動電圧または電流の印加、および、当該電極を介する抵抗変化部の上記状態の検知により、機能する。

抵抗変化型メモリとしては、特許文献１に開示されているような、帯状の下部電極（例えば、文献１におけるワード線）と帯状の上部電極（例えば、文献１におけるビット線）との交差部（クロスポイント部）に抵抗変化部を配置した構造を有する「クロスポイント型」のメモリが一般的である。クロスポイント型のメモリとすることにより、メモリアレイ部の面積を低減でき、大容量のメモリ製造が可能となる。

なお、抵抗変化部としては、文献１に開示されているペロブスカイト酸化物が代表的である。このような酸化物として、例えば特許文献２にはＰｒ_0.7Ｃａ_0.3ＭｎＯ₃（ＰＣＭＯ）が、特許文献３にはＢａＳｒＴｉＣｒＯ₃（ＢＳＴＣＯ）を含む各種の酸化物が開示されている。
特開２００３−１９７８７７号公報 米国特許第６２０４１３９号 特表２００２−５３７６２７号公報

クロスポイント型メモリの１種に、下部電極に駆動電圧または電流を供給するための配線電極をさらに備え、当該配線電極と下部電極とを導電性のプラグで接続した構造を有するメモリがある（例えば、図８を参照）。なお、図８における各符号は、１０１が抵抗変化型メモリ、１１１が下部電極、１１２が抵抗変化部、１１３が上部電極、１１４が抵抗変化素子部、１１５が配線電極、１１６がプラグ、ならびに、１１７〜１２０が絶縁層である。図８に示すメモリ１０１において、下部電極１１１は紙面の左右方向に、上部電極１１３および配線電極１１５は紙面の表裏方向に伸張する帯状の電極であり、下部電極１１１と上部電極１１３の交差部に、双方の電極に狭持されるようにして抵抗変化部１１２が配置されている。

メモリ１０１は、通常、以下のようにして製造される。最初に、基板１１０上に下部電極１１１および絶縁層１１７を形成し、形成した絶縁層１１７における抵抗変化部１１２を形成する部分に開口部を設け、設けた開口部に、駆動電圧または電流により抵抗変化を起こす材料を堆積させて抵抗変化部１１２を形成する。次に、絶縁層１１８を形成し、形成した絶縁層１１８における上部電極１１３を形成する部分に開口部を設け、設けた開口部に上部電極１１３を形成する。次に、絶縁層１１９を形成した後、下部電極１１１が露出するように、絶縁層１１７〜１１９の３層を貫通する開口部を設け、設けた開口部にプラグ１１６を形成する。最後に、絶縁層１２０を形成し、形成した絶縁層１２０における配線電極１１５を形成する部分に開口部を設け、設けた開口部に配線電極１１５を形成し、メモリ１０１とする。

このように、従来のメモリ１０１の製造にあたっては、下部電極１１１上に抵抗変化部１１２および上部電極１１３を形成した後に（即ち、抵抗変化素子部１１４を形成した後に）プラグ１１６を別途形成し、さらにその後、配線電極１１５を形成する方法が一般的であるが、各電極およびプラグの基板からの距離（レベル）が揃っていないために、それぞれ個別に絶縁層および開口部の形成を行わねばならず、製造工程が煩雑になっていた。

本発明は、このような従来のクロスポイント型メモリとは異なり、製造工程の削減が可能で、生産性に優れる構造を有するクロスポイント型の抵抗変化型メモリと、その製造方法とを提供することを目的とする。

本発明の抵抗変化型メモリでは、基板上に、帯状の下部電極と、前記下部電極と交差する帯状の上部電極と、前記下部電極および前記上部電極の交差部に位置する、双方の前記電極に狭持された抵抗変化部とを有する多層構造体が配置されている。前記抵抗変化部は、電気抵抗値が異なる２以上の状態を有し、双方の前記電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する。本発明のメモリでは、前記抵抗変化部の前記状態に対してビットが割り当てられている。前記多層構造体は、前記下部電極と交差し、前記下部電極との交差部に配置されたプラグを介して当該電極に駆動電圧または電流を供給する帯状の配線電極をさらに有する。前記多層構造体において、前記抵抗変化部と前記プラグとは、第１の絶縁部により互いに絶縁された状態で、同一の層内にある。

本発明の抵抗変化型メモリの製造方法は、上記本発明の抵抗変化型メモリの製造方法であって、基板上に、帯状の下部電極ならびに絶縁層を順に形成した後に、前記絶縁層に、前記下部電極に達する第１および第２の開口部を形成する工程と、前記第１および第２の開口部に、それぞれ、抵抗変化部およびプラグを埋め込み形成することにより、前記第１および第２の開口部間に残った前記絶縁層を第１の絶縁部として、当該絶縁部により互いに絶縁された状態で同一の層内にある前記抵抗変化部および前記プラグを形成する工程と、前記下部電極と交差し、かつ、前記下部電極とともに前記抵抗変化部を狭持するように、帯状の上部電極を形成する工程と、前記下部電極と交差し、かつ、前記下部電極とともに前記プラグを狭持するように、帯状の配線電極を形成する工程とを含む。

本発明のメモリでは、下部電極、上部電極および抵抗変化部の他に、下部電極と交差し、当該電極に駆動電圧または電流を印加する帯状の配線電極、ならびに、下部電極と配線電極とを電気的に接続し、配線電極から下部電極へ供給する駆動電圧または電流のパスとなるプラグ、を有する多層構造体とするとともに、抵抗変化部とプラグとを、絶縁部により互いに絶縁された状態で同一の層内に配置している。このようなメモリは、抵抗変化部およびプラグの基板からの距離（レベル）が揃っているため、その製造時に、絶縁層に対する抵抗変化部およびプラグの形状に対応する開口部の形成を同時に行うことができる。即ち、本発明のメモリは、従来のメモリに比べて、その製造工程の削減が可能であり、生産性に優れている。

また本発明のメモリは、帯状の下部電極と帯状の上部電極との交差部に抵抗変化部を配置したクロスポイント型メモリである。このため本発明のメモリでは、メモリアレイ部の面積を低減でき、大容量のメモリの構築がより容易となる。

本発明の製造方法では、下部電極上に形成した絶縁層に、下部電極に達する第１および第２の開口部を形成し、形成した開口部に、抵抗変化部およびプラグを埋め込み形成している。このような製造方法では、第１および第２の開口部を同時に形成できるため、基板上に下部電極、抵抗変化部および上部電極を形成した後に（即ち、抵抗変化素子部を形成した後に）、下部電極と配線電極とを電気的に接続するプラグを別途形成する従来の製造方法に比べて、製造工程を削減でき、より低コストで抵抗変化型メモリを製造できる。

以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。

図１に示す抵抗変化型メモリ１は、基板１０と、帯状の下部電極１１と、下部電極１１と交差する帯状の上部電極１３と、下部電極１１および上部電極１３に狭持された抵抗変化部１２とを備える。抵抗変化部１２は、下部電極１１と上部電極１３との交差部に位置している。下部電極１１、抵抗変化部１２および上部電極１３は、多層構造体１８として、互いに接するように、上記順に基板１０上に配置されている。なお、図１に示すメモリ１において、下部電極１１は紙面の左右方向に、上部電極１３は紙面の表裏方向に伸張している。

抵抗変化部１２は、下部電極１１および上部電極１３と接合しており、双方の上記電極とともに抵抗変化素子部１４を形成している。抵抗変化部１２は、また、電気抵抗値が異なる２以上の状態を有し、下部電極１１および上部電極１３を介した駆動電圧（電流）の印加により上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。典型的には、抵抗変化部１２は、相対的に高抵抗の状態（状態Ａ）と相対的に低抵抗の状態（状態Ｂ）との２つの状態を有し、駆動電圧（電流）の印加により、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。メモリ１では、抵抗変化部１２のこのような状態に対して、ビットが割り当てられている。

多層構造体１８は、抵抗変化素子部１４の他に、帯状の下部電極１１と交差する帯状の配線電極１５と、下部電極１１と配線電極１５との交差部に配置されたプラグ１６とをさらに有する。プラグ１６は、下部電極１１および配線電極１５に狭持された状態で双方の上記電極と電気的に接続されており、プラグ１６を介して、配線電極１５から下部電極１１に駆動電圧（電流）を供給できる。なお、図１に示すメモリ１において、配線電極１５は紙面の表裏方向に伸張している。

多層構造体１８では、抵抗変化部１２とプラグ１６とは、絶縁部（第１の絶縁部）１７により互いに絶縁された状態で、同一の層１８ａ内にある。換言すれば、メモリ１における抵抗変化部１２とプラグ１６とは、絶縁部１７により互いに絶縁された状態で、多層構造体１８に含まれる複数の層から選ばれる一つの層１８ａ内に配置されている。さらに換言すれば、多層構造体１８を構成する層の一つである層１８ａは、抵抗変化部１２およびプラグ１６と、両者を電気的に分離する絶縁部１７とを有するともいえる。

このような構成を有するメモリ１は、例えば、後述する本発明の製造方法に示すように、抵抗変化部１２およびプラグ１６を同一の工程により形成できるため、従来のメモリに比べてその製造工程の削減が可能であり、生産性に優れている。

また、メモリ１は、抵抗変化部１２が下部電極１１と上部電極１３との交差部に配置されたクロスポイント型のメモリであり、メモリアレイ部の面積を低減でき、さらなる大容量化を図ることができる。

なお、「下部電極」および「上部電極」における「下部」および「上部」との用語は、物理的な上下関係を意味するのではなく、抵抗変化部１２を狭持する一対の電極のそれぞれを区別するために便宜的に用いている用語である。「下部電極」および「上部電極」は、別の呼び方をすれば、それぞれ、「第１の電極」および「第２の電極」とすることもできる。

図２に、図１に示すメモリ１をその上方から見た平面図を示す。図２の断面Ａ−Ａが図１に相当する。

図１、２に示すように、メモリ１では、下部電極１１と上部電極１３とが直交している。本発明のメモリでは、下部電極１１と上部電極１３とは交差していればよく、必ずしも直交している必要はないが、双方の上記電極が直交することにより、より高集積化されたメモリとすることができる。

メモリ１では、上部電極１３と配線電極１５とは、絶縁部（第２の絶縁部）１９により互いに絶縁された状態で同一の層１８ｂ内にある。換言すれば、メモリ１における上部電極１３と配線電極１５とは、絶縁部１９により互いに絶縁された状態で、多層構造体１８に含まれる複数の層から選ばれる一つの層１８ｂ内に配置されている。本発明のメモリは、必ずしもこのような構成でなくてもよく、例えば、上部電極と配線電極とが多層構造体における互いに異なる層にあってもよいが、上部電極１３と配線電極１５とが同一の層１８ｂ内にある場合、上部電極１３と配線電極１５とを同一の工程により形成できるため、さらなる製造工程の削減が可能となる。なお、多層構造体１８を構成する層の一つである層１８ｂに着目すると、層１８ｂは、上部電極１３および配線電極１５と、両者を電気的に分離する絶縁部１９とを有するともいえる。

メモリ１では、上部電極１３と配線電極１５とが互いに平行である。本発明のメモリは、必ずしもこのような構成でなくてもよいが、メモリ１のように上部電極１３と配線電極１５とが同一の層内にある場合、両者は互いに平行であることが好ましい。

図２に示すように、メモリ１では、多層構造体１８を構成する層に垂直な方向から見たときに、プラグ１６の断面積が抵抗変化部１２の断面積よりも大きい。本発明のメモリでは、抵抗変化部１２およびプラグ１６の上記断面積が、必ずしもこの関係を満たしていなくてもよいが、この関係を満たすことにより、特性がより安定したメモリとすることができる。なお、これ以降「断面積」とは、多層構造体を構成する層に垂直な方向から見たときの断面積をいう。

抵抗変化部１２の断面積は特に限定されないが、例えば、０．００２５〜０．２５μｍ²程度である。当該断面積は、メモリ１として必要な特性、あるいは、抵抗変化部１２を構成する材料などに応じて適宜設定すればよい。

プラグ１６の断面積は特に限定されないが、通常、０．００２５〜０．５０μｍ²程度である。当該断面積が過度に大きいとメモリアレイの面積増大につながる。当該断面積が過度に小さいと、プラグ１６における駆動電圧（電流）の損失が過大となり、メモリとしての安定性が損なわれることがある。

抵抗変化部１２およびプラグ１６を構成する材料の種類は特に限定されず、それぞれ、抵抗変化素子の抵抗変化部として一般的に用いられる材料、および、導電性を有する材料を用いればよい。抵抗変化部として一般的に用いられる材料としては、例えば、金属酸化物、より具体的には、酸化鉄、酸化ニッケルおよび酸化銅などの遷移金属酸化物が挙げられる。導電性を有する材料としては、例えば、白金（Ｐｔ）などが挙げられる。

本発明のメモリでは、抵抗変化部１２とプラグ１６とが、同一の組成を有する材料から構成されていてもよい。この場合、抵抗変化部１２とプラグ１６とを同時に形成でき、より生産性に優れるメモリとすることができる。

ただし、メモリとしての機能を考えると、抵抗変化部１２とは異なり、プラグ１６の電気抵抗値は駆動電圧（電流）による変化を起こすことなく一定であることが好ましい。本発明のメモリでは、後述する絶縁破壊工程により、このようなメモリ、即ち、抵抗変化部１２とプラグ１６とが同一の組成を有する材料から構成されていながら、プラグ１６を構成する上記材料の電気抵抗値を、駆動電圧（電流）が印加されても一定としたメモリとすることも可能である。なお、場合によっては、抵抗変化部１２がとりうる最も低い電気抵抗値以下の電気抵抗値を有するプラグ１６とすることもできる。

本発明のメモリでは、抵抗変化部１２とプラグ１６とが、同一の組成を有する材料から構成されていてもよいことに着目すると、本発明のメモリにおける抵抗変化部１２およびプラグ１６から選ばれる少なくとも１つが、遷移金属酸化物からなってもよいといえる。

遷移金属酸化物の種類は特に限定されず、例えば、酸化鉄、酸化ニッケルおよび酸化銅から選ばれる少なくとも１種であればよい。なかでも、メモリとして機能するために十分な抵抗変化特性を確保しながら、より低コストのメモリを製造できることから、遷移金属酸化物が鉄酸化物であることが好ましい。

上記鉄酸化物の組成は、当該酸化物から構成される抵抗変化部１２が電気抵抗値が異なる２以上の状態を有し、かつ、下部電極１１および上部電極１３を介した駆動電圧（電流）の印加により上記２以上の状態から選ばれる１つの状態から他の状態へと変化できる限り特に限定されないが、例えば、γＦｅ₂Ｏ₃、あるいは、スピネル構造を有する鉄酸化物であるＦｅ₃Ｏ₄などが挙げられる。

抵抗変化部１２およびプラグ１６を構成する材料の組成は、例えば、オージェ電子分光法、Ｘ線回折による結晶構造解析、赤外分光法、ラマン分光法などの一般的な分析手法により評価できる。

図３に、本発明の抵抗変化型メモリの別の一例を示す。図３に示すメモリ２１では、下部電極１１と交差する配線電極１５が２つ（１５ａ、１５ｂ）あり、下部電極１１がこの２つの配線電極１５ａ、１５ｂと、それぞれプラグ１６ａ、１６ｂを介して電気的に接続されている。本発明のメモリは、このように、１つの下部電極と交差する配線電極が２以上あり、当該下部電極が、上記プラグを介して少なくとも２つの当該配線電極と電気的に接続されていてもよい。このようなメモリは、その製造時、より具体的には後述する絶縁破壊工程時に、プラグを構成する材料が絶縁破壊される電圧を上記少なくとも２つの配線電極間に印加することで、抵抗変化部を構成する材料と同一の組成を有する材料からなりながらも、その電気抵抗値が一定であるプラグを形成できるため、より生産性に優れるメモリとすることができる。

図３に示すメモリ２１は、配線電極１５およびプラグ１６を２つずつ有する以外は、基本的に図１に示すメモリ１と同様の構成を有する。例えば、メモリ２１における多層構造体２２では、抵抗変化部１２とプラグ１６ａ、１６ｂとは、絶縁部１７により互いに絶縁された状態で同一の層２２ａ内にあり、上部電極１３と配線電極１５ａ、１５ｂとは、絶縁部１９により互いに絶縁された状態で同一の層２２ｂ内にある。

図４に、本発明のメモリのまた別の一例を示す。図４に示すメモリ３１では、下部電極１１と交差する上部電極１３が２以上あり、下部電極１１と上部電極１３の交差部の各々に抵抗変化部１２が配置されている。本発明のメモリは、このように、１つの下部電極と交差する上部電極が２以上あり、少なくとも２つの、下部電極と上部電極の交差部に抵抗変化部が配置されていてもよい。このようなメモリは、抵抗変化素子部１４を２以上含むので、多値化されたメモリとすることができる。

図４に示すメモリ３１は、２以上の上部電極１３および抵抗変化部１２を有する以外は、基本的に図３に示すメモリ２１と同様の構成を有する。例えば、メモリ３１における多層構造体３２では、抵抗変化部１２とプラグ１６ａ、１６ｂとは、絶縁部１７により互いに絶縁された状態で同一の層３２ａ内にあり、上部電極１３と配線電極１５ａ、１５ｂとは、絶縁部１９により互いに絶縁された状態で同一の層３２ｂ内にある。

図１〜４に示すメモリでは、図示されている下部電極１１は１つであるが、本発明のメモリは２以上の下部電極１１を備えていてもよい。例えば、２以上の下部電極１１がストライプ状に配置されたメモリであってもよく、この場合、多値化によるメモリアレイの構築がより容易となる。２以上の下部電極１１がストライプ状に配置されたメモリであって、図４に示すように、各々の下部電極１１と交差する上部電極１３が２以上あり、下部電極１１と上部電極１３の交差部に抵抗変化部１２が配置されたメモリとすることにより、いわゆるＸ−Ｙ配置がなされたメモリアレイを構築できる。

本発明の抵抗変化型メモリでは、下部電極１１、抵抗変化部１２、上部電極１３、配線電極１５およびプラグ１６を備える多層構造体１８（あるいは２２、３２）が、基板１０上に多段に配置されていてもよい。この場合、メモリの多値化がより容易となる。

このような、多層構造体が多段に配置されたメモリの一例を図５に示す。図５に示すメモリ４１では、基板１０上に、図４に示す多層構造体３２が３段（３２Ａ、３２Ｂ、３２Ｃ）配置されている。また、メモリ４１では、１段目の多層構造体３２Ａの上部電極１３および２段目の多層構造体３２Ｂの上部電極１３、ならびに、２段目の多層構造体３２Ｂの下部電極１１および３段目の多層構造体３２Ｃの下部電極１１が共通化されている。このように電極を共通化することにより、より高集積化されたメモリを構築できる。なお、メモリ４１では、上記電極の共通化がなされているため、１段目および３段目の多層構造体３２Ａ、３２Ｃにおける下部電極１１および上部電極１３の基板１０に対する位置関係と、２段目の多層構造体３２Ｂにおける上記位置関係とが逆になっている。

下部電極１１および上部電極１３は、基本的に導電性を有していればよく、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、またはこれらの合金や多層膜、またはこれらの酸化物やスズ添加インジウム酸化物（ＩＴＯ）など、あるいはＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）のような窒化物、その他、弗化物、炭化物、硼化物、シリサイドなどによって形成できるものなどからなればよい。

下部電極１１および上部電極１３は帯状であればよく、その幅（ライン幅）は特に限定されないが、通常、０．０５〜０．５０μｍ程度の範囲である。

配線電極１５も同様に、基本的に導電性を有していればよく、例えば、下部電極１１および上部電極１２と同様の材料からなればよい。

配線電極１５は帯状であればよく、その幅（ライン幅）は特に限定されないが、通常、０．０５〜０．５０μｍ程度の範囲である。

基板１０は、例えば、シリコン（Ｓｉ）基板であればよく、この場合、本発明の抵抗変化型メモリと半導体素子との組み合わせがより容易となる。基板１０における下部電極１１に接する表面が酸化されていてもよい（基板１０の表面に酸化膜が形成されていてもよい）。また、下部電極１１が基板１０に埋め込まれていてもよい。なお、本明細書では、トランジスタやコンタクトプラグなどを形成した加工済みの基体も、「基板」と称する。

第１の絶縁部１７および第２の絶縁部１９は、それぞれ、抵抗変化部１２とプラグ１６と、および、上部電極１３と配線電極１５と、を互いに絶縁できればよく、例えば、ＳｉＯ₂、Ａｌ₂Ｏ₃など、半導体素子の絶縁部に一般的に用いられる材料からなればよい。また、絶縁部１７、１９は、レジスト材料のような有機材料であってもよく、この場合、スピナーコーティングなどにより簡便に絶縁部１７、１９を形成できるため、凹凸を有する面上に絶縁部を形成する場合においても、自らの表面が平坦な絶縁部１７、１９の形成が容易となる。このような有機材料としては、例えば、ポリイミドが挙げられる。

図６Ａ〜図６Ｆに、本発明の製造方法の一例を示す。

最初に、基板１０上に、下部電極１１および絶縁層５５を順に形成する（図６Ａ）。なお、図６Ａに示す下部電極１１の形状は、紙面の左右方向に伸張する帯状である。図６Ａには１つの下部電極１１のみ図示しているが、必要に応じて、２以上の下部電極１１を、例えばストライプ状に、形成してもよい。また、形成する絶縁層５５の厚さは、後の工程で形成する抵抗変化部１２に必要な厚さとすればよく、この厚さは、通常、０．１０〜０．５０μｍ程度である。

次に、絶縁層５５に、下部電極１１に達する（下部電極１１が露出する）第１の開口部５１および第２の開口部５２を形成する（図６Ｂ）。開口部５１は、後の工程において抵抗変化部１２が埋め込み形成される部分であり、開口部５２は、後の工程においてプラグ１６が埋め込み形成される部分である。

絶縁層５５に開口部５１、５２を形成する際に、相対的に小さい断面積を有する開口部５１と、相対的に大きな断面積を有する開口部５２とを形成してもよい。この場合、図１、２に示すような、プラグ１６の断面積が抵抗変化部１２の断面積よりも大きいメモリを形成できる。

次に、開口部５１および開口部５２に、それぞれ、抵抗変化部１２およびプラグ１６を埋め込み形成する（図６Ｃ）。この埋め込み形成により、抵抗変化部１２およびプラグ１６を、開口部５１、５２間に残った絶縁層５５を第１の絶縁部１７として、当該絶縁部１７により互いに絶縁された状態で、同一の層２２ａ内に形成できる。

次に、上記形成した抵抗変化部１２、プラグ１６および絶縁部１７の全体上に、絶縁層５６を形成する（図６Ｄ）。

次に、絶縁層５６に、形成する上部電極１３の形状に対応し、抵抗変化部１２に達する（抵抗変化部１２が露出する）第３の開口部５３と、形成する配線電極１５の形状に対応し、プラグ１６に達する（プラグ１６が露出する）第４の開口部５４とを形成する（図６Ｅ）。

最後に、開口部５３および開口部５４に、それぞれ、上部電極１３および配線電極１５を埋め込み形成する（図６Ｆ）。この埋め込み形成により、上部電極１３および配線電極１５を、開口部５３、５４間に残った絶縁層５６を第２の絶縁部１９として、当該絶縁部１９により互いに絶縁された状態で、同一の層２２ｂ内に形成でき、図３に示すメモリ２１とすることができる。

なお、図６Ｆには１つの上部電極１３のみ図示しているが、必要に応じて、２以上の上部電極１３を、例えばストライプ状に、形成してもよい。そのためには、例えば、図６Ｅに示す工程において、２以上のストライプ状の開口部５３を形成すればよい。２以上の下部電極１１および２以上の上部電極１３を形成することにより、いわゆるＸ−Ｙ配置がなされたメモリを形成できる。

本発明の製造方法では、従来の製造方法のように、下部電極、抵抗変化部および上部電極を含む抵抗変化素子部を形成した後に、下部電極と配線電極とを電気的に接続するプラグを別途形成するのではなく、下部電極１１上に形成した絶縁層５５に、下部電極１１に達する開口部５１、５２を形成し、形成した開口部５１、５２に、抵抗変化部１２とプラグ１６とを埋め込み形成している。このような方法では、開口部５１および５２を同時に形成できるため、従来の製造方法に比べて製造工程を削減でき、より低コストでメモリを製造できる。

本発明の製造方法では、同一の材料を用いて抵抗変化部１２およびプラグ１６を形成してもよい。この場合、開口部５１、５２を同時に形成できるだけではなく、さらに、当該各開口部に、抵抗変化部１２とプラグ１６とを同時に形成することができるため、さらなる製造工程の削減が可能となる。

抵抗変化部１２およびプラグ１６の形成に用いる材料は、本発明のメモリの説明において上述した材料であればよい。

本発明の製造方法では、開口部５１にプラグ１６を形成する工程の後に、形成したプラグ１６に、当該プラグを構成する材料の絶縁破壊が引き起こされる電圧または電流を印加して、プラグ１６の電気抵抗値を、駆動電圧（電流）が印加されても一定とする（プラグ１６の電気抵抗値を一定化させる）工程（絶縁破壊工程）をさらに含んでいてもよい。

絶縁破壊が引き起こされる電圧または電流は、上記材料の種類によっても異なるが、鉄酸化物などの遷移金属酸化物では、一般に、２．５×１０^-3Ｖ／ｃｍ程度以上の電界の印加により絶縁破壊が引き起こされる。即ち、遷移金属酸化物を絶縁破壊させるために印加する電圧または電流は、上記値以上の電界が印加される電圧または電流であればよく、プラグ１６の厚さなどにもよるが、通常、電圧にして５Ｖ以上、電流にして数百μＡ以上であればよい。

絶縁破壊のために印加する電圧または電流は、パルス状の電圧または電流であってもよい。パルス状の電圧または電流を印加することによって、絶縁破壊後におけるプラグ１６の電気抵抗値のバラツキを低減できる。

またこのとき、基板１０を含む全体を昇温させてもよく（例えば、１００〜４００℃程度の範囲、典型的な一例として１２５℃）、昇温によって、より低い電圧または電流で絶縁破壊させることができる。

図６Ｆに示すメモリ２１において、形成したプラグ１６に、当該プラグを構成する材料を絶縁破壊させる電圧または電流を印加するためには、メモリ２１が有する一対の配線電極１５間に上記電圧または電流を印加すればよい。この方法では、抵抗変化部１２に悪影響を及ぼすことなく、プラグ１６を絶縁破壊させ、その電気抵抗値を駆動電圧（電流）が印加されても一定とすることができる。なお、配線電極１５間に印加する電圧または電流は、必要に応じて、その印加中に極性を反転させてもよい。

図６Ａ〜図６Ｆに示す方法では、開口部５３、５４への埋め込み形成により、上部電極１３の形成と配線電極１５の形成とを同時に行っている。本発明の製造方法では、上部電極１３および配線電極１５の形成方法は特に限定されず、例えば、双方の電極を同時に形成しなくてもよいが、双方の電極を同時に形成することにより、さらなる製造工程の削減が可能となる。

下部電極１１、上部電極１３、抵抗変化部１２、プラグ１６、絶縁層５５および絶縁層５６などは、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより形成すればよい。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）などの蒸着法、イオンプレーティング法などを用いればよい。これらＰＶＤ(Physical Vapor Deposition)法の他に、ＣＶＤ(Chemical Vapor Deposition)法、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、メッキ法、ＭＯＤ(Metal Organic Decomposition)法、あるいは、ゾルゲル法などを用いてもよい。

絶縁層５５への開口部５１、５２の形成、および、絶縁層５６への開口部５３、５４の形成など、各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ(Reactive Ion Etching)、ＦＩＢ(Focused Ion Beam)などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ(Electron Beam)法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。

抵抗変化部１２およびプラグ１６の埋め込み形成などに必要となる、各層表面の平坦化には、例えば、ＣＭＰ(Chemical Mechanical Polishing)、クラスター−イオンビームエッチングなどを用いればよい。

駆動電圧または電流は、下部電極１１および上部電極１３を介して、即ち、配線電極１５および上部電極１３を介して、抵抗変化部１２に印加すればよい。駆動電圧（電流）の印加により、抵抗変化部１２、即ち抵抗変化素子部（メモリ素子）１４、は、例えば、相対的に高抵抗である状態Ａから相対的に低抵抗である状態Ｂへと変化するが、変化後の状態は、抵抗変化部１２に駆動電圧（電流）が再び印加されるまで保持され、駆動電圧（電流）の再印加により再び変化する。

このように抵抗変化部１２、即ち素子１４、では、その電気抵抗値を、新たな駆動電圧（電流）の印加時まで保持できるため、抵抗変化部１２（素子１４）における上記状態を検出する機構（即ち、電気抵抗値を検出する機構）と組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」）ことにより、不揮発性の抵抗変化型メモリ（あるいは、２つ以上の抵抗変化部１２（素子１４）が配列したメモリアレイ）を構築できる。また、このような状態の変化を少なくとも２回以上繰り返して行うことができ、信頼性のある不揮発性ランダムアクセスメモリを構築できる。

駆動電圧または電流は、抵抗変化部１２が状態Ａにあるときと、状態Ｂにあるときとの間で必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、抵抗変化部１２の状態により異なっていてもよい。即ち、本明細書における「駆動電圧または電流」とは、抵抗変化部１２がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。

抵抗変化部１２に印加する駆動電圧は、通常、０．５〜３Ｖ（典型的には１．５Ｖ）程度である。ただし、本発明のメモリでは、駆動電圧は配線電極１５と上部電極１３との間に印加されるが、双方の上記電極間にはプラグ１６が配置されており、プラグ１６において電圧降下が生じるため、双方の上記電極間に印加する駆動電圧は、通常、上記値よりも大きくする必要がある。

駆動電圧または電流は、パルス状（パルス電圧または電流パルス）であることが好ましい。この場合、構築した抵抗変化型メモリにおける消費電力の低減やスイッチング効率の向上を図ることができる。

パルスの形状は特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。

メモリとしての駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。抵抗変化部１２の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、および、早い応答速度の並立を図るためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部／立ち下がり部を適度なスロープ形状とした台形波状であることが好ましい。正弦波状や台形波状のパルスは、抵抗変化部１２の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、抵抗変化部１２の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。

抵抗変化部１２には電圧を印加することが好ましく、この場合、抵抗変化部１２のさらなる微細化や、メモリとしての高集積化がより容易となる。上記状態Ａおよび状態Ｂの２つの状態が存在する抵抗変化部１２の場合、下部電極１１と上部電極１３との間に電位差を発生させる（配線電極１５と上部電極１３との間に電位差を発生させる）電位差印加機構を用い、例えば、下部電極１１の電位に対して上部電極１３の電位が正となるようなバイアス電圧（正バイアス電圧）を抵抗変化部１２に印加することにより、抵抗変化部１２を状態Ａから状態Ｂへと変化させ、下部電極１１の電位に対して上部電極１３の電位が負となるようなバイアス電圧（負バイアス電圧）を抵抗変化部１２に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、抵抗変化部１２を状態Ｂから状態Ａへ変化させてもよい。電位差印加機構としては、例えば、パルスジェネレータを用いればよい。

本発明の抵抗変化型メモリは、任意の半導体素子と組み合わせることができる。

以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。

本実施例では、下部電極が基板に埋め込まれていることを除き、基本的に図３に示す抵抗変化型メモリ２１と同様の構成を有するメモリを作製し、その抵抗変化部における抵抗変化特性を評価した。

最初に、基板として、表面に熱酸化膜（ＳｉＯ₂膜）が形成されたＳｉ基板を準備し、当該Ｓｉ基板における下部電極が形成される部分に対応するように、フォトリソグラフィー法により帯状の溝（深さ３００ｎｍ）を形成した。

次に、上記形成した溝を含む基板表面の全体に、スパッタリング法によりＴａＮ層（厚さ３０ｎｍ）を堆積させ、続いてメッキ法によりＣｕ層（厚さ５００ｎｍ）を堆積させた後、ＣＭＰによる平坦化を行い、Ｓｉ基板に埋め込まれた、ＴａＮをバリア層として有するＣｕからなる帯状の下部電極（厚さ３００ｎｍ、ライン幅０．５μｍ）を形成した。

次に、形成した下部電極を含む全体に、オゾンＴＥＯＳ（ＳｉＯ₂）からなる絶縁膜Ａ（厚さ１００ｎｍ）を堆積させ、堆積させた絶縁膜Ａに、フォトリソグラフィー法により、断面積が０．０９μｍ²の開口部Ａ（図６Ｂの開口部５１に対応）、および、断面積が０．１５μｍ²の開口部Ｂ（図６Ｂの開口部５２に対応）の２種類の開口部を形成した。なお、開口部Ａ、Ｂともに、下部電極が露出するように形成し、その数は、開口部Ａが１つ、開口部Ｂが２つとした。また、開口部Ａ、Ｂは、２つの開口部Ｂにより１つの開口部Ａを間に挟むように一直線上に形成し、開口部Ａ、Ｂ間の中心間距離は０．９０μｍとした。開口部Ａ、Ｂの双方において下部電極が露出しているので、開口部Ａ、Ｂが並ぶ直線は、絶縁膜Ａを挟んで、帯状の下部電極上にあることになる。

次に、マグネトロンスパッタリング法により、開口部Ａ、Ｂの内部を含む全体に鉄酸化物としてＦｅ₃Ｏ₄膜を堆積させた後、ＣＭＰにより表面を平坦化して、Ｆｅ₃Ｏ₄からなる抵抗変化部およびプラグを、それぞれ開口部ＡおよびＢに埋め込み形成した。なお、Ｆｅ₃Ｏ₄膜の堆積は、Ｆｅ₃Ｏ₄をターゲットとして用い、圧力０．３Ｐａの窒素−アルゴン混合雰囲気下にて、Ｓｉ基板の温度を３５０℃とし、印加電力をＤＣ４ｋＷとして行った。

次に、上記のようにして形成した抵抗変化部、絶縁膜Ａおよびプラグを含む全体の表面に、オゾンＴＥＯＳからなる絶縁膜Ｂ（厚さ３００ｎｍ）を堆積させ、堆積させた絶縁膜Ｂに、フォトリソグラフィー法により、幅０．５μｍの帯状の開口部Ｃを抵抗変化部が露出するように、ならびに、幅０．７μｍの帯状の開口部Ｄをプラグが露出するように、それぞれ形成した。開口部Ｃ、Ｄが伸張する方向は、下部電極が伸張する方向に直交する方向とした。また、開口部Ｄは、上記のようにして形成された２つのプラグのそれぞれに対応して、２つ形成した。

次に、メッキ法により、開口部Ｃ、Ｄの内部を含む全体にＣｕ層を堆積させた後、ＣＭＰにより表面を平坦化して、Ｃｕからなる上部電極および配線電極を、それぞれ開口部ＣおよびＤに埋め込み形成した。なお、Ｃｕ層の堆積は、メッキ法に限られず、スパッタリング法などにより行うこともできる。

次に、形成した２つの配線電極間に直流電圧５Ｖを印加してプラグの絶縁破壊を行い、プラグの電気抵抗値を一定化させて、下部電極が基板に埋め込まれている以外は基本的に図３に示すメモリ２１と同様の構成を有する抵抗変化型メモリ（サンプル１）を作製した。なお、プローバーを用いてテスターにより測定した、絶縁破壊後のプラグの電気抵抗値は、０．５Ω／個であった。

次に、上記のようにして作製したサンプル１の抵抗変化部に、図７に示すパルス状の駆動電圧を印加して、その抵抗変化比を評価した。評価方法を以下に示す。

パルスジェネレータを用い、サンプル１における上部電極と１つの配線電極との間に、１．５Ｖ（正バイアス電圧）のパルス電圧（パルス幅１０ｍｓ）および−１．５Ｖ（負バイアス電圧）のパルス電圧（パルス幅１０ｍｓ）を数回交互に印加した後に、図７に示すようなＲＥＳＥＴ電圧Ｖ_RSとして２Ｖ（正バイアス電圧）、ＳＥＴ電圧Ｖ_SEとして−２Ｖ（負バイアス電圧、大きさ２Ｖ）、ＲＥＡＤ電圧Ｖ_REとして０．０１Ｖ（正バイアス電圧）を印加した（各電圧のパルス幅は１００ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値から抵抗変化部の電気抵抗値を算出し、算出した電気抵抗値の最大値をＲ_Max、最小値をＲ_Minとして、（Ｒ_Max−Ｒ_Min）／Ｒ_Minで示す式より、サンプル１における抵抗変化部の抵抗変化比を求めた。

上記評価の結果、サンプル１における抵抗変化部の抵抗変化比は約５０倍であり、抵抗変化型のメモリとして十分に機能できることがわかった。

上記評価とは別に、サンプル１における抵抗変化部の抵抗変化比の保持特性、即ち、サンプル１のリテンション性能を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１００時間以上経過した後も、初期の抵抗変化比の９０％以上を保持していた。

以上説明したように、本発明の抵抗変化型メモリは、従来の抵抗変化型メモリに比べて、その製造工程の削減が可能であり、生産性に優れている。また、本発明の製造方法では、従来の製造方法に比べて製造工程を削減でき、より低コストで抵抗変化型メモリを製造できる。

本発明の抵抗変化型メモリは各種の電子デバイスへの応用が可能であり、当該デバイスとして、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などへの応用が考えられる。

本発明の抵抗変化型メモリの一例を模式的に示す断面図である。 図１に示す抵抗変化型メモリをその上面から見た平面図である。 本発明の抵抗変化型メモリの別の一例を模式的に示す断面図である。 本発明の抵抗変化型メモリのまた別の一例を模式的に示す断面図である。 本発明の抵抗変化型メモリのさらにまた別の一例を模式的に示す断面図である。 本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。 実施例において、本発明の抵抗変化型メモリサンプルに印加した駆動電圧パターンを示す模式図である。 従来の抵抗変化型メモリの一例を模式的に示す断面図である。

符号の説明

１ 抵抗変化型メモリ
１０ 基板
１１ 下部電極
１２ 抵抗変化部
１３ 上部電極
１４ 抵抗変化素子部（メモリ素子）
１５ 配線電極
１６ プラグ
１７ （第１の）絶縁部
１８ 多層構造体
１８ａ、１８ｂ （多層構造体を構成する）層
１９ （第２の）絶縁部
２１ 抵抗変化型メモリ
２２ 多層構造体
３１ 抵抗変化型メモリ
３２、３２Ａ、３２Ｂ、３２Ｃ 多層構造体
４１ 抵抗変化型メモリ
５１ （第１の）開口部
５２ （第２の）開口部
５３ （第３の）開口部
５４ （第４の）開口部
５５ 絶縁層
５６ 絶縁層

Claims (18)

1. 基板上に、帯状の下部電極と、前記下部電極と交差する帯状の上部電極と、前記下部電極および前記上部電極の交差部に位置する、双方の前記電極に狭持された抵抗変化部と、を有する多層構造体が配置され、
   前記抵抗変化部は、電気抵抗値が異なる２以上の状態を有し、双方の前記電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化し、
   前記抵抗変化部の前記状態に対してビットが割り当てられている抵抗変化型メモリであって、
   前記多層構造体は、前記下部電極と交差し、前記下部電極との交差部に配置されたプラグを介して当該電極に駆動電圧または電流を供給する帯状の配線電極をさらに有し、
   前記多層構造体において、前記抵抗変化部と前記プラグとが、第１の絶縁部により互いに絶縁された状態で同一の層内にある抵抗変化型メモリ。
2. 前記多層構造体において、前記上部電極と前記配線電極とが、第２の絶縁部により互いに絶縁された状態で同一の層内にある請求項１に記載の抵抗変化型メモリ。
3. 前記上部電極と前記配線電極とが、互いに平行である請求項１または２に記載の抵抗変化型メモリ。
4. １つの前記下部電極と交差する前記配線電極が２以上あり、
   当該下部電極は、前記プラグを介して少なくとも２つの当該配線電極と電気的に接続されている請求項１に記載の抵抗変化型メモリ。
5. 前記抵抗変化部と前記プラグとが、同一の組成を有する材料から構成される請求項１に記載の抵抗変化型メモリ。
6. 前記プラグを構成する材料の電気抵抗値が一定である請求項５に記載の抵抗変化型メモリ。
7. 前記抵抗変化部および前記プラグから選ばれる少なくとも１つが、遷移金属酸化物からなる請求項１に記載の抵抗変化型メモリ。
8. 前記遷移金属酸化物が、鉄酸化物である請求項７に記載の抵抗変化型メモリ。
9. 前記多層構造体を構成する層に垂直な方向から見たときに、前記プラグの断面積が前記抵抗変化部の断面積よりも大きい請求項１に記載の抵抗変化型メモリ。
10. １つの前記下部電極と交差する前記上部電極が２以上あり、
    少なくとも２つの、当該下部電極と当該上部電極との交差部に、前記抵抗変化部が配置されている請求項１に記載の抵抗変化型メモリ。
11. 前記基板上に、前記多層構造体が多段に配置されている請求項１に記載の抵抗変化型メモリ。
12. 請求項１に記載の抵抗変化型メモリの製造方法であって、
    基板上に、帯状の下部電極ならびに絶縁層を順に形成した後に、前記絶縁層に、前記下部電極に達する第１および第２の開口部を形成する工程と、
    前記第１および第２の開口部に、それぞれ、抵抗変化部およびプラグを埋め込み形成することにより、前記第１および第２の開口部間に残った前記絶縁層を第１の絶縁部として、当該絶縁部により互いに絶縁された状態で同一の層内にある前記抵抗変化部および前記プラグを形成する工程と、
    前記下部電極と交差し、かつ、前記下部電極とともに前記抵抗変化部を狭持するように、帯状の上部電極を形成する工程と、
    前記下部電極と交差し、かつ、前記下部電極とともに前記プラグを狭持するように、帯状の配線電極を形成する工程と、を含む、抵抗変化型メモリの製造方法。
13. 前記上部電極の形成と前記配線電極の形成とを同時に行う請求項１２に記載の抵抗変化型メモリの製造方法。
14. 同一の材料を用いて、前記抵抗変化部および前記プラグを形成する請求項１２に記載の抵抗変化型メモリの製造方法。
15. 前記材料が遷移金属酸化物である請求項１４に記載の抵抗変化型メモリの製造方法。
16. 前記遷移金属酸化物が鉄酸化物である請求項１５に記載の抵抗変化型メモリの製造方法。
17. 前記第２の開口部に前記プラグを形成する工程の後に、形成した前記プラグに、前記材料の絶縁破壊が引き起こされる電圧または電流を印加して、当該プラグの電気抵抗値を一定化させる工程をさらに含む請求項１４に記載の抵抗変化型メモリの製造方法。
18. 相対的に小さな断面積を有する前記第１の開口部と、相対的に大きな断面積を有する前記第２の開口部とを形成する請求項１２に記載の抵抗変化型メモリの製造方法。

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