JP6344243B2 - スイッチング素子、および半導体スイッチング装置の製造方法 - Google Patents

スイッチング素子、および半導体スイッチング装置の製造方法 Download PDF

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Description

本発明は、スイッチング素子および半導体スイッチング装置の製造方法に関し、特に、不揮発型の抵抗変化素子を有するスイッチング素子および半導体スイッチング装置の製造方法に関する。
半導体デバイス（特に、シリコンデバイス）は、微細化（スケーリング則：Mooreの法則）によって３年で４倍のペースでデバイスの集積化・低電力化が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となっている。そのため、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。
抵抗変化素子としては、ＭＲＡＭ（磁気抵抗メモリ：Magneto-resistive Random Access Memory）、ＰＲＡＭ（相変化メモリ：Phase Change RAM）、ＲｅＲＡＭ（抵抗変化型メモリ：Resistance Random Access Memory）がある。また、ＣＢＲＡＭ（固体電解質のイオンによる導電性パスによるＲＡＭ：Conductive Bridging RAM）などがある。それぞれの動作原理を以下に説明する。
ＭＲＡＭは、外部から印加される磁場によって強磁性体内に発生した磁化が、外部磁場を取り除いた後にも強磁性体内に残留する特性を利用する。ＭＲＡＭセルでは、絶縁体を間に挟んで二つの磁性体層を積層する構造が用いられる。二つの強磁性体層のうち、一方の磁性体層（固定層）の磁化方向を参照磁化方向とし、他方の磁性体層（自由層）の磁化方向を、記憶データに応じて変更する。二つの強磁性体層間における、磁化方向の一致／不一致に応じて、磁気抵抗が異なる。磁気抵抗の相違に応じて、この記憶素子部を介して流れる電流値が異なることを利用して、データを記憶する。
従って、データ書き込み時には、記憶したいデータに従って、データ記憶用の磁性体層（自由層）の磁化方向を設定し、このデータ記憶用の磁性体層（自由層）に外部から印加される磁場の方向を決定する。
ＭＲＡＭの書き込み方法として、「スピン注入磁化反転方式」も利用されている。これは、絶縁膜を間に挟んで二つの磁性体層を積層する構造に、直接電流を流すことで、磁化不変層（固定層）から注入されたスピントルクにより、磁化自由層（自由層）の磁化方向を反転させる方式である。
ＰＲＡＭは、外部から印加された電流によって、相変化材料が、結晶状態（低抵抗化）、あるいは非晶質状態（高抵抗化）に変化する結果、抵抗値が変化する特性を利用する。ＰＲＡＭセルでは、二つの電極の間に挟まれた相変化層を有する構造が用いられる。相変化材料からなる「抵抗変化膜」の結晶／非晶質の二つの相の違いに応じて、抵抗率が大きく異なる。この結晶／非晶質の二つの相間の抵抗率の差異に伴って、この記憶素子を介して流れる電流が異なることを利用してデータを記憶する。データ書き込みは、記憶したいデータに従って、「低抵抗な結晶状態」から「高抵抗な非晶質状態」への相変化、あるいは、「高抵抗な非晶質状態」から「低抵抗な結晶状態」への相変化を引き起こす、電流値とパルス幅を決定する。これによって、「低抵抗な結晶状態」、「高抵抗な非晶質状態」のいずれかに設定する。
代表的な相変化物質は、カルコゲナイド合金をあげることができるが、ゲルマニウム、アンチモン、テルルからなるカルコゲナイド合金（Ｇｅ２Ｓｂ２Ｔｅ５）が代表的であり、一般に、このような相変化物質（Ｇｅ２Ｓｂ２Ｔｅ５）は、”ＧＳＴ”と記述される。
「低抵抗な結晶状態」のＧＳＴを、６００℃を超える高温に加熱すると、その結晶性を喪失し、その後、冷却すると、「高抵抗な非晶質状態」へと相変化する。一方、「高抵抗な非晶質状態」のＧＳＴを、結晶化温度以上、但し、融点未満の温度に加熱し、その加熱状態に保持すると、再「結晶化」が進行し、「低抵抗な結晶状態」に復する。
ＰＲＡＭでは、相変化物質（ＧＳＴ）が「低抵抗な結晶状態」である時、「１」を表し、「セット状態」と呼び、相変化物質（ＧＳＴ）が「高抵抗な非晶質状態」である時、「０」を表し、「リセット状態」と呼ぶ。
「リセット状態」から「セット状態」への書き換え、すなわち、「高抵抗な非晶質状態」から「低抵抗な結晶状態」への相変化を引き起こす際には、セットプログラミング電流パルスとして、相対的に小さな電流を長い時間流す。「高抵抗な非晶質状態」では、大きな抵抗値を示すため、「小さな電流」でも、結晶化温度以上への加熱に必要なジュール熱を発生することができ、その状態に保持することで、再「結晶化」が進行し、「低抵抗な結晶状態」に復する。
「セット状態」から「リセット状態」への書き換え、すなわち、「低抵抗な結晶状態」から「高抵抗な非晶質状態」への相変化を引き起こす際には、リセットプログラミング電流パルスとして、相対的に大きな電流を短時間流す。「低抵抗な結晶状態」では、小さな抵抗値を示すため、「大きな電流」を流すことで、６００℃を超える高温への加熱に要するジュール熱を発生させる。６００℃を超える高温に達すると、「高抵抗な非晶質状態」への相変化が進行するため、抵抗値が急激に上昇し、発生するジュール熱が急激に増加する状態を回避するため、電流パルスの幅は、短時間に設定される。
ＰＲＡＭでは、電流の流れる方向に関わらず、振幅によってプログラミングが決まるため、ユニポーラ型の抵抗変化素子に分類される。
ＲｅＲＡＭは、外部から印加する電圧と電流によって、抵抗変化膜内部に導電性パスを形成して、オン状態とする、逆に、抵抗変化膜内部に形成されている導電性パスを消失させ、オフ状態とするかによって、抵抗値が変化する特性を利用する。ＲｅＲＡＭセルでは、二つの電極の間に挟まれた抵抗変化膜を有する構造が用いられる。例えば、電界を印加して、金属酸化物からなる抵抗変化膜内部において、フィラメントを生成し、あるいは、二つの電極間に導電性パスを形成して、オン状態とする。一方、その後、逆方向に電界を印加することで、フィラメントを消失させ、あるいは、二つの電極間に形成されている導電性パスを消失させ、オフ状態とする。印加する電界の方向を反転させることで、二つの電極間の抵抗値が大きく異なる、オン状態とオフ状態との間のスイッチングがなされる。上記オン状態とオフ状態との間における抵抗値の相違に応じて、この記憶素子を介して流れる電流が異なることを利用して、データを記憶する。データ書き込み時は、記憶したいデータに従って、オフ状態からオン状態への遷移、オン状態からオフ状態への遷移を引き起こすように、電圧値と電流値とパルス幅を選択する。それによって、データ記憶用のフィラメントの生成または消失、あるいは、導電性パスの形成または消失を行う。
ＲｅＲＡＭの構成に利用される抵抗変化素子の中で、ＲｅＲＡＭの「メモリセル」の構成に利用する「回路」の自由度を向上させる可能性の高い抵抗変化素子の一例が非特許文献１に開示されている。これは、イオン伝導体中における金属イオン移動と、電気化学反応による「金属イオンの還元による金属の析出」と「金属の酸化による金属イオンの生成」を利用する。これにより、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させ、スイッチングを行う不揮発性スイッチング素子である。非特許文献１に開示された不揮発性スイッチング素子は、イオン伝導体からなる「固体電解質」と、「固体電解質」の二つの面のそれぞれに接して設けられた「第１電極」および「第２電極」とで構成される。この不揮発性スイッチング素子の「第１電極」を構成する「第１の金属」と、「第２電極」を構成する「第２の金属」は、金属を酸化し、または金属イオンを生成する過程の標準生成ギブズエネルギーΔＧが相違している。
非特許文献１に開示される不揮発性スイッチング素子では、「第１電極」を構成する「第１の金属」と、「第２電極」を構成する「第２の金属」は、それぞれ、下記の選択がなされている。
オフ状態からオン状態への遷移を引き起こす「バイアス電圧」を「第１電極」と「第２電極」の間に印加する場合を考える。「第１電極」を構成する「第１の金属」には、「第１電極」と「固体電解質」との界面において印加される「バイアス電圧」で誘起される電気化学反応によって、金属が酸化され、金属イオンを生成し、「固体電解質」に金属イオンを供給可能な金属が採用される。
オン状態からオフ状態への遷移を引き起こす「バイアス電圧」を「第１電極」と「第２電極」の間に印加する際、「第２電極」の表面に「第１の金属」が析出している場合を考える。「第２電極」の表面に析出している「第１の金属」は、印加される「バイアス電圧」で誘起される電気化学反応によって、金属が酸化され、金属イオンを生成し、「固体電解質」に金属イオンとして溶解する。このとき、「第２電極」を構成する「第２の金属」には、印加される「バイアス電圧」によっては、金属が酸化され、金属イオンを生成する過程を誘起しない金属が採用される。
「金属架橋構造の形成」と「金属架橋構造の溶解」によって、オン状態とオフ状態を達成する金属架橋型抵抗変化素子における、スイッチング動作を以下に説明する。
オフ状態からオン状態への遷移過程（セット過程）では、第２電極を接地して、第１電極に正電圧を印加する。このとき、第１電極と固体電解質の界面では、第１電極の金属が金属イオンになって固体電解質に溶解する。一方、第２電極側では、第２電極から供給される電子を利用して、固体電解質中の金属イオンが固体電解質中に金属になって析出する。固体電解質中に析出した金属により金属架橋構造が形成され、最終的に、第１電極と第２電極を接続する金属架橋が形成される。金属架橋で第１電極と第２電極を電気的に接続することによって、スイッチがオン状態になる。
一方、オン状態からオフ状態への遷移過程（リセット過程）では、オン状態のスイッチに対して第２電極を接地して第１電極に負電圧を印加すると、金属架橋を構成している金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋を構成している「金属架橋構造」の一部が切れる。最終的に、第１電極と第２電極を接続する金属架橋が切断されて電気的接続が切れることによって、スイッチがオフ状態になる。
なお、金属の溶解が進行すると、導通経路を構成している「金属架橋構造」は細くなり、第１電極および第２電極間の抵抗が大きくなる。また、第１電極と固体電解質の界面では、溶解している金属イオンが還元され、金属として析出するため、「固体電解質」中に含まれる金属イオン濃度が減少し、比誘電率が変化する。これに伴い、電極間容量が変化したりするなど、電気的接続が完全に切れる前の段階から電気特性が変化し、最終的に電気的接続が切れる。
また、オフ状態へと遷移させた（リセットした）金属架橋型抵抗変化素子に、再び、第２電極を接地して第１電極に正電圧を印加すると、オフ状態からオン状態への遷移過程（セット過程）が進行する。すなわち、金属架橋型抵抗変化素子では、オフ状態からオン状態への遷移過程（セット過程）と、オン状態からオフ状態への遷移過程（リセット過程）を、可逆的に行うことが可能である。
また、非特許文献１では、イオン伝導体を介して２個の電極が配置され、２個の電極の間の導通状態を制御する２端子型スイッチング素子の構成、およびそのスイッチング動作が開示されている。
一方、混載メモリについては、揮発性のｅＤＲＡＭ（embedded Dynamic Random Access Memory）、不揮発性のフラッシュメモリ等が用いられている。ｅＤＲＡＭでは、記憶した情報が電源を切ると消失してしまう。フラッシュメモリでは高電圧（５Ｖ以上）が必要とされる。このため、低電圧（１Ｖ以下）で動作するロジックＬＳＩ（Large Scale Integrated circuit）への混載には不向きである点等が課題となっていた。
（抵抗変化素子の極性の定義）
本発明に適用可能な抵抗変化素子の動作特性としては、前述の動作原理に関わらず印加電圧レベルで抵抗変化動作するユニポーラ型と、印加電圧レベルと電圧極性によって抵抗変化動作するバイポーラ型とに分類することができる。
＜ユニポーラ型抵抗変化素子＞
ユニポーラ型抵抗変化素子の動作特性を、図１５Ａ〜図１５Ｄを用いて説明する。例えば、第一電極、抵抗変化素子、第二電極から構成されるユニポーラ型抵抗変化素子の場合には、第一電極に正電圧を印加すると（図１５Ａ）、所望のセット電圧を閾値電圧として、オフ状態（高抵抗状態）からオン状態（低抵抗状態）へ遷移する。このとき、閾値電圧は、抵抗変化層の膜厚や、組成、密度などに依存する。続いて、オン状態の抵抗変化素子において、再び第一電極に正電圧を印加すると（図１５Ｂ）、所望の閾値電圧（リセット電圧）において、オン状態からオフ状態へ遷移する。さらに正電圧の印加を続けると、セット電圧に達し、再びオフ状態からオン状態へ遷移する。
一方、第一電極に負電圧を印加すると（図１５Ｃ）、所望のセット電圧を閾値電圧として、オフ状態（高抵抗状態）からオン状態（低抵抗状態）へ遷移する。さらに、続いて、オン状態の抵抗変化素子において、再び第一電極に正電圧を印加すると（図１５Ｄ）、所望の閾値電圧（リセット電圧）において、オン状態からオフ状態へ遷移する。
このように図１５Ａ−図１５Ｂの動作と図１５Ｃ−図１５Ｄの動作が対称であり、電圧の印加方向（極性）には依存せず、電圧のレベルにのみ依存して抵抗変化特性を示す素子をユニポーラ型抵抗変化素子と定義する。
＜バイポーラ型抵抗変化素子＞
バイポーラ型固体電解質スイッチ素子は、オフ状態（高抵抗状態）とオン状態（低抵抗状態）との切り替えに逆極性の電圧が必要なスイッチ素子である。ここで、典型的なバイポーラ型抵抗変化素子の動作特性について、図１６Ａ〜図１６Ｄを用いて説明する。
例えば、第一電極、抵抗変化素子、第二電極から構成されるバイポーラ型抵抗変化素子の場合には、第一電極に正電圧を印加すると（図１６Ａ）、所望のセット電圧を閾値電圧として、オフ状態（高抵抗状態）からオン状態（低抵抗状態）へ遷移する。続いて、オン状態の抵抗変化素子において、再び第一電極に正電圧を印加した場合には（図１６Ｂ）、オーミックな電流−電圧特性を示す。
一方、第一電極に負電圧を印加すると（図１６Ｃ）、所望のセット電圧を閾値電圧として、オン状態（低抵抗状態）からオフ状態（高抵抗状態）へ遷移する。しかし、オン状態の抵抗変化素子において、再び第一電極に正電圧を印加しても（図１６Ｄ）、所望の閾値電圧（セット電圧）以上においては、オン状態からオフ状態への遷移は生じない。
このように、
・第一電極に正電圧を印加した場合にのみ、オフ状態からオン状態へ遷移し、
・第一電極に負電圧を印加した場合にのみ、オン状態からオフ状態への遷移が生じる素子
をバイポーラ型抵抗変化素子として定義する。
＜バイポーラ型抵抗変化素子における電極の定義＞
ここで、バイポーラ型抵抗変化素子に用いられる電極を定義する。図１６Ａ〜図１６Ｄで説明したように、正電圧を印加した場合にオフ状態からオン状態に遷移する電極を「第一電極」、あるいは「活性電極」と定義する。
＜固体電解質層型抵抗変化素子の説明＞
上記したバイポーラ型抵抗変化素子の例として、非特許文献１には、固体電解質層（イオンが電界等の印加によって自由に動くことのできる固体）中における金属イオン移動と電気化学反応とを利用したスイッチング素子が開示されている。非特許文献１に開示されたスイッチング素子は、固体電解質層、この固体電解質層の一方側と反対側の各面に当接して対向配置された第１電極および第２電極の３層から構成されている。このうち、第１電極は、固体電解質層に金属イオンを供給するための役割を果たしている。第２電極からは、金属イオンは供給されない。
以下では、このスイッチング素子の動作について簡単に説明する。
第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになって固体電解質層に溶解する。そして、固体電解質層中の金属イオンが固体電解質層中に金属になって析出する。固体電解質層中に析出した金属により、第１電極と第２電極を接続する金属架橋が形成される。金属架橋により第１電極と第２電極が電気的に接続することで、スイッチング素子はオン状態になる。
一方、上記オン状態で、第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチング素子はオフ状態になる。なお、電気的接続が完全に切れる前の段階から、第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりする等、その電気特性が変化し、最終的に電気的接続が切れる。
また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。
固体電解質層型抵抗変化素子によるスイッチング素子として、非特許文献１では、固体電解質層を介して第１、第２の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の構成および動作が開示されている。
このような固体電解質層型抵抗変化素子によるスイッチング素子は、ＭＯＳＦＥＴ等の半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴を持っている。このため、プログラマブルロジックデバイスへの適用に有望であると考えられている。
また、このスイッチング素子においては、その導通状態（オンまたはオフ）は印加電圧をオフにしてもそのまま維持される。このため、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタ等の選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる。
なお、不揮発性の抵抗変化素子に関して、特許文献１には、第１の電極と、第２の電極と、第１の電極および第２の電極の双方に接続する可変抵抗体と、誘電層を介して可変抵抗体に接続する制御電極を備えた構成が開示されている。ここで、誘電層は第２の可変抵抗体の側面に接した構成としている。
特許文献２には、第１の抵抗変化性素子、第２の抵抗変化性素子および第１のスイッチング素子が、第１の電源と第２の電源との間に直列に接続された半導体集積回路が開示されている。
特開２０１０−１５３５９１号公報 特開２０１１−１７２０８４号公報
M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", IEEE TRANSACTION ON ELECTRON DEVICES, Vol. 58, No. 12, pp.4398-4405, (2011).
以下に、上述した関連技術の分析を行う。
前述したような２端子型抵抗変化素子を半導体装置上に形成してプログラミングする場合を考える。例えば信号線の伝達先を不揮発的に切り替えるスイッチに適用する場合、プログラミングのための制御信号線と、プログラミング後にオン状態となった抵抗変化素子を介して伝搬する信号線とは独立していない。そのため、プログラミングの制御が難しく、誤動作を生じ易い、という問題点がある。
本発明は、上記問題点を解消すべく全く新たに創案されたものである。その主たる目的は、２端子型抵抗変化素子を用いたスイッチング素子では、誤書き込みおよび誤動作が生じやすく、高信頼化が困難である、という上述した課題を解決するスイッチング素子、および半導体スイッチング装置の製造方法を提供することにある。
本発明に係るスイッチング素子は、第１の入出力端子と第１の接続端子を備えた第１の抵抗変化素子と、第２の入出力端子と第２の接続端子を備えた第２の抵抗変化素子と、制御端子と第３の接続端子を備えた整流素子とを有する。ここで、上記第１の接続端子と上記第２の接続端子と上記第３の接続端子が互いに接続されている。
本発明に係る半導体スイッチング装置の製造方法は、半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体スイッチング装置の製造方法である。第１電極兼銅配線上に絶縁性バリア膜を形成する工程と、上記絶縁性バリア膜に、上記第１電極兼銅配線に通ずるととともに壁面が上記銅配線から離れるにしたがい広くなるテーパ面となった開口部を形成する工程と、を含む。さらに、上記開口部を含む全面に抵抗変化膜を形成する工程と、上記抵抗変化膜上に第２電極を形成する工程と、上記第２電極上に整流素子を形成する工程と、上記整流素子上に第３電極を形成する工程と、を含む。
本発明のスイッチング素子によれば、抵抗変化素子の誤書き込みおよび誤動作を防止し、高信頼化を図ることができる。
本発明の第一の実施形態によるスイッチング素子の等価回路図である。 本発明の第一の実施形態によるスイッチング素子を構成する抵抗変化素子の電流−電圧特性を示すグラフである。 本発明の第一の実施形態によるスイッチング素子を構成する整流素子の電流−電圧特性を示すグラフである。 本発明の第一の実施形態によるスイッチング素子のより詳細な構成を示す等価回路図である。 本発明の第二の実施形態によるスイッチング素子の構造の一例を示す断面図である。 本発明の第三の実施形態によるスイッチング素子を用いたクロスバースイッチを示す回路図である。 対角線の共有化を行った場合のクロスバースイッチへの適用形態を説明するための模式図である。 本発明の一実施例による半導体装置の構造の一例を示す断面図である。 本発明の一実施例による半導体装置の構造の一例を示す平面図である。 本発明の一実施例による半導体装置の構造の別の一例を示す平面図である。 本発明の一実施例による半導体装置の構造の別の一例を示す断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 ユニポーラ型の抵抗変化素子の動作特性を示すグラフである。 ユニポーラ型の抵抗変化素子の動作特性を示すグラフである。 ユニポーラ型の抵抗変化素子の動作特性を示すグラフである。 ユニポーラ型の抵抗変化素子の動作特性を示すグラフである。 バイポーラ型の抵抗変化素子の動作特性を示すグラフである。 バイポーラ型の抵抗変化素子の動作特性を示すグラフである。 バイポーラ型の抵抗変化素子の動作特性を示すグラフである。 バイポーラ型の抵抗変化素子の動作特性を示すグラフである。 ＴａＯからなる整流素子の動作特性を示すグラフである。 本発明の一実施例による半導体装置の動作特性を示すグラフである。 本発明の一実施例による半導体装置の動作特性を示すグラフである。 本発明の一実施例による半導体装置の構造の断面写真と動作特性を示すグラフである。 本発明の一実施例による半導体装置の構造の断面写真と動作特性を示すグラフである。 本発明の一実施例による半導体装置の構造のレイアウトの平面図である。
本発明の具体的な実施形態や実施例を説明する前に、本発明のコンセプトについて説明する。
＜第１の視点：二つの抵抗変化素子と一つ整流素子とからなるスイッチング素子＞
本発明の第１の視点においては本発明のスイッチング素子は、図１を参照すると、第１抵抗変化素子（１０１）と、第２抵抗変化素子（１０２）と、整流素子（１０３）とを備え、第１端子（１１１）、第２端子（１１２）、および第３端子（１１３）を備える。
第１端子（１１１）と第３端子（制御端子）（１１３）間に電圧を印加することで、第１抵抗変化素子（１０１）の抵抗状態を変化させることができる。第２端子（１１２）と第３端子（制御端子）（１１３）の間に電圧を印加することで、第２抵抗変化素子の抵抗状態を変化させることができる。
第３端子（１１３）にプログラミング電圧以下の電圧が印加された場合には、整流素子（１０３）によって、第３端子（１１３）と第１抵抗変化素子（１０１）および第２抵抗変化素子（１０２）とは絶縁分離される。そのため、この場合、第３端子（１１３）は、第１電極（１０１）と第２電極（１０２）間を伝搬するロジック信号／読み出し信号と分離される。このように信号の伝達は上記二つの抵抗変化素子を経由してなされ、抵抗変化素子のプログラミングは整流素子を介してなされる。
かかる本発明の実施形態によれば、整流素子（１０３）を介して電圧印加を行うことによって、プログラミングのための制御信号線と、プログラミング後に接続される信号線（もしくは読み出し線）を独立させることができる。このため、抵抗変化素子の誤書き込み、および誤動作を防止することができる。
このときの抵抗変化素子および整流素子の動作特性について、バイポーラ型を例に説明する。図２Ａにバイポーラ型抵抗変化素子の電流−電圧特性を示し、図２Ｂにバイポーラ型整流素子の電流−電圧特性を示す。
抵抗変化素子は第１電極に正電圧を印加すると、次第にリーク電流が増加し（図２Ａ中のＡ）、閾値電圧（Ｖ１）を越えたところで、高抵抗状態（オフ状態）から低抵抗状態（オン状態）へ遷移する（Ｂ）。電圧を０Ｖまで戻した場合にも低抵抗状態は維持される（Ｃ）。続いて第１電極に負電圧を印加すると、所定のピーク電流に達したところで、低抵抗状態（オン状態）から高抵抗状態（オフ状態）へ遷移する（Ｄ）。さらに負電圧を印加しても、バイポーラ型の抵抗変化素子であるため抵抗状態は変化しない（Ｅ）。
整流素子は、第１電極に正電圧を印加すると次第にリーク電流が増加し、閾値電圧（Ｖ２）を越えたところで高抵抗状態（オフ状態）から低抵抗状態（オン状態）へ遷移する（図２Ｂ中のＦ）。電圧を０Ｖまで戻した場合には抵抗状態は揮発性であるために、閾値電圧よりも低い電圧となったところで、電流値は減少する（Ｇ）。一方、逆方向に電圧を印加した場合には、電圧印加すると次第にリーク電流が増加し、閾値電圧（Ｖ２）を越えたところで高抵抗状態（オフ状態）から低抵抗状態（オン状態）へ遷移する（Ｈ）。電圧を０Ｖまで戻した場合には抵抗状態は揮発性であるために、閾値電圧よりも低い電圧となったところで、電流値は減少する（Ｉ）。
このとき、第１端子（１１１）と第３端子（１１３）間に印加された電圧は、第１抵抗変化素子（１０１）と整流素子（１０３）とで電圧分配される。ここで、より小さい制御電圧で抵抗変化素子の抵抗状態をオフ状態からオン状態へ変化させる（プログラミングする）ためには、印加した制御電圧の大半が抵抗変化素子に印加させることが好ましい。
そのため、オフ状態におけるリーク電流レベルは、抵抗変化素子よりも整流素子の方が低いことが好ましい。
したがって、整流素子（１０３）の閾値電圧（Ｖ２）と、第１抵抗変化素子および第２抵抗変化素子の閾値電圧（Ｖ１）の関係は、Ｖ１＞Ｖ２であることが好ましい。
上記第１抵抗変化素子と第２抵抗変化素子と整流素子の動作極性が同一であることが好ましい。すなわち、バイポーラ型の抵抗変化素子を用いる場合には、バイポーラ型の整流素子（双方向整流素子）を用いることが好ましく、ユニポーラ型の抵抗変化素子を用いる場合には、ユニポーラ型の整流素子（一方向整流素子）を用いることが好ましい。これはバイポーラ型の抵抗変化素子の場合には、電流の大きさと流れる方向でスイッチングするためであり、それにともなって整流素子も同極性の特性が必要になるためである。
＜第２の視点：デバイス構造＞
本発明の第２の視点においては、半導体素子基板上に形成された、スイッチング素子における好適な例を示す。金属イオンの供給源となる第１電極と、上記第１電極よりもイオン化しにくい第２電極と、上記第１電極と第２電極の間に介在するとともに上記金属イオンが伝導可能な固体電解質と、を備えた抵抗変化素子を用いる。このような抵抗変化素子を少なくとも二つ有し、上記二つの抵抗変化素子の、第１電極同士あるいは第２電極同士が接続され、電気的に直列に配置された半導体装置とすることができる。
上記抵抗変化素子は、半導体装置内の多層配線層に形成され、上記第１電極は下部電極兼配線である。上記固体電解質との間に介在する絶縁性バリア膜は開口部を有し、上記抵抗変化膜は上記開口部において上記下部電極兼配線と接している構成とすることが好ましい。
このとき、上記抵抗変化素子構造において、上記絶縁性バリア膜は一つの開口部を有し、上記二つ以上の下部電極兼配線が電気的に接続されている半導体装置とすることが好ましい。
また、上記抵抗変化素子構造において、上記絶縁性バリア膜は一つの開口部を有し、それぞれ独立した下部電極兼配線上に開口されており、第２電極は二つの抵抗変化素子間で電気的に一体化している半導体装置としてもよい。
上記抵抗変化素子構造において、それぞれ独立した少なくとも２本の下部電極兼配線の双方に接続するように上記絶縁性バリア膜は一つの開口部を有していることが好ましい。
第２電極上には整流素子を有し、整流素子の上面には第３電極を有していることが好ましい。
＜第３の視点：材料＞
本発明の第３の視点においては、上記固体電解質は、膜内に空孔、あるいは欠損を有することから、稼働イオンがドリフトし易い膜から選択することができる。例えば、少なくともＳｉＯＣＨ、ＴａＳｉＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＳｉＯｘ、ＴｉＯｘ、有機ポリマー膜のうちのいずれかからなることが好ましい。
上記下部電極兼配線は銅からなり、上記絶縁性バリア膜は、ＳｉＣ、ＳｉＣＮ、ＳｉＮのいずれかからなる半導体装置とすることが好ましい。
上記第２電極は、固体電解質を介して稼働する金属イオンに対して不活性である電極であることが好ましく、Ｒｕ、Ｐｔなどを用いることができる。特にＲｕを主成分とした金属であることが好ましく、さらに稼働イオンが銅である場合には、形成された銅金属架橋からの銅の拡散を防ぐことのできるＲｕＴｉやＲｕＴａ等であることが好ましい。
上記整流素子は、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。例えば、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化モリブデン（ＭｏＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコン（ＺｒＯｘ）、酸化イットリウム（Ｙ２Ｏ３）、酸化マンガン（ＭｎＯｘ）、酸化ニオブ（ＮｂＯｘ）、シリコン窒素膜（ＳｉＮ）、シリコン炭化窒素膜（ＳｉＣＮ）、シリコン酸化膜（ＳｉＯｘ）のいずれかを含む膜を用いることができる。あるいは、これらの積層膜を用いることができる。これらの膜については、整流特性が優れるように適宜膜組成や構造などの調整を行うことができる。
上記第３電極は、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｗ、Ａｌ、のいずれであることが好ましい。
＜第４の視点：製法＞
本発明の第４の視点においては、半導体基板上の多層配線層の内部にバイポーラ型の抵抗変化素子を有する半導体装置の製造方法であって、上記多層配線層の下層配線上に絶縁性バリア膜を形成する工程と、上記絶縁性バリア膜上に開口部パターンを有するハードマスクを形成する工程と、を含む。さらに、上記ハードマスクをマスクとして上記開口部パターンから露出する上記絶縁性バリア膜を反応性ドライエッチングすることにより、上記絶縁性バリア膜に、上記配線に通ずるととともに壁面が上記配線から離れるにしたがい広くなったテーパ面となった開口部を形成する工程と、上記抵抗変化膜、上記第２電極、上記整流素子、上記第３電極を形成する工程と、を含む半導体装置の製造方法であることが好ましい。
上記積層膜の加工手法としては、上記抵抗変化膜、上記第２電極、上記整流素子、上記第３電極の一括ドライエッチングによる同時加工で行うことが好ましい。
上記絶縁性バリア膜上に開口部を形成する工程において、２本の異なる下層配線の双方に連続した一つの開口部を形成する半導体装置の製造方法であることが好ましい。
上記配線を形成する工程では、上記抵抗変化膜の上記下部電極とならない他の配線を同時に形成し、上記プラグを形成する工程では、上記他の配線上に他のプラグを形成する半導体装置の製造方法であることが好ましい。
＜実施形態１＞
スイッチング素子は図３に示すように、第１抵抗変化素子１０１は、第１電極１０１ａと第１抵抗変化膜１０１ｂと第２電極１０１ｃからなり、第２抵抗変化素子１０２は、第１電極１０２ａと第２抵抗変化膜１０２ｂと第２電極１０２ｃからなる。整流素子１０３は、第１電極１０３ａと整流膜１０３ｂと第２電極１０３ｃからなる。
第１電極１０１ａ、１０２ａは、金属イオンを供給する活性電極を含む構成である。また、抵抗変化膜１０１ｂ、１０２ｂは、イオン化した金属が伝導する固体電解質層を含む構成である。さらに、第２電極１０１ｃ、１０２ｃは、上記金属イオンと反応しない不活性電極を含む構成である。
上記整流膜１０３ｂは、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。
次に、本実施形態による誤書き込みおよび誤動作の改善要因について、説明する。本発明の本実施形態では、第１抵抗変化素子１０１および第２抵抗変化素子１０２と端子１１３とが整流素子１０３によって絶縁分離されている。端子１１３は第１抵抗変化素子１０１および第２抵抗変化素子１０２をプログラミングするためのプログラミング端子である。第１抵抗変化素子１０１および第２抵抗変化素子１０２の抵抗状態に関わらず、整流素子１０３の閾値電圧（Ｖ２）以下の電圧が印加された場合には、絶縁分離が維持される。すなわち、端子１１１から端子１１２間の信号の伝達に関して誤動作を生じることがない。
次に、本実施形態によるディスターブ不良による誤動作の改善要因について説明する。ディスターブ不良はオフ状態からオン状態へ誤動作によって遷移してしまう不良である。第１抵抗変化素子１０１および第２抵抗変化素子１０２は高抵抗状態であるとする。ここで入力端子１１１に閾値電圧（セット電圧）以下の正電圧が印加され、出力端子１１２がグラウンドに接地されているとする。抵抗変化素子の両端に電圧が印加されているが、第１抵抗変化素子１０１はオフ状態からオン状態へ遷移する方向に電圧が印加されているのに対し、第２抵抗変化素子１０２はオン状態からオフ状態へ遷移する方向に電圧が印加されている。すなわち、第１抵抗変化素子１０１は電圧の印加方向がオン状態へ遷移する方向なので、閾値電圧以下の電圧が印加された場合に誤動作してオン状態へ遷移する可能性がある。しかし、第２抵抗変化素子１０２はオフ状態へ遷移する電圧印加方向なので、誤動作が生じない。
一方、出力端子１１２に閾値電圧（セット電圧）以下の正電圧が印加され、入力端子１１１がグラウンドに接地されている場合を考える。第２抵抗変化素子１０２はオフ状態からオン状態へ遷移する方向に電圧が印加されているのに対し、第１抵抗変化素子１０１はオン状態からオフ状態へ遷移する方向に電圧が印加されている。すなわち、第２抵抗変化素子１０２は電圧の印加方向がオン状態へ遷移する方向なので、閾値電圧以下の電圧が印加された場合に誤動作してオン状態へ遷移する可能性がある。一方、第１抵抗変化素子１０１はオフ状態へ遷移する電圧印加方向なので、誤動作が生じない。
いずれの信号形態が伝達された場合にも、入力端子１１１から出力端子１１２への信号を遮断するためには、第１抵抗変化素子および第２抵抗変化素子の少なくとも一方がオフ状態を維持できれば良い。したがって、本実施形態によれば、スイッチ回路としての誤動作を防止することができる。このような抵抗変化素子を用いることで、半導体回路の誤動作による不良をなくし、高信頼な半導体装置を実現することができる。さらに印加された電圧は、第１抵抗変化素子と第２抵抗変化素子とで電圧分配されるため、実効的に個々の抵抗変化素子に印加される電圧レベルが低くなる。この効果によってもディスターブ不良が改善する。
図３に示す、少なくとも二つのバイポーラ型の抵抗変化素子を有し、上記抵抗変化素子の同一極性電極同士と整流素子とが接続され、かつ未接続の二つの電極から入出力がなされる電気素子を、整流素子付き相補型抵抗変化素子と呼ぶ。
＜実施形態２＞
図４に不活性電極同士が接続されたデバイス構造を示す。二つのバイポーラ型の固体電解質スイッチを有し、上記抵抗変化素子の固体電解質４０２同士、不活性電極４０３同士、整流素子４０４同士、制御電極（第３電極）４０５同士が接続されている。未接続の二つの第１電極（第１活性電極４０１ａ、第２活性電極４０１ｂ）から信号が入出力される。
スイッチング素子をオン状態（低抵抗状態）にするためには、制御電極（第３電極）４０５に電圧を印加し、第１活性電極４０１ａおよび第２活性電極４０１ｂのそれぞれから金属架橋４０６ａ、４０６ｂを固体電解質４０２内に形成する。これにより、第１活性電極４０１ａと不活性電極４０３と第２活性電極４０１ｂが電気的に接続される。
このとき、第一の実施形態と同じく、制御電極（第３電極）４０５は、整流素子４０４を介して不活性電極とは絶縁分離されているため、活性電極と不活性電極の接続状態によらず、制御電極（第３電極）４０５とは分離されている。
＜実施形態３＞
次に本発明の第三の実施形態について説明する。第三の実施形態では、制御電極（第３電極）を有する抵抗変化素子（第一の実施形態）を、アレイ状に配置したスイッチ（クロスバースイッチ）に用いることで、スイッチ素子の小面積化を図ることができる。
図５は、第三の実施形態の構成を示す図である。図５には、抵抗変化素子をアレイ上に配置し、クロスバースイッチとした構成が等価回路で示されている。
相補型抵抗変化素子は、図５に示すように、（１）二つの抵抗変化素子間で電圧分割される点と、（２）バイポーラ型抵抗変化素子が互いに異なるセット電圧方向で直列接続される点から、相補型抵抗変化素子のオフ時におけるディスターブに対する信頼性が改善する。さらに、整流素子を介して制御端子を加えることで、プログラミングの制御性をさらに向上することができる。
図５を参照すると、抵抗変化素子５０１ａおよび抵抗変化素子５０１ｂのそれぞれの第１電極と接続する端子５０３ａと５０２ａが、水平線５０５ａおよび垂直線５０６ａに接続している。
抵抗変化素子５０１ａ、５０１ｂの第２電極同士は共通接続されて、整流素子５００の一つの端子に接続している。整流素子５００のもう一つの端子５０４ａは制御端子であり対角線５０７ａに接続している。すなわち、整流素子５００、抵抗変化素子５０１ａ、５０１ｂは、水平線５０５ａ、垂直線５０６ａ、対角線５０７ａの交点近傍に位置する。
ここで、全ての抵抗変化素子がオフ状態であるとし、抵抗変化素子５０１ａ、５０１ｂの双方をオン状態とすることによって、クロスバーの交点をオン状態にプログラミングする場合について説明する。
まず、抵抗変化素子５０１ａをオン状態にするために、（１）水平線５０５ａにセット電圧を印加し、それ以外の水平線にはセット電圧の半分の電圧を印加し、（２）垂直線はすべてフローティングとし、（３）対角線５０７ａは接地電位とし、それ以外の対角線はセット電圧の半分の電圧を印加する。
このような電圧印加を行うことで、抵抗変化素子５０１ａのみの第１電極−制御電極（第３電極）間にセット電圧が印加され、プログラミングを行うことができる。非選択の抵抗変化素子には最大でもセット電圧の半分の電圧しか印加されないため、オン状態にプログラミングされることはない。
つづいて、抵抗変化素子５０１ｂをオン状態にするため、（１）垂直線５０６ａにセット電圧を印加し、それ以外の垂直線にはセット電圧の半分の電圧を印加し、（２）水平線は全てフローティングとし、（３）対角線５０７ａは接地電位とし、それ以外の対角線はセット電圧の半分の電圧を印加する。
このような電圧印加を行うことで、抵抗変化素子５０１ｂのみの第１電極−制御電極（第３電極）間にセット電圧が印加され、プログラミングを行うことができるようになる。
このように抵抗変化素子５０１ａ、５０１ｂの双方がオン状態とすることにより、垂直線５０６ａと水平線５０５ａを接続することができる。
＜実施形態４＞
次に本発明の第四の実施形態について説明する。第三の実施形態のクロスバースイッチの構成において、対角線の共有化を行うことで、対角線につながるプログラミングドライバーの数を削減し、低面積化をすることができる。
図６は、対角線の共有化を行った場合のクロスバースイッチへの適用形態を説明する図である。図中、５×５の抵抗変化素子６０１がマトリックス上に配置されている。このとき、５本の対角線６０６ａ〜６０６ｅが配置され、それぞれが５つの抵抗変化素子と接続されている。接続されている抵抗変化素子は、行・列内に一つだけ接続されている。すなわち、ｎ×ｎのクロスバースイッチの場合、それぞれｎ個の抵抗変化素子と接続された計ｎ本の対角線を有する構成とすることで、クロスバースイッチに用いる対角線の小面積化を図ることができる。
＜半導体装置の製造方法＞
本発明の実施例に係る半導体装置の製造方法は、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、下部電極を兼ねる配線上に抵抗変化膜、第２電極、整流素子、第３電極をこの順に形成する工程と、上記第３電極上に上層配線を形成する工程とを含む。
（実施例１）
本発明の実施例１に係る半導体装置について図面を用いて説明する。図７は、本発明の実施例に係る半導体装置の構成を模式的に示した部分断面図である。図８は、本発明の実施例による半導体装置の構造の一例を示す平面図である。図９は、本発明の実施例による半導体装置の構造の別の一例を示す平面図である。
実施例に係る半導体装置は、半導体基板上の多層配線層の内部に抵抗変化素子２２を有する装置である。この抵抗変化素子２２の抵抗変化膜９は、図４で説明した第二の実施形態によるスイッチング素子では固体電解質４０２に対応し、第二の第２電極１０は、図４の不活性電極４０３に対応する。第１配線５ａ、第２の第１配線５ｂは、図４で説明した第二の実施形態によるスイッチング素子では第２活性電極４０１ａ、４０１ｂに対応する。
図７および図８では、一つの整流素子に二つの抵抗変化素子が接続された回路構成に対応する半導体装置の構造を示しているが、接続される抵抗変化素子の数はこれに限られない。例えば、図９では、一つの整流素子に三つの抵抗変化素子が接続された回路構成に対応する半導体装置の平面図を示している。図９では、第１配線５ａ、第２の第１配線５ｂおよび第３の第１配線５ｃを備えている。
図７に示すように、多層配線層は、半導体基板（図示せず）上に、層間絶縁膜２、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、層間絶縁膜１７、ハードマスク膜１６、およびバリア絶縁膜２１の順に積層した絶縁積層体を有する。多層配線層としては、層間絶縁膜２および絶縁性バリア膜７に形成された配線溝にバリアメタル６ａ、６ｂを介して第１配線５ａ、５ｂが埋め込まれている。また別の多層配線層として、層間絶縁膜１７およびハードマスク膜１６に形成された配線溝に第２配線１８が埋め込まれており、層間絶縁膜１５および保護絶縁膜１４に形成された下穴にプラグ１９が埋め込まれている。第２配線１８とプラグ１９とが一体となっており、第２配線１８およびプラグ１９の側面および底面がバリアメタル２０によって覆われている。
絶縁性バリア膜７に形成された開口部に、下部電極となる第１配線５ａ、５ｂが形成される。絶縁性バリア膜７の開口部の壁面および絶縁性バリア膜７上に、抵抗変化膜９、第２電極１０、整流素子１１、および制御電極（第３電極）１２の順に積層した整流素子付き相補型抵抗変化素子２２が形成されている。制御電極（第３電極）１２上に保護絶縁膜１４が形成されており、抵抗変化膜９、第２電極１０、整流素子１１、制御電極（第３電極）１２、からなる積層体の側面が保護絶縁膜１４で覆われている。第１配線５ａ、５ｂを抵抗変化素子２２の下部電極とすることで、すなわち、第１配線５ａ、５ｂが抵抗変化素子２２の下部電極を兼ねることで、工程数を簡略化しながら、電極抵抗を下げることができる。通常のＣｕダマシン配線プロセスに追加工程として、少なくとも２枚のマスクセットを作成するだけで、抵抗変化素子を搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができる。
整流素子付き相補型抵抗変化素子２２は抵抗変化型不揮発素子であり、上述した実施形態で示したように、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子２２は、下部電極となる第１配線５ａ、５ｂと、プラグ１９と電気的に接続された制御電極（第３電極）１２と第２電極１０との間に、整流素子１１が介在した構成となっている。抵抗変化素子２２は、絶縁性バリア膜７に形成された開口部の領域にて抵抗変化膜９と第１配線５ａ、５ｂが直接接しており、第２電極１０上にてプラグ１９と制御電極（第３電極）１２とがバリアメタル２０を介して電気的に接続されている。抵抗変化素子２２は、電圧の印加、あるいは電流を流すことでオン／オフの制御を行い、例えば、抵抗変化膜９中への第１配線５ａ、５ｂに係る金属の電界拡散を利用してオン／オフの制御を行う。
図示しない半導体基板は、半導体素子が形成される基板である。半導体基板には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。
層間絶縁膜２は、半導体基板上に形成された絶縁膜である。層間絶縁膜２には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜２は、複数の絶縁膜を積層したものであってもよい。
絶縁性バリア膜７は層間絶縁膜２上に形成された絶縁膜である。絶縁性バリア膜７には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。絶縁性バリア膜７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜２には、第１配線を埋め込むための配線溝が形成されており、この配線溝にバリアメタル６ａ、６ｂを介して第１配線５ａ、５ｂが埋め込まれている。
第１配線５ａ、５ｂは、層間絶縁膜２および絶縁性バリア膜７に形成された配線溝にバリアメタル６ａ、６ｂを介して埋め込まれた配線である。第１配線５ａ、５ｂは、抵抗変化素子２２の下部電極を兼ね、抵抗変化膜９と直接接している。なお、第１配線５ａ、５ｂと抵抗変化膜９との間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化膜９は連続工程にて堆積され、連続工程にて加工される。また、抵抗変化膜９の下部がコンタクトプラグを介して下層配線に接続されることはない。第１配線５ａ、５ｂには、抵抗変化膜９において拡散、イオン電導可能な金属が用いられ、例えば、Ｃｕ等を用いることができる。第１配線５ａ、５ｂは、Ａｌと合金化されていてもよい。
バリアメタル６ａ、６ｂは、第１配線５ａ、５ｂに係る金属が層間絶縁膜２や下層へ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル６ａ、６ｂには、例えば、第１配線５ａ、５ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
絶縁性バリア膜７は、第１配線５ａ、５ｂを含む層間絶縁膜２上に形成され、第１配線５ａ、５ｂに係る金属（例えば、Ｃｕ）の酸化を防いだり、層間絶縁膜１５中への第１配線５ａ、５ｂに係る金属の拡散を防ぐ役割を有する。さらに、制御電極（第３電極）１２、整流素子１１、第２電極１０および抵抗変化膜９の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、およびそれらの積層構造等を用いることができる。絶縁性バリア膜７は、保護絶縁膜１４およびハードマスク膜１６と同一材料であることが好ましい。
絶縁性バリア膜７は、第１配線５ａ、５ｂ上にて開口部を有する。絶縁性バリア膜７の開口部においては、第１配線５ａ、５ｂと抵抗変化膜９が接している。絶縁性バリア膜７の開口部は、第１配線５ａ、５ｂの領域内に形成されている。このようにすることで、凹凸の小さい第１配線５ａ、５ｂの表面上に抵抗変化素子２２を形成することができる。絶縁性バリア膜７の開口部の壁面は、第１配線５ａ、５ｂから離れるにしたがい広くなったテーパ面とすることができる。絶縁性バリア膜７の開口部のテーパ面は、第１配線５ａ、５ｂの上面と開口部の壁面とがなす角度が８５°以下となるよう、設定されている。このようにすることで、第１配線５ａ、５ｂと抵抗変化膜９の接続部の外周（絶縁性バリア膜７の開口部の外周部付近）における電界集中が緩和され、絶縁耐性を向上させることができる。
抵抗変化膜９は、抵抗が変化する膜である。抵抗変化膜９は、第１配線５ａ、５ｂ（下部電極）に係る金属の作用（拡散、イオン伝動など）により抵抗が変化する材料を用いることができる。抵抗変化素子２２の抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられ、例えば、Ｔａを含む酸化物絶縁膜であって、Ｔａ２Ｏ５、ＴａＳｉＯ等を用いることができる。また、抵抗変化膜９は、下からＴａ２Ｏ５、ＴａＳｉＯの順に積層した積層構造とすることができる。このような積層構造とすることで、抵抗変化膜９を固体電解質として用いた場合には、低抵抗時（オン時）にイオン伝導層内部に形成される金属イオン（例えば、銅イオン）よる架橋を、Ｔａ２Ｏ５層で分断することができる。これにより、オフ時に金属イオンを容易に回収することができるようになり、スイッチング特性を向上させることができる。抵抗変化膜９は、第１配線５ａ、５ｂ、絶縁性バリア膜７の開口部のテーパ面および絶縁性バリア膜７上に形成されている。抵抗変化素子膜９は、第１配線５ａ、５ｂと抵抗変化膜９の接続部の外周部分が少なくとも絶縁性バリア膜７の開口部のテーパ面上に沿って配設されている。
第２電極１０のうち、抵抗変化膜９と直接接している下層側の電極には、第１配線５ａ、５ｂに係る金属よりもイオン化しにくく、抵抗変化膜９において拡散、イオン電導しにくい金属が用いられることが好ましい。例えば、Ｐｔ、Ｒｕ等を用いることができる。また、Ｐｔ、Ｒｕ等の金属材料を主成分としたＲｕＴａ、ＲｕＴｉなどを用いても良く、仕事関数の制御のために第２電極１０と整流素子１１との界面にＴａやＴｉなどを挿入しても良い。
第２電極１０は一つの面で抵抗変化膜９と直接接しており、もう一つの面で整流素子１１に直接接している。この第２電極１０は積層構造としても良い。例えば、抵抗変化膜９と直接接している下層側の電極と、整流素子１１と直接接している上層側の電極とによる積層構造としても良い。例えば、下層側の電極としてＲｕＴａ、上層側の電極としてＴａを用いることができる。これは整流素子が酸化物である場合に、Ｒｕが酸素雰囲気に曝されることを防ぐことができる。
第２電極１０のうち、整流素子１１と直接接している上層側の電極には、整流素子１１と第２電極１０との仕事関数を考慮して、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮなどを用いても良い。
整流素子１１は、上記整流膜１０３ｃであって、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。例えば、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化モリブデン（ＭｏＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコン（ＺｒＯｘ）、酸化イットリウム（Ｙ２Ｏ３）、酸化マンガン（ＭｎＯｘ）、酸化ニオブ（ＮｂＯｘ）、シリコン窒素膜（ＳｉＮ）、シリコン炭化窒素膜（ＳｉＣＮ）、シリコン酸化膜（ＳｉＯｘ）のいずれかを含む膜を用いることができる。あるいは、これらの積層膜を用いることができる。
特にＴａＯは、電極にＴａを用いていることもあり、成膜や加工が他の材料を用いた場合に比べると利点がある。ＳｉＮも半導体装置に一般的に用いられている材料であり、成長やドライエッチングによる加工が容易である利点がある。
制御電極（第３電極）１２は、例えば、Ｔａ、Ｔｉ、Ｗ、Ａｌあるいはそれらの窒化物等を用いることができる。制御電極（第３電極）１２は、バリアメタル２０と同一材料であることが好ましい。制御電極（第３電極）１２は、バリアメタル２０を介してプラグ１９と電気的に接続されている。図８に示すように、制御電極（第３電極）１２とプラグ１９（厳密にはバリアメタル２０）とが接する領域の直径Ｒ２（または面積）は、第１配線５ａ、５ｂと抵抗変化膜９とが接する領域の直径Ｒ１（または面積）よりも小さくなるように設定されている。このようにすることで、制御電極（第３電極）１２とプラグ１９との接続部となる層間絶縁膜１５に形成された下穴へのめっき（例えば、銅めっき）の埋め込み不良が抑制され、ボイドの発生を抑制することができるようになる。
保護絶縁膜１４と絶縁性バリア膜７とは、同一材料であることが好ましい。すなわち、抵抗変化素子２２の周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子２２自身からの脱離を防ぐことができるようになる。
保護絶縁膜１４は、抵抗変化素子２２にダメージを与えることなく、さらに抵抗変化膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜１４は、ハードマスク膜１６および絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１４と絶縁性バリア膜７およびハードマスク膜１６とが一体化して、界面の密着性が向上し、抵抗変化素子２２をより保護することができるようになる。
層間絶縁膜１５は、保護絶縁膜１４上に形成された絶縁膜である。層間絶縁膜１５には、例えば、シリコン酸化膜（ＳｉＯｘ）、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１５は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１５は、層間絶縁膜１７と同一材料としてもよい。層間絶縁膜１５には、プラグ１９を埋め込むための下穴が形成されており、この下穴にバリアメタル２０を介してプラグ１９が埋め込まれている。
層間絶縁膜１７には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１７は、層間絶縁膜１５と同一材料としてもよい。層間絶縁膜１７には、第２配線１８を埋め込むための配線溝が形成されており、この配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。
第２配線１８は、層間絶縁膜１７に形成された配線溝にバリアメタル２０を介して埋め込まれた配線である。第２配線１８は、プラグ１９と一体になっている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４、およびハードマスク膜１６に形成された下穴に、バリアメタル２０を介して埋め込まれている。プラグ１９は、整流素子１１を介して第２電極１０と電気的に接続されている。第２配線１８およびプラグ１９には、例えば、Ｃｕを用いることができる。
バリアメタル２０は、第２配線１８（プラグ１９を含む）に係る金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために、第２配線１８およびプラグ１９の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０には、例えば、第２配線１８およびプラグ１９がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル２０は、制御電極（第３電極）１２と同一材料を含むことが好ましい。例えば、バリアメタル２０がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを制御電極（第３電極）１２に用いることが好ましい。あるいは、バリアメタル２０がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２電極１０に用いることが好ましい。
バリア絶縁膜２１は、第２配線１８を含む層間絶縁膜１７上に形成され、第２配線１８を構成する金属（例えば、Ｃｕ）の酸化を防いだり、上層への第２配線１８に係る金属の拡散を防ぐ役割を有する絶縁膜である。バリア絶縁膜２１には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、およびそれらの積層構造等を用いることができる。
（実施例２）
図９は実施例２における抵抗変化素子の上面図である。絶縁性バリア膜に形成された開口部にて、下部電極となる一つの第１配線５ａともう一つの第１配線５ｂ上に、抵抗変化膜、上部電極、整流素子、および制御電極（第３電極）の順に積層した整流素子付き相補型抵抗変化素子２２が形成されている。上述したように、制御電極（第３電極）とプラグ（厳密にはバリアメタル）とが接する領域の直径Ｒ２（または面積）は、第１配線５ａ、５ｂと抵抗変化膜とが接する領域の直径Ｒ１（または面積）よりも小さくなるように設定されている。
図１０は実施形態３における抵抗変化素子の変形例である。図７の半導体基板上の多層配線層の内部に抵抗変化素子２２を有する装置とは、絶縁性バリア膜７に開口部が二つある点が相違する。
具体的には、下部電極となる第１配線５ａ、５ｂに対応させて、絶縁性バリア膜７に開口部が二つ形成されている。絶縁性バリア膜７のこの二つの開口部の壁面および絶縁性バリア膜７上に、抵抗変化膜９、第２電極１０、整流素子１１、および制御電極（第３電極）１２の順に積層した整流素子付き相補型抵抗変化素子２２が形成されている。層間絶縁膜１５および保護絶縁膜１４に形成された下穴にプラグ１９が埋め込まれている。保護絶縁膜１４に形成された下穴は、平面視で絶縁性バリア膜７の二つの開口部の間に配置されている。そして、第２電極１０上にてプラグ１９と制御電極（第３電極）１２とがバリアメタル２０を介して電気的に接続されている。
次に、本発明の実施形態３に係る半導体装置の製造方法について、図面を用いて説明する。本実施形態の製造方法は、本発明における半導体装置を形成するための一例である。図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｃ、図１３Ａ〜図１３Ｃ、図１４Ａおよび図１４Ｂは、本発明の半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板（例えば、半導体素子が形成された基板）上に層間絶縁膜２（例えば、シリコン酸化膜、膜厚５００ｎｍ）を堆積する。その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜２に配線溝を形成する。その後、この配線溝にバリアメタル６（例えば、ＴａＮ／Ｔａ、膜厚５ｎｍ／５ｎｍ）を介して第１配線５（例えば、銅）を埋め込む（ステップＡ１；図１１Ａ参照）。
ステップＡ１において、層間絶縁膜２は、プラズマＣＶＤ法によって形成することができる。ここで、プラズマＣＶＤ（Chemical Vapor Deposition）法とは、気体原料、あるいは液体原料を気化させることによって減圧下の反応室に連続的に供給し、プラズマエネルギーによって分子を励起状態にし、気相反応あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
また、ステップＡ１において、例えば、ＰＶＤ（Physical Vapor Deposition）法によってバリアメタル６（例えば、ＴａＮ／Ｔａの積層膜）を形成し、ＰＶＤ法によるＣｕシードの形成後、電解めっき法によって銅を配線溝内に埋設する。２００℃以上の温度で熱処理処理後、ＣＭＰ法によって配線溝内以外の余剰の銅を除去することにより、第１配線５を形成することができる。このような一連の銅配線の形成方法は、この技術分野における一般的な手法を用いることができる。ここで、ＣＭＰ（Chemical Mechanical Polishing）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨することで平坦化を行う。
次に、第１配線５を含む層間絶縁膜２上に絶縁性バリア膜７（例えば、ＳｉＣＮ膜、膜厚３０ｎｍ）を形成する（ステップＡ２；図１１Ｂ参照）。ここで、絶縁性バリア膜７は、プラズマＣＶＤ法によって形成することができる。絶縁性バリア膜７の膜厚は、１０ｎｍ〜５０ｎｍ程度であることが好ましい。
次に、絶縁性バリア膜７上にハードマスク膜８（例えば、シリコン酸化膜）を形成する（ステップＡ３；図１１Ｃ参照）。このとき、ハードマスク膜８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、絶縁性バリア膜７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜８には、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ等を用いることができ、ＳｉＮ／ＳｉＯ２の積層体を用いることができる。
次に、ハードマスク膜８上にフォトレジスト（図示せず）を用いて開口部をパターニングする。フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜８に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離する（ステップＡ４；図１２Ａ参照）。このとき、ドライエッチングは必ずしも絶縁性バリア膜７の上面で停止している必要はなく、絶縁性バリア膜７の内部にまで到達していてもよい。
次に、図１２Ａに示される開口部がパターニングされたハードマスク膜８をマスクとして、ハードマスク膜８の開口部から露出する絶縁性バリア膜７をエッチバック（ドライエッチング）する。これにより、絶縁性バリア膜７に開口部を形成して、絶縁性バリア膜７の開口部から第１配線５を露出させる。このとき、開口部は層間絶縁膜内部にまで達していても良い。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する（ステップＡ５；図１２Ｂ参照）。
ステップＡ５において、図１２Ａのハードマスク膜８は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、絶縁性バリア膜７の開口部の形状は、円形、正方形、四角形とし、円の直径、あるいは四角形の一辺の長さは２０ｎｍから５００ｎｍとすることができる。
また、ステップＡ５において、絶縁性バリア膜７をエッチバックでは、反応性ドライエッチングを用いることで、絶縁性バリア膜７の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
次に、第１配線５を含む絶縁性バリア膜７上に抵抗変化膜９（例えば、Ｓｉ１Ｃ３Ｏ１、ＴａＳｉＯ、Ｔａ２Ｏ５、ＺｒＯ、またはＨｆＯ、膜厚６ｎｍ）を堆積する（ステップＡ７；図１２Ｃ参照）。ここで、抵抗変化膜９は、ＰＶＤ法やＣＶＤ法を用いて形成することができる。
ステップＡ７では、絶縁性バリア膜７の開口部はステップＡ５の有機剥離処理によって水分などが付着しているため、抵抗変化膜９の堆積前に２５０℃〜３５０℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。この際、銅表面を再度酸化させないよう、真空下、あるいは窒素雰囲気にするなどの注意が必要である。
また、ステップＡ７では、抵抗変化膜９の堆積前に、絶縁性バリア膜７の開口部から露出する第１配線５に対して、Ｈ２ガスを用いた、ガスクリーニング、あるいはプラズマクリーニング処理を行ってもよい。このようにすることで、抵抗変化膜９を形成する際に第１配線５（Ｃｕ）の酸化を抑制することができ、プロセス中の銅の熱拡散（物質移動）を抑制することができる。
また、ステップＡ７では、抵抗変化膜９の堆積前に、ＰＶＤ法を用いて薄膜のＴｉ（２ｎｍ以下）（図示せず）を堆積することで、第１配線５（Ｃｕ）の酸化を抑制してもよい。薄膜のＴｉ層は抵抗変化膜９の形成中に酸化されて、チタン酸化物となる。
また、ステップＡ７では、抵抗変化膜９として、固体電解質を用いたタイプではなく、遷移金属酸化物（例えば、ＴｉＯ、ＮｉＯ等）を用いた抵抗変化膜を用いる場合には、抵抗変化膜９を堆積する前に、第２下部電極（図示せず：図８の５ａに相当）を成膜してもよい。第２下部電極には、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＯｘ等を用いることができ、例えば、それらの積層構造（例えば、ＴａＮ（下層）／Ｒｕ（上層））であっても良い。この時、積層構造の合計膜厚は、抵抗変化素子９をビア層間絶縁膜内部に形成する都合上、素子段差と表面ラフネスを低減するため、絶縁性バリア膜７よりも薄いことが必要であり、好ましくは１０ｎｍ以下であると良い。
また、ステップＡ７では、抵抗変化膜９を段差のある開口部にカバレッジよく埋め込む必要があるため、プラズマＣＶＤ法を用いて行うことが好ましい。
次に、抵抗変化膜９上に積層構造の第２電極１０を形成する。抵抗変化膜９と直接接する下層側の電極（例えば、Ｒｕ、膜厚１０ｎｍ）と、上層側の電極（例えば、Ｔａ、膜厚５０ｎｍ）をこの順に形成する。同じく段差のある開口部にボイドなく電極を埋め込むため、例えばＡＬＤ（Atomic Layer Deposition）法によりＲｕを形成することが好ましい。さらに、整流素子１１および制御電極（第３電極）１２をこの順に形成する（ステップＡ８；図１３Ａ参照）。
制御電極（第３電極）１２上に第１ハードマスク膜（例えば、ＳｉＮ膜、膜厚３０ｎｍ）および第２ハードマスク膜（例えば、ＳｉＯ２膜、膜厚２００ｎｍ）を、この順に積層する。第１ハードマスク膜および第２ハードマスク膜は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜はこの技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。また、第１ハードマスク膜と第２ハードマスク膜とは、異なる種類の膜であることが好ましく、例えば、第１ハードマスク膜をＳｉＮ膜とし、第２ハードマスク膜をＳｉＯ２膜とすることができる。このとき、第１ハードマスク膜は、保護絶縁膜１４および絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲むことにより材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離を防ぐことができるようになる。また、第１ハードマスク膜は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このとき抵抗変化膜９から酸素が脱離し、酸素欠陥によって固体電解質のリーク電流が増加するという問題が生じる。それらを抑制するためには、成膜温度を３５０℃以下、好ましくは２５０℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって形成したＳｉＮ膜などを用いることが好ましい。
次に、第２ハードマスク膜上に抵抗変化素子部をパターニングするためのフォトレジスト（図示せず）を形成し、その後、このフォトレジストをマスクとして、第１ハードマスク膜が表れるまで第２ハードマスク膜をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。
次に、第２ハードマスク膜をマスクとして、第１ハードマスク膜、制御電極（第３電極）１２、整流素子１１、第２電極１０、抵抗変化膜９を連続的にドライエッチングする。このとき、ハードマスク膜は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。
ステップＡ１１において、例えば、第２電極１０がＴａの場合にはＣｌ２系のＲＩＥで加工することができ、第２電極１０がＲｕの場合にはＣｌ２／Ｏ２の混合ガスでＲＩＥ加工することができる。また、抵抗変化膜９のエッチングでは、下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。抵抗変化膜９がＴａを含む酸化物であり、絶縁性バリア膜７がＳｉＮ膜やＳｉＣＮ膜である場合には、ＣＦ４系、ＣＦ４／Ｃｌ２系、ＣＦ４／Ｃｌ２／Ａｒ系などの混合ガスでエッチング条件を調節することでＲＩＥ加工することができる。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
次に、制御電極（第３電極）１２、整流素子１１、第２電極１０、抵抗変化膜９を含む絶縁性バリア膜７上に保護絶縁膜１４（例えば、ＳｉＮ膜、３０ｎｍ）を堆積する（ステップＡ１２；図１３Ｂ参照）。
ステップＡ１２において、保護絶縁膜１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このとき抵抗変化膜９の側面から酸素が脱離し、固体電解質のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜１４の成膜温度を２５０℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。
次に、図１３Ｃに示すように保護絶縁膜１４上に層間絶縁膜１５（例えば、ＳｉＯＣ）を形成し、その後、図１４Ａに示すようにＣＭＰによって層間絶縁膜１５を削り込んで平坦化する。さらに、図１４Ｂに示すように層間絶縁膜１５上に、層間絶縁膜１７（例えば、シリコン酸化膜）、ハードマスク膜１６をこの順に堆積する。
その後、第２配線１８用の配線溝およびプラグ１９用の下穴を形成し、銅デュアルダマシン配線プロセスを用いて、この配線溝およびこの下穴内にバリアメタル２０（例えば、ＴａＮ／Ｔａ）を介して第２配線１８（例えば、Ｃｕ）およびプラグ１９（例えば、Ｃｕ）を同時に形成する。その後、第２配線１８を含むハードマスク膜１６上にバリア絶縁膜２１（例えば、ＳｉＮ膜）を堆積する（ステップＡ１３；図７参照）。
ステップＡ１３において、第２配線１８の形成は、下層配線形成と同様のプロセスを用いることができる。このとき、バリアメタル２０と制御電極（第３電極）１２を同一材料とすることでプラグ１９と制御電極（第３電極）１２の間の接触抵抗を低減し、素子性能を向上（オン時の抵抗変化素子２２の抵抗を低減）させることができる。
また、ステップＡ１３において、層間絶縁膜１５および層間絶縁膜１７はプラズマＣＶＤ法で形成することができる。
また、ステップＡ１３において、抵抗変化素子２２によって形成される段差を解消するため、層間絶縁膜１５を厚く堆積し、ＣＭＰによって層間絶縁膜１５を削り込んで平坦化し、層間絶縁膜１５を所望の膜厚としてもよい。
本製造方法によれば、第１配線５を抵抗変化素子２２の下部電極とすることで、すなわち、第１配線５が抵抗変化素子２２の下部電極を兼ねることで、抵抗変化素子２２の小型化による高密度化を実現するとともに、相補型の抵抗変化素子を形成することができる。そのため、信頼性を向上させることができる。抵抗変化素子２２の上面には整流素子１１が形成され、通常のＣｕダマシン配線プロセスに追加工程として、２枚のマスクセットを作成するだけで、抵抗変化素子２２を搭載することができ、装置の低コスト化を同時に達成することができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子２２を搭載して、装置の性能を向上させることができる。
抵抗変化膜９の堆積では、以下の（化１）および（化２）に示す、環状型有機シロキサン原料を用いたプラズマＣＶＤ法によっても、炭化水素を主成分とするポリマー固体電解質を形成することができる。３員環、もしくは４員環のＳｉ−Ｏを骨格として、側鎖に不飽和炭化水素を有することで、低密度で金属架橋の形成が容易な固体電解質を形成することができる。例えば、３００ｍｍ基板上に、（化１）の環状型有機シロキサン原料を流量６５ｓｃｃｍで、キャリアガスとしてＨｅを流量５００ｓｃｃｍで成膜装置のチャンバーに導入し、ＲＦ電力２００Ｗ、基板温度３５０℃、圧力４．５Ｔｏｒｒの条件で堆積することができる。
（化１）
Figure 0006344243
（化２）
Figure 0006344243
また、第２電極１０は、ＤＣ（直流：Direct Current）スパッタリングによりＲｕＴａをターゲットとしてＤＣパワー０．２ｋＷ、Ａｒガス、２ｍＴｏｒｒの条件で堆積することができる。また、制御電極（第３電極）１２は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で堆積することができる。第２電極１０および制御電極（第３電極）１２は減圧下での堆積であるため、抵抗変化膜９からの酸素の脱離を抑制するため、室温で堆積している。
（実施例３）
図１７は、ＴａＯからなる整流素子の電圧−電流特性を示すグラフである。１Ｖを越えた付近から電流が増加していることがわかる。これにより、１Ｖ以下のロジック信号が伝搬された場合には、整流素子から電流が流れることはない。１Ｖよりも大きいプログラミング電圧が印加された場合には、整流素子に電流が流れるため、直列に接続された抵抗変化素子のプログラミングを行うことができるようになる。
図１８Ａおよび図１８Ｂは、本発明の一実施例による半導体装置の動作特性を説明するためのグラフである。図１８Ａは実施例１の整流素子を用いて試作したデバイスのプログラミング特性を示す。試作したデバイスでは、下部電極兼配線に銅配線、抵抗変化素子に５ｎｍのポリマー固体電解質、第２電極に５ｎｍのＲｕＴａ、整流素子に膜厚４ｎｍのＴａＯ、第３電極にはＴａを用いた。図１８Ｂは整流素子を用いないで試作したデバイスのプログラミング特性を示す。整流素子を用いない場合には、抵抗変化素子のスイッチング電圧は２Ｖであるのに対して、整流素子を挿入した場合には、２．７Ｖ程度になることがわかる。これは整流素子が挿入されたための電圧上昇であると判断できる。
図１９Ａおよび図１９Ｂは、図１８Ａおよび図１８Ｂにおけるプログラミング前後の第１配線間の電圧−電流特性（Ｉｄｓ）、および制御端子−第１配線の電圧電流（Ｉｇ）特性である。第１配線間の導通状態によらず、Ｉｇは低いことがわかる。これは整流素子によって制御端子が電気的に絶縁されているためである。一方、第１配線間の電流はオン状態では大きく、オフ状態では小さいことがわかる。すなわち抵抗変化素子のプログラミング状態によって、電流レベルが制御できていることがわかる。
（実施例４）
図２０は、本発明の一実施例による半導体装置の構造のレイアウトの平面図であり、第四の実施形態で説明したクロスバースイッチの実レイアウトの一例を示す。３×３の整流素子７００が、マトリックス上に配置されている。このレイアウトでは、制御線を対角線７０４上に引くことが特徴である。クロスバーアレイにおける、水平線７０３を第１下層配線（Ｍ４）、垂直線７０２を第２下層配線（Ｍ３）、対角線７０４を上層配線（Ｍ５）として用いることで、６５ｎｍのデザインルールにおいて１６Ｆ２にて１セルを形成し、アレイ配置することができることがわかる。すなわち、図２０の４Ｆ×４Ｆの領域で１セルを形成している。最小ハーフピッチＦは配線間隔で定義され、Ｍ４配線上のバリア絶縁膜の開口部７０１の大きさは最小ハーフピッチＦよりも大きくしておくことが特徴である。すなわち、水平線７０３、垂直線７０２、対角線７０４を異なる配線層で形成することでコンパクトなレイアウトを実現することができる。
幾つかの好適な実施例に関連付けして本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。
上述の実施形態では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明したが、本発明はそれに限定されるものではない。例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性、および整流素子を利用したメモリ素子などに用いることもできる。また、本発明では抵抗変化素子の実施例として、金属イオン析出型の抵抗変化素子の特性を中心に示したが、抵抗変化素子の動作原理は本発明の利用を限定するものではない。
また、完成した素子からも上述した実施形態によるスイッチング素子を確認することができる。具体的には、デバイスの断面をＴＥＭ（透過型電子顕微鏡：Transmission Electron Microscope）観察することで、多層配線内部に抵抗変化素子が搭載されている場合には、以下のようにして確認することができる。すなわち、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねており、二つの異なる下層配線の間に開口部を有しているかを観察することで確認することができ、本発明に記載の構造であるかを確認できる。さらにＴＥＭに加えＥＤＸ（エネルギー分散型Ｘ線分光法：Energy Dispersive X-ray Spectroscopy）、ＥＥＬＳ（電子エネルギー損失分光法：Electron Energy-Loss Spectroscopy）などの組成分析を行うことで、本発明に記載された材料であるかの確認をすることができる。
本発明は上記実施形態及び上記実施例に限定されることなく、請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれるものであることはいうまでもない。
上記の実施形態の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）第１の入出力端子と第１の接続端子を備えた第１の抵抗変化素子と、第２の入出力端子と第２の接続端子を備えた第２の抵抗変化素子と、制御端子と第３の接続端子を備えた整流素子とを有し、前記第１の接続端子と前記第２の接続端子と前記第３の接続端子が互いに接続されているスイッチング素子。
（付記２）前記第１の抵抗変化素子と前記第２の抵抗変化素子と前記整流素子の動作極性が同一である、付記１に記載のスイッチング素子。
（付記３）前記第１の抵抗変化素子は、前記第１の入出力端子の電位が前記第１の接続端子の電位よりも高いときに非導通状態から導通状態に遷移し、前記第１の入出力端子の電位が前記第１の接続端子の電位よりも低いときに導通状態から非導通状態に遷移するように構成され、前記第２の抵抗変化素子は、前記第２の入出力端子の電位が前記第２の接続端子の電位よりも高いときに非導通状態から導通状態に遷移し、前記第２の入出力端子の電位が前記第２の接続端子の電位よりも低いときに導通状態から非導通状態に遷移するように構成されている、付記１または付記２に記載のスイッチング素子。
（付記４）前記第１の抵抗変化素子および前記第２の抵抗変化素子は、第１電極と第２電極と電極間に挟まれた抵抗変化膜とからなる不揮発型抵抗変化素子であって、前記第１電極は金属イオンを供給する活性電極であって、前記抵抗変化膜は金属イオンが伝導する層であって、前記第２電極は不活性電極であり、前記整流素子は揮発型抵抗変化素子である、付記１乃至付記３のいずれか一つに記載のスイッチング素子。
（付記５）上記抵抗変化素子は、第１電極と第２電極と電極間に挟まれた抵抗変化膜とからなる不揮発型抵抗変化素子であって、上記第１電極は金属イオンを供給する活性電極であって、上記抵抗変化膜は金属イオンが伝導する層であって、上記第２電極は不活性電極である、付記１に記載のスイッチング素子。
（付記６）信号経路中に挿入されるものであり、未接続の二つの抵抗変化素子の端子から入出力がなされ、かつ未接続の整流素子の端子によって抵抗変化素子の抵抗状態が制御される、付記１記載のスイッチング素子。
（付記７）半導体装置内の多層配線層に形成されるものであり、第１電極は下部電極兼銅配線であって、銅配線の上面には絶縁性バリア膜が形成され、絶縁性バリア膜は開口部を有し、上記抵抗変化膜は開口部において下部電極兼銅配線と接し、上記抵抗変化膜の上面には下から第２電極、整流素子、第３電極の順に積層されている、付記１に記載のスイッチング素子。
（付記８）上記抵抗変化膜は、上記開口部において少なくとも二つ以上の上記下部電極兼銅配線と接し、上記第２電極、上記整流素子、上記第３電極は二つの抵抗変化素子間で一体化している、付記７に記載のスイッチング素子。
（付記９）上記整流素子は、ＳｉＮｘ、ＴａＯｘ、ＮｂＯｘ、ＨｆＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＷＯｘのいずれか、あるいはそれらの積層膜からなる、付記１に記載のスイッチング素子。
（付記１０）上記第１電極の主成分はＣｕからなり、上記第２電極の主成分はＲｕからなり、上記絶縁性バリア膜は、ＳｉＣ、ＳｉＣＮ、ＳｉＮのいずれかからなる、付記９に記載のスイッチング素子。
（付記１１）半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体装置であって、上記銅多層配線層内形成された複数の第１電極兼銅配線と、上記複数の第１電極兼銅配線上に形成された絶縁性バリア膜と、上記絶縁性バリア膜に形成され、上記第１電極兼銅配線に通ずるととともに壁面が上記銅配線から離れるにしたがい広くなるテーパ面となった開口部と、上記開口部を含む平面に形成された抵抗変化膜と、上記抵抗変化膜上に形成された第２電極と、上記第２電極上に形成された整流素子と、上記整流素子上に形成された第３電極とを有する、半導体装置。
（付記１２）上記第３電極は制御電極である、付記１１に記載の半導体装置。
（付記１３）上記抵抗変化膜、上記第２電極、上記整流素子、および上記第３電極は積層構造をなしている、付記１１または付記１２に記載の半導体装置。
（付記１４）半導体基板上の銅多層配線層内にバイポーラ型の抵抗変化素子を有する半導体スイッチング装置の製造方法であって、第１電極兼銅配線上に絶縁性バリア膜を形成する工程と、上記絶縁性バリア膜に、上記第１電極兼銅配線に通ずるととともに壁面が上記銅配線から離れるにしたがい広くなるテーパ面となった開口部を形成する工程と、上記開口部を含む全面に抵抗変化膜を形成する工程と、上記抵抗変化膜上に第２電極を形成する工程と、上記第２電極上に整流素子を形成する工程と、上記整流素子上に第３電極を形成する工程と、を含むことを特徴とする半導体スイッチング装置の製造方法。
（付記１５）上記抵抗変化膜、上記第２電極、上記整流素子および上記第３電極は共通のマスクでエッチングされて形成されている、付記１４に記載の半導体スイッチング装置の製造方法。
（付記１６）上記付記１乃至付記１０のいずれか一つのスイッチング素子を用いたクロスバースイッチの配置であって、水平ラインを第１下層配線、垂直ラインを第２下層配線とし、制御端子に接続する対角ラインを上層配線とする半導体装置。
この出願は、２０１３年１月１８日に出願された日本出願特願２０１３−７３４９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
２ 層間絶縁膜
５、５ａ、５ｂ 第１配線
６、６ａ、６ｂ バリアメタル
７ 絶縁性バリア膜
８ ハードマスク膜
９ 抵抗変化膜
１０ 第２電極
１１ 整流素子
１２ 制御電極（第３電極）
１４ 保護絶縁膜
１５ 層間絶縁膜
１６ ハードマスク膜
１７ 層間絶縁膜
１８ 第２配線
１９ プラグ
２０ バリアメタル
２１ バリア絶縁膜
１０１ 第１抵抗変化素子
１０１ａ 第１電極
１０１ｂ 第１抵抗変化膜
１０１ｃ 第２電極
１０２ 第２抵抗変化素子
１０２ａ 第１電極
１０２ｂ 第２抵抗変化膜
１０２ｃ 第２電極
１０３ 整流素子
１０３ａ 第１電極
１０３ｂ 整流膜
１０３ｃ 第２電極
１１１ 第１端子
１１２ 第２端子
１１３ 第３端子
４０１ａ 第１活性電極
４０１ｂ 第２活性電極
４０２ 固体電解質
４０３ 不活性電極
４０４ 整流素子
４０５ 制御電極
４０６ａ、４０６ｂ 金属架橋
５００ 整流素子
５０１ａ、５０１ｂ 抵抗変化素子
５０２ａ、５０３ａ、５０４ａ 端子
５０５ａ 水平線
５０６ａ 垂直線
５０７ａ 対角線
６０１ 抵抗変化素子
６０６ａ、６０６ｂ、６０６ｃ、６０６ｄ、６０６ｅ 対角線
７００ 整流素子
７０１ 開口部
７０２ 垂直線
７０３ 水平線
７０４ 対角線

Claims (9)

  1. 第１の入出力端子と第１の接続端子を備えた第１の抵抗変化素子、第２の入出力端子と第２の接続端子を備えた第２の抵抗変化素子、及び制御端子と第３の接続端子を備えた整流素子を有し、前記第１の接続端子と前記第２の接続端子と前記第３の接続端子が互いに接続されているスイッチング素子がアレイ上に配置された、複数のスイッチング素子と、
    前記スイッチング素子の中の前記第１の抵抗変化素子の前記第１の入出力端子に接続された第１の配線と、
    前記スイッチング素子の中の前記第２の抵抗変化素子の前記第２の入出力端子に接続された第２の配線と、
    前記スイッチング素子の中の前記整流素子の前記制御端子に接続された第３の配線とを含み、
    前記第１の配線と前記第２の配線はお互いに交差した配置となっており、
    前記第３の配線は、前記アレイ上に配置された複数のスイッチング素子のうち、対角線方向に隣接するスイッチング素子の前記整流素子の前記制御端子に接続されると共に、折り返された配置により、前記対角線方向に隣接するスイッチング素子とは別の位置で対角線方向に隣接するスイッチング素子の前記整流素子の前記制御端子に接続される、半導体装置。
  2. 前記第１の配線は、前記スイッチング素子の中の前記第１の抵抗変化素子の前記第１の入出力端子に接続された水平線であり、
    前記第２の配線は、前記スイッチング素子の中の前記第２の抵抗変化素子の前記第２の入出力端子に接続された垂直線であり、
    前記第３の配線は、前記アレイ上に配置された複数のスイッチング素子のうち、対角線方向に隣接するスイッチング素子の前記整流素子の前記制御端子に接続された対角線である、請求項１に記載の半導体装置。
  3. 前記スイッチング素子の、前記第１の抵抗変化素子と前記第２の抵抗変化素子と前記整流素子の動作極性が同一である、請求項１に記載の半導体装置。
  4. 前記スイッチング素子の前記第１の抵抗変化素子は、
    前記第１の入出力端子の電位が前記第１の接続端子の電位よりも高いときに非導通状態から導通状態に遷移し、
    前記第１の入出力端子の電位が前記第１の接続端子の電位よりも低いときに導通状態から非導通状態に遷移するように構成され、
    前記スイッチング素子の前記第２の抵抗変化素子は、
    前記第２の入出力端子の電位が前記第２の接続端子の電位よりも高いときに非導通状態から導通状態に遷移し、
    前記第２の入出力端子の電位が前記第２の接続端子の電位よりも低いときに導通状態から非導通状態に遷移するように構成されている、請求項１または請求項３に記載の半導体装置。
  5. 前記第１の抵抗変化素子および前記第２の抵抗変化素子は、第１電極と第２電極と電極間に挟まれた抵抗変化膜とからなる不揮発型抵抗変化素子であって、前記第１電極は金属イオンを供給する活性電極であって、前記抵抗変化膜は金属イオンが伝導する層であって、前記第２電極は不活性電極であり、
    前記整流素子は揮発型抵抗変化素子である、請求項１、請求項３または請求項４に記載の半導体装置。
  6. 前記スイッチング素子は多層配線層に形成されるものであり、
    前記第１電極は下部電極兼銅配線であって、銅配線の上面には絶縁性バリア膜が形成され、絶縁性バリア膜は開口部を有し、前記抵抗変化膜は開口部において下部電極兼銅配線と接し、前記抵抗変化膜の上面には下から第２電極、整流素子、第３電極の順に積層されている、請求項５に記載の半導体装置。
  7. 前記スイッチング素子の前記抵抗変化膜は、前記開口部において少なくとも二つ以上の前記下部電極兼銅配線と接し、前記第２電極、前記整流素子、前記第３電極は二つの抵抗変化素子間で一体化している、請求項６に記載の半導体装置。
  8. 前記スイッチング素子の前記整流素子は、ＳｉＮｘ、ＴａＯｘ、ＮｂＯｘ、ＨｆＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＷＯｘのいずれか、あるいはそれらの積層膜からなる、請求項１に記載の半導体装置。
  9. 前記第１電極の主成分はＣｕからなり、前記第２電極の主成分はＲｕからなり、前記絶縁性バリア膜は、ＳｉＣ、ＳｉＣＮ、ＳｉＮのいずれかからなる、請求項６に記載の半導体装置。
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