JP2010238287A - 半導体記憶装置 - Google Patents

Abstract

【課題】ソース線の駆動速度を向上させる。
【解決手段】半導体記憶装置は、複数のワード線が延在する第１の方向及び複数のビット線が延在する第２の方向と異なる第３の方向に沿って形成された複数のソース線と、複数のソース線を選択的に駆動する駆動手段として、ソース線コントロール回路を備える。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、ソース線を有する半導体記憶装置に関する。

従来の半導体記憶装置として、配列形成された複数のメモリセルと、これらメモリセルに接続されるワード線、ビット線及びソース線とを備えた半導体記憶装置が知られている（例えば、特許文献１，２又は３）。

再表ＷＯ０３／０６５３７７号公報 特開２００７−２３４１３３号公報 特開平８−７７７７３号公報

特許文献１の半導体記憶装置は、ビット線（データ線）に平行にソース線を設けたものであるため、選択駆動されるソース線と隣接するビット線との間にカップリング容量が形成され、ソース線の駆動速度（特に、放電速度）が制限されるという問題点がある。この問題点は、特許文献２の半導体記憶装置にも同様に存在する。

特許文献３に記載の半導体装置は、ＳＲＡＭ（Static Random Access Memory）であるため、ソース線を駆動する必要性がない。情報を保持するフリップフロップの電源だからである。したがって、引用文献３は、ソース線を駆動することによって生じる問題点、及びそれを解決する手段について何ら開示するものでも示唆するものでもない。

本発明の一形態によれば、複数のワード線が延在する第１の方向及び複数のビット線が延在する第２の方向と異なる第３の方向に沿って形成された複数のソース線と、前記ワード線、前記ビット線と前記ソース線の各々の交点に接続される複数のメモリセルと、前記複数のソース線を選択的に駆動する駆動手段と、を備えていることを特徴とする半導体記憶装置が提供される。

また、本発明の他の形態によれば、行列配置された複数のメモリセルと、行方向に並ぶメモリセルに共通接続される複数のワード線と、列方向に並ぶメモリセルに共通接続される複数のビット線と、前記行方向と列方向とは異なる斜め方向に並ぶメモリセルに共通接続される複数のソース線と、前記複数のソース線を選択的に駆動する駆動手段と、を備えることを特徴とする半導体記憶装置が提供される。

また、本発明のさらに他の形態によれば、第１の方向に延在する複数のワード線、第２の方向に延在する複数のビット線及び前記第１の方向と前記第２の方向とは異なる方向に延在する複数のソース線との各々の交点に接続され、情報を記憶する記憶素子と前記記憶素子を選択する選択トランジスタを含む複数のメモリセルとで構成され、前記複数のソース線を第１の所定電位に制御し、アクセス対象の前記メモリセルに対応する前記ソース線を前記第１の所定電位から第２の所定電位へ制御し且つ前記選択トランジスタを活性化に制御し、前記メモリセルのセンシング後、前記対応するソース線を前記第２の所定電位から前記第１の所定電位へ制御し且つ前記選択トランジスタを非活性化に制御する、ことを特徴とする半導体記憶装置の制御方法が提供される。

本発明によれば、ワード線及びビット線の延在する方向とは異なる方向に沿うようにソース線を形成し、そのソース線を選択的に駆動する駆動手段を設けたことで、ビット線との間のカップリング容量の発生を抑え、ソース線の駆動を高速化することができる。

本発明の第１の実施の形態に係る半導体記憶装置の主要部の概略構成を示す図である。 図１の領域Ａの拡大図である。 図１の半導体記憶装置における選択セルとその隣に位置する非選択セルの拡大図である。 図１の半導体記憶装置の動作を説明するためのタイムチャートである。 （ａ）は、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 （ａ）は、図１の半導体記憶装置に含まれるビット線コントロール回路又はソース線コントロール回路の内部構成を示す図、（ｂ）は、ワード線ドライバの内部構成を示す図である。 （ａ）は、図６（ａ）又は（ｂ）に示されるアドレスデコーダ部の内部構成を示す回路図であり、（ｂ）は、その入出力関係を示す真理値表である。 図１の半導体記憶装置に含まれるソースアドレス生成回路の内部構成を示す回路図である。 （ａ）は本発明の第２の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 （ａ）は本発明の第３の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 （ａ）は本発明の第４の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 本発明の第５の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図である。 （ａ）及び（ｂ）は、図１２の半導体記憶装置に用いられるアドレスデコーダの構成例を示す回路図である。 （ａ）は本発明の第６の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 （ａ）は本発明の第７の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 （ａ）は本発明の第８の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図であり、（ｂ）は、そのアドレス割り付けを示すアドレス表である。 本発明の第９の実施の形態に係る半導体記憶装置の構成と、ワード線、ビット線及びソース線とワードアドレス、ビットアドレス及びソースアドレスとの関係を示す図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。

即ち、本発明の半導体記憶装置は、複数のワード線が延在する第１の方向及び複数のビット線が延在する第２の方向と異なる第３の方向に沿うように形成された複数のソース線と、これら複数のソース線を駆動する駆動手段としてのソース線コントロール回路を有している。

あるいは、本発明の半導体記憶装置は、行列配置された複数のメモリセルと、行方向に並ぶメモリセルにそれぞれ共通接続される複数のワード線と、列方向に並ぶメモリセルにそれぞれ共通接続される複数のビット線と、斜め方向に並ぶメモリセルにそれぞれ共通接続される複数のソース線と、これら複数のソース線を駆動する駆動手段としてソース線コントロール回路を有している。

ソース線コントロール回路は、制御単位が所定数のメモリセルとなるように、第３の方向に沿って並ぶ一又は二以上のメモリセルの並びに関して、選択トランジスタのソースを一括して所定の電位に設定し、更に前記所定数を、前記第３の方向に沿って並ぶメモリセルの数の最大数に等しくする。

ワード線を活性化するワード線駆動手段は、メモリセルのアクセス後、記憶素子を選択する選択トランジスタの活性化（オン；導通）状態を所定時間維持し続けることによって、記憶素子の両端のノードをビット線とソース線に各々備える定電圧源から所定の電位へ再充電して次アクセスへの初期化を行う。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１に本発明の第１の実施の形態に係る半導体記憶装置の主要部の概略構成を示す。

図示の半導体記憶装置は、行列状（ここでは８×８の正方アレイ構成）に配置形成された複数のメモリセル１１（○で示す）を有するセルアレイ部１２と、メモリセル１１に接続される複数（ここでは８本）のワード線１３、複数（ここでは８本）のビット線１４及び複数（ここでは１５本）のソース線１５と、ワード線ドライバ１６と、ビット線コントロール回路１７と、センスアンプ１８と、ソースドライバ１９と、ソース線コントロール回路２０と、ソース線バッファ２１と、ソースアドレス生成回路２２と、定電圧源２３，２４を有している。定電圧源２４，２３は、共有することも可能である。

なお、ここでは、メモリセルアレイ部１２の構成を８×８の正方アレイ構成としたが、メモリセルアレイ部１２の構成は任意（ｍ×ｎ，ｍ及びｎは自然数）の構成とすることができる。

図２は、図１の破線で示す領域Ａを拡大した図である。図２に示すように、メモリセル１１の各々は、相変化抵抗素子（可変抵抗体）２５と選択トランジスタ２６とを有している。相変化抵抗素子は、カルコゲナイド等、相状態に応じて異なる抵抗状態を示す物質を利用した素子である。また、選択トランジスタは、例えばＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）である。つまり、本実施の形態に係る半導体記憶装置は、ＰＲＡＭ（Phase change Random Access Memory）と呼ばれる記憶装置である。

相変化抵抗素子２５の一端はビット線１４に接続され、他端は選択トランジスタ２６のドレインに接続されている。また、選択トランジスタ２６のゲートはワード線１３に接続され、ソースはソース線１５に接続されている。

図１に戻ると、図の左右方向（第１の方向又は行方向）に並ぶメモリセル１１は、共通のワード線１３に接続されている。また、図の上下方向（第２の方向又は列方向）に並ぶメモリセル１１は、共通のビット線１４に接続されている。さらに、図の斜め方向（第３の方向又は図の右上から左下方向）に並ぶメモリセル１１は、共通のソース線１５に接続されている。この構成によれば、共通のソース線１５に接続されているメモリセル１１は、互いに異なるワード線１３及びビット線１４に接続される。また、各ソース線１５は、ワード線１３及びビット線１４の延在方向の何れとも異なる方向に沿って延在しており、平行とはならない。なお、ソース線コントロール回路２０とソース線バッファ２１とを結ぶ接続線は、ワード線１３と同一方向に延在しているが、ビット線１４とは異なる方向に沿って延在する。

ワード線ドライバ１６は、外部から入力されるコマンドに従い、ワード線アドレスＷａｄｄによって指定されるワード線１３を選択的に駆動する。

ビット線コントロール回路１７は、外部から入力されるコマンドに従い、ビット線アドレスＢａｄｄによって指定されるビット線１４を選択する。スタンバイ時には、ビット線コントロール回路１７は、定電圧源２４において生成された定電圧（例えば、０．４Ｖ）を選択したビット線１４に供給する。また、読み出し時には、ビット線コントロール回路１７は、選択したビット線１４をセンスアンプ１８に接続する。

センスアンプ１８は、ビット線の電位を検出し増幅する。

ソース線コントロール回路２０は、外部から入力されるコマンドに従い、ソース線アドレスＳａｄｄによって指定されるソース線１５（の組）を選択する。スタンバイ時には、ソース線コントロール回路２０は、定電圧源２３において生成された定電圧（例えば、０．４Ｖ）を非選択（全て）のソース線１５（の組）に供給する。また、読み出し時には、ソース線コントロール回路２０は、選択したソース線１５（の組）をソースドライバ１９に接続する。

ソース線バッファ２１は、複数のバッファ（信号増幅）回路を有している。ソース線バッファ２１は、各ソース線１５に接続されているメモリセルの数のうちの最大数に等しい数のメモリセルがソース線コントロール回路２０による制御単位となるように、バッファ回路を介してソース線１５を相互接続する。ここでは、メモリセルが正方行列状に配列されている（正方アレイ構成）ため、対角線に相当するソース線に接続されているメモリセルの数が８個で最大となる。それゆえ、図の左上からｉ（＝１〜７）番目のソース線１５とｉ＋８番目のソース線１５とを接続する。これにより、ソース線コントロール回路２０は、各組が８個のメモリセル１１に接続されている８組のソース線１５の組を制御することになる。

ソース線バッファ２１は、ソース線コントロール回路２０、ソースドライバ１９及び定電圧源２３とともに、ソース線駆動手段として機能する。なお、本明細書において「駆動」は、ソース線等を所定の電位に設定することを意味し、正又は負の特定の電位に設定する場合のみならず、接地（ＧＮＤ）レベルに設定する場合も含む。

次に、図１の半導体記憶装置の動作について説明する。ここでは、読み出しの対象となるメモリセル１１を選択セルと呼び、それ以外のメモリセル１１を非選択セルという。図３に選択セル１１−１とそれに隣接する非選択セル１１−２とを示す。上述したように、各メモリセル１１は、相変化抵抗素子２５と選択トランジスタ２６とからなるが、これらの接続点（可変抵抗体下ノード）には、寄生容量（可変抵抗体下容量）３１が存在している。相変化抵抗素子２５の抵抗値は、メモリセル情報の「０」と「１」に対応して高抵抗と低抵抗の状態をとりうる。以下の説明では、選択セル１１−１に接続されているワード線１３、ビット線１４及びソース線１５（の組）を夫々選択ワード線ＳＷＬ、選択ビット線ＳＢＬ及び選択ソース線ＳＳＬと呼ぶ。また、選択ワード線ＳＷＬ、選択ビット線ＳＢＬ及び選択ソース線ＳＳＬ以外のワード線１３、ビット線１４及びソース線１５（の組）を、それぞれ非選択ワード線ＮＷＬ、非選択ビット線ＮＢＬ及び非選択ソース線ＮＳＬと呼ぶ。さらに、選択セル１１−１の可変抵抗体下ノードをＳＵＲＮＯＤＥと表し、非選択セル１１−２の可変抵抗体下ノードをＮＵＲＮＯＤＥと表すものとする。

以下、図４のタイムチャートを参照して図１の半導体記憶装置の動作について説明する。なお、以下のカッコ付数字は、図４のカッコ付数字に対応している。

（１）スタンバイ時、全てのビット線１４（ＳＢＬ及びＮＢＬ）は、ビット線コントロール回路１７を介して定電圧源２４に接続され、定電圧（ここでは、０．４Ｖ）に充電（プリチャージ）されている。同様に、全てのソース線１５（ＳＳＬ及びＮＳＬ）は、ソース線コントロール回路２０を介して定電圧源２３に接続され、定電圧（ここでは、０．４Ｖ）に充電（プリチャージ）されている。

（２）読み出しの対象となるセルアドレスが与えられ、ソース線コントロール回路２０が活性化されると、ソース線コントロール回路２０は、選択ソース線ＳＳＬをソースドライバ１９に接続し、選択ソース線ＳＳＬの電荷を引き抜いて、その電位をＧＮＤ電位に等しくする。その際、非選択ソース線ＮＳＬについては、プリチャージ電圧（０．４Ｖ）を維持する。選択ソース線ＳＳＬは、プリチャージされているビット線に対して斜め方向に傾きを有しているため、カップリング容量はほとんど存在しない。このため、選択ソース線ＳＳＬからの電荷の引き抜きは、比較的高速に行われ、短時間で終了する。その結果、次の工程の開始を従来より早めることができる。

ソース線コントロール回路２０の活性化と同時に、ビット線コントロール回路１７も活性化され、ビット線コントロール回路１７は、選択ビット線ＳＢＬをセンスアンプ１８に接続する。

（３）選択ソース線ＳＳＬがＧＮＤに達するのに必要な時間が経過した後、ワード線ドライバ１６が活性化され、ワード線ドライバ１６は選択セル１１−１の選択トランジスタ２６をオン（導通）状態にする。選択ビット線ＳＢＬが相変化抵抗素子２５を介して接地された状態となり、選択ビット線ＳＢＬの電位は接地電位へと向かって低下する。選択ビット線ＳＢＬの電位低下速度は、相変化抵抗素子２５の抵抗値（記憶している情報）によって決まる。したがって、選択トランジスタ２６がオンしてから所定時間が経過した後の選択ビット線の電位（電位減少量）を検出することによって、相変化抵抗素子２５が高抵抗か低抵抗か（情報“０”を記憶しているのか“１”を記憶しているのか）を判定することができる。センスアンプ１８は、この電位減少量を差動増幅等して検出し、判定を行う（セル情報を読み出す）。

（４）次に、ソース線コントロール回路２０及びビット線コントロール回路１７が非活性化され、選択ビット線ＳＢＬ及び選択ソース線ＳＳＬを非選択の場合と同じ状態に戻す。これにより、選択ビット線ＳＢＬ及び選択ソース線ＳＳＬは、夫々ビット線コントロール回路１７及びソース線コントロール回路２０を介して定電圧源２４，２３に接続され、再びプリチャージ電圧（０．４Ｖ）まで充電される。このとき、選択ワード線ＳＷＬは依然活性化（オン；導通）されたままなので、選択セル１１−１の可変抵抗体下ノードＳＵＲＮＯＤＥは、選択ソース線ＳＳＬ側から充電可能である。このため、相変化抵抗素子２５が高抵抗の場合に選択ビット線ＳＢＬ側からの電荷移動が無くても、可変抵抗体下容量３１を比較的高速に充電することでき、短時間で充電を完了することができる。

（５）最後に、ワード線ドライバ１６は、選択ワード線ＳＷＬを非活性（オフ；非導通）する。これにより、半導体記憶装置は、スタンバイ状態に戻る。

以上、説明したように、本実施の形態に係る半導体記憶装置では、スタンバイ時にビット線及びソース線をプリチャージ電位に充電しているため、メモリセルを選択する際にビット線及び可変抵抗体下容量３１を充電する必要がないので、高速動作が可能である。

また、本実施の形態に係る半導体記憶装置では、選択ソース線ＳＳＬとビット線１４との間にカップリング容量がほとんど存在しないので、選択ソース線ＳＳＬの駆動（充放電）を高速で行うことできる。また、この半導体記憶装置では、選択ビット線ＳＢＬ及び選択ソース線ＳＳＬを再びプリチャージする際に選択ワード線ＳＷＬが活性状態（オン；導通）にあるので、選択セルの相変化抵抗素子２５が高抵抗の場合、ソース線側から可変抵抗体下ノードＳＵＲＮＯＤＥ及び可変抵抗体下容量３１を充電することができるので、そのプリチャージを高速に短時間で行うことができる。これらにより、本実施の形態に係る半導体装置では、アクセス速度の向上を実現することができる。また、ビット線とソース線との間のカップリング容量によるノイズの発生もほとんどない。また、スタンバイ時において、すべてのビット線ＳＢＬ／ＮＢＬとすべてのソース線ＳＳＬ／ＮＳＬが共に定電圧（ここでは、０．４Ｖ）に充電（プリチャージ）されているので、選択トランジスタ２６のオフリーク電流が発生しない。特に、選択トランジスタ２６がオフリーク電流値の比較的大きなＴＦＴ(Thin Film Transistor)で構成された３次元メモリセルアレイ（セルアレイ部１２が積層される）である場合に、この方式は、有効である。

また、本実施の形態に係る半導体記憶装置では、ソース線１５の充放電を行う制御単位をメモリセル８個（同一数）としたことで、ソースドライバ１９は、どのソース線１５に対しても同一の駆動能力で駆動することができる。また、ソース線１５の組の数は従来と同様にビット線１４の数と同数なので、ソース線ドライバの数の増加やアドレスデコーダの複雑化を招くこともない。さらに、一般に、バッファ回路はアドレスデコード回路に比べてレイアウト面積が小さいので、ソース線１５を個々に制御するように、ソース線バッファ２１に代えてもう一つのソース線コントロール回路を設けた場合に比べ、チップ面積を小さくすることができる。

次に、ワード線１３、ビット線１４及びソース線１５のアドレス割り付けについて、図５（ａ）及び（ｂ）を参照して説明する。なお、以下の説明は、メモリアレイの一部分に着目したものであって、例えば、ページ単位、マット単位、バンク単位等のチップ全体のアドレス割り付けについては、任意に設定することが可能である。

図５（ａ）及び（ｂ）に示すように、ワード線１３とビット線１４とに対して、夫々３ビット（０〜７（十進数））のアドレスＷａｄｄ及びＢａｄｄが割り当てられているとする。この場合、ソースアドレス生成回路２２は、その和（Ｂａｄｄ＋Ｗａｄｄ）を求め、ソース線アドレスＳａｄｄとして出力する。これにより、ソース線専用のアドレスを用意することなく、ソース線１５（の組）を選択することができる。セルの数が多い場合や少ない場合であっても同様に、ワードアドレス及びビットアドレスからソースアドレスを生成することができる。また、正方アレイ構成の場合のみならず、長方アレイ構成の場合も同様に、ワードアドレス及びビットアドレスからソースアドレスを生成することができる。

ビット線コントロール回路１７及びソース線コントロール回路２０は、例えば、図６（ａ）に示すように、アドレスデコーダ部６１を含む回路として実現できる。この回路は、主としてＭＯＳトランジスタ（ＮＭＯＳ及びＰＭＯＳ（ＰチャネルＭＯＳトランジスタ））を用いて構成されている。ここでは、入力アドレスにより選択されたソース線又はビット線に電源電圧Ｖｓｓが供給され、それ以外のソース線又はビット線にプリチャージ電圧Ｖｐが供給される場合を示している。また、ワード線ドライバ１６は、例えば、図６（ｂ）に示すような、アドレスデコーダ部６２を含む回路により実現される。

ビット線コントロール回路１７、ソース線コントロール回路２０及びワード線ドライバ１６に夫々用いられるアドレスデコーダ部６１，６２は、例えば、図７（ａ）に示すような回路により実現できる。この回路の入出力関係は、図７（ｂ）に示すとおりである。入力ビット数が４ビット以上の場合は、同様の構成を拡大すればよい。あるいは、階層化構造を採用してもよい。

ソースアドレス生成回路２２は、例えば、図８に示すような、半加算器（ＨＡ）８１や全加算器８２を用いて実現できる。なお、４ビット目の出力が不要であれば無視すればよい。また、アドレスビット数が４以上の場合は、全加算器を増加させることで対応できる。

次に、本発明の第２の実施の形態に係る半導体記憶装置について図９を参照して説明する。

第１の実施の形態では、ソース線１５にソース線コントロール回路２０及びソース線バッファ２１を接続し、制御単位が同一数のメモリセルとなるよう構成している。これに対し、本実施の形態に係る半導体記憶装置は、図９（ａ）に示すように、一対のソース線コントロール回路２０−１，２０−２を有している。

この構成によれば、セルアレイ部１２−１の構成が簡略化され、また、各ソース線１５はビット線１４のみならずワード線ともほとんどカップリング容量を持たない。よって、第１の実施の形態の場合よりも、さらにノイズの発生を抑えることができる。

なお、ソース線１５のアドレス割り付けは、図９（ｂ）に示すようになる。

次に、本発明の第３の実施の形態に係る半導体記憶装置について図１０を参照して説明する。

第２の実施の形態と異なる点は、図１０（ａ）及び（ｂ）に示すように、ソース線のアドレス割り付けを行う点である。ビット線アドレスＢａｄｄとワード線アドレスＷａｄｄとからソース線アドレスＳａｄｄを生成する際に、３桁目の繰上げ計算を行わないようにする、あるいは得られた最大桁を無視することで、第１の実施の形態の場合と同様に、制御単位を同一数のメモリセルとすることができる。また、４桁目のアドレス信号を処理する必要がないので、ソース線コントロール回路２０−１及び２０−２の構成を、第２の実施の形態の場合に比べて簡略化することが可能である。

次に、本発明の第４の実施の形態に係る半導体記憶装置について図１１を参照して説明する。

図１１（ａ）から理解されるように、本実施の形態に係る半導体記憶装置は、ソース線バッファ２１を持たない点で第１の実施の形態に係る半導体記憶装置と異なっており、その構成が簡略化されている。ソースドライバ１９が十分な駆動能力を有している場合には、このような構成が可能となる。図１１（ｂ）は、ソース線のアドレス割り付けを示す図である。

次に、本発明の第５の実施の形態に係る半導体記憶装置について図１２を参照して説明する。

本実施の形態に係る半導体記憶装置は、一対のワード線ドライバ１６−１、１６−２と、一対のビット線コントロール回路１７−１，１７−２と、一対のソース線コントロール回路２０−３，２０−４を有している。互いに隣り合うワード線１３は、異なるワード線ドライバに接続されている。同様に、互いに隣り合うビット線１４は、異なるビット線コントロール回路に接続されている。互いに隣り合うソース線１５については、一方のコントロール回路側から選択駆動されるように接続されている。つまり、各線は互い違いにドライバ又はコントロール回路に接続されている。

本実施例に用いられるアドレスデコーダ回路は、例えば、図１３（ａ）及び（ｂ）に示すように構成される。これらアドレスデコーダ回路の各々は、図７に示すアドレスデコーダ回路６１又は６２の一部を抜き出したものに等しい。即ち、図１３（ａ）に示すアドレスデコーダ回路は、偶数アドレスに対応する部分、図１３（ｂ）に示すアドレスデコーダ回路は、奇数アドレスに対応する部分を抜き出したものである。

次に、本発明の第６の実施の形態に係る半導体記憶装置について図１４を参照して説明する。

上述した実施の形態では、ソース線コントロール回路２０が、ワードドライバと並ぶように配置されていたが、本実施の形態に係る半導体記憶装置では、図１４（ａ）に示すように、ビット線コントロール回路１７と並ぶように、また対向するようにソース線コントロール回路２０−５，２０−６が配置される。図１４（ｂ）は、ソース線のアドレス割り付けを示す図である。

次に、本発明の第７の実施の形態に係る半導体記憶装置について図１５を参照して説明する。

上述した実施の形態では、セルアレイ部１２が正方行列状にメモリセルを配置したものであったが、本実施の形態に係る半導体記憶装置は、図１５（ａ）に示すように長方行列状（ここでは、１６×８）にメモリセルが配置された（長方アレイ構成）セルアレイ部１２−２を有している。本実施の形態では、メモリセル１６個を制御単位とする。また、ソース線のアドレス割り付けは図１５（ｂ）に示すようになる。ソースアドレス生成回路２２は、ソースアドレスを生成する際に、４桁目及び５桁目の計算を行わないか、あるいは無視する。

このように、本発明は、列方向に長い長方アレイ構成のメモリセルアレイを有する半導体記憶装置にも適用可能である。

次に、本発明の第８の実施の形態に係る半導体記憶装置について図１６を参照して説明する。

第７の実施の形態に係る半導体記憶装置は、セルアレイ部１２−２が列方向に長い長方行列状であったが、本実施の形態に係る半導体記憶装置は、図１６（ａ）に示すように、行方向に長いセルアレイ部１２−３を有している。ソース線のアドレス割り付けは図１６（ｂ）に示すとおりである。

本実施の形態に係る半導体記憶装置では、例えば、ワード線ｗ４とビット線ｂ４とに対応するメモリセルが選択されている場合、ワード線ｗ４とビット線ｂ１２に対応するメモリセルにおいてもビット線からソース線（またはＧＮＤ）へ電流が流れる。しかしながら、このようなショートセルは、その数が少ないので、無視することができる。なお、この場合、センスアンプ１８に接続されているのは、ビット線ｂ４だけであり、ビット線ｂ１２は接続されていない。このような区別は、４桁目のアドレスを用いることで可能である。

このように、本発明は、行方向に長い長方アレイ構成のメモリセルアレイを有する半導体記憶装置にも適用可能である。

次に、本発明の第９の実施の形態に係る半導体記憶装置について図１７を参照して説明する。

本実施の形態に係る半導体記憶装置は、複数のビット線コントロール回路１７−５〜１７−８と複数（ここでは４つ）のセンスアンプ１８−１〜１８−４とを有している。データの読み出しは、センスアンプ単位で行う。

以上本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、発明の主旨を逸脱することなく、種々の変形、変更が可能である。

例えば、上記実施の形態では、ＰＲＡＭの場合について説明したが、本発明は、ビット線、ワード線及びソース線の３線を用いてメモリセルの状態を制御する半導体記憶装置であれば適用可能である。また、相変化抵抗素子を用いる半導体記憶装置のみならず、ＲｅＲＡＭ（resistance random access memory）と呼ばれる抵抗変化型素子にも応用できる。また、記憶情報を（選択）トランジスタのオン抵抗（導通抵抗）の変化として記憶する揮発性記憶装置にも、本発明は適用可能である。このような導体記憶装置としては、例えば、フローティングボディーメモリと呼ばれる半導体記憶装置がある。

また、上記実施の形態では、半導体記憶装置について説明したが、本発明は、メモリセルを備えた種々のロジックデバイス、半導体装置や半導体システムに提供することができる。例えば、本発明は、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）、ＰＯＰ（パッケージオンパッケージ）、ＭＣＵ（メモリーコントロールユニット）等にも適用することができる。

また、上記実施の形態では、プリチャージ電圧として０．４Ｖを採用したが、プリチャージ電圧は任意に設定することができる。例えば、センスアンプの基準電位を負電圧にできる場合は、プリチャージ電圧を接地電位とすることができる。これにより、消費電力を低減することができる。なお、この場合、読み出し時に選択ソース線の電位を負電位（例えば、−０．４Ｖ）にする。

また、上記実施の形態では、メモリセルに書き込まれた情報に対応する抵抗値の違いによりビット線を放電速度が異なることを検出する例について説明したが、逆に、メモリセルに書き込まれた情報に対応する抵抗値の違いによりビット線の充電速度の違いを検出するように構成されてもよい。

また、上記実施の形態ではセンスアンプにより電圧変化を検出する場合について説明したが、そこに用いられる電圧差動増幅回路の構成は特に限定されるものではない。また、ビット線の電圧変化ではなく、電流変化を検出するようにしてもよい。

さらに、上記実施の形態では、各部に用いられるトランジスタとして、ＭＯＳトランジスタを用いたが、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）であればよく、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なトランジスタを用いることができる。また、バイポーラ型トランジスタを用いることもできる。なお、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１ メモリセル
１１−１ 選択セル
１１−２ 非選択セル
１２，１２−１，１２−２，１２−３ セルアレイ部
１３ ワード線
１４ ビット線
１５ ソース線
１６，１６−１，１６−２ ワード線ドライバ
１７，１７−１，１７−２，１７−５，１７−６，１７−７，１７−８ ビット線コントロール回路
１８，１８−１，１８−２，１８−３，１８−４ センスアンプ
１９ ソースドライバ
２０，２０−１，２０−２，２０−３，２０−４，２０−５，２０−６ ソース線コントロール回路
２１ ソース線バッファ
２２ ソースアドレス生成回路
２３，２４ 定電圧源
２５ 相変化抵抗素子
２６ 選択トランジスタ
６１，６２ アドレスデコーダ部

Claims (18)

1. 複数のワード線が延在する第１の方向及び複数のビット線が延在する第２の方向と異なる第３の方向に沿って形成された複数のソース線と、
   前記ワード線、前記ビット線と前記ソース線の各々の交点に接続される複数のメモリセルと、
   前記複数のソース線を選択的に駆動する駆動手段と、
   を備えていることを特徴とする半導体記憶装置。
2. 前記駆動手段は、制御単位が所定数のメモリセルとなるように、前記複数のソース線を選択的に駆動することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記所定数を、前記複数のソース線に夫々接続されているメモリセルの数のうちの最大数に等しくしたことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記メモリセルは、情報を記憶する記憶素子と、前記記憶素子に直列に接続され前記ビット線及び前記ソース線のいずれか一方に接続される選択トランジスタとを含み、
   更に、前記選択トランジスタに接続されるワード線駆動手段と、を備え、
   前記ワード線駆動手段は、前記ビット線及び前記ソース線の所定電位への充電時、前記選択トランジスタを活性化することにより、前記記憶素子の両端のノードを前記ビット線及び前記ソース線に接続される各々の定電圧源から前記所定電位へ充電する、ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記メモリセルは、情報を記憶する記憶素子と、前記素子を選択する選択素子とを含み、
   前記記憶素子と前記選択素子は、前記ビット線と前記ソース線間に直列に接続される、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記メモリセルが、可変抵抗素子によって情報を記憶する記憶素子を含む、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
7. 行列配置された複数のメモリセルと、
   行方向に並ぶメモリセルに共通接続される複数のワード線と、
   列方向に並ぶメモリセルに共通接続される複数のビット線と、
   前記行方向と列方向とは異なる斜め方向に並ぶメモリセルに共通接続される複数のソース線と、
   前記複数のソース線を選択的に駆動する駆動手段と、
   を備えることを特徴とする半導体記憶装置。
8. 前記駆動手段は、制御単位が所定数のメモリセルとなるように、前記複数のソース線を選択的に駆動することを特徴とする請求項７に記載の半導体記憶装置。
9. 前記所定数を、前記複数のソース線に夫々接続されているメモリセルの数のうちの最大数に等しくしたことを特徴とする請求項８に記載の半導体記憶装置。
10. 前記メモリセルは、情報を記憶する記憶素子と、前記記憶素子に直列に接続され前記ビット線及び前記ソース線のいずれか一方に接続される選択トランジスタとを含み、
    更に、前記選択トランジスタに接続されるワード線駆動手段と、を備え、
    前記ワード線駆動手段は、前記ビット線及び前記ソース線の所定電位への充電時、前記選択トランジスタを活性化することにより、前記記憶素子の両端のノードを前記ビット線及び前記ソース線に接続される各々の定電圧源から前記所定電位へ充電する、ことを特徴とする請求項７に記載の半導体記憶装置。
11. 前記メモリセルは、情報を記憶する記憶素子と、前記素子を選択する選択素子とを含み、
    前記記憶素子と前記選択素子は、前記ビット線と前記ソース線間に直列に接続される、ことを特徴とする請求項７乃至１０のいずれか一項に記載の半導体記憶装置。
12. 前記メモリセルが、可変抵抗素子によって情報を記憶する記憶素子を含む、ことを特徴とする請求項９乃至１１のうちのいずれか一項に記載の半導体記憶装置。
13. 第１の方向に延在する複数のワード線、第２の方向に延在する複数のビット線及び前記第１の方向と前記第２の方向とは異なる方向に延在する複数のソース線との各々の交点に接続され、情報を記憶する記憶素子と前記記憶素子を選択する選択トランジスタを含む複数のメモリセルとで構成され、
    前記複数のソース線を第１の所定電位に制御し、
    アクセス対象の前記メモリセルに対応する前記ソース線を前記第１の所定電位から第２の所定電位へ制御し且つ前記選択トランジスタを活性化に制御し、
    前記メモリセルのセンシング後、前記対応するソース線を前記第２の所定電位から前記第１の所定電位へ制御し且つ前記選択トランジスタを非活性化に制御する、ことを特徴とする半導体記憶装置の制御方法。
14. 制御単位が所定数のメモリセルとなるように、前記第３の方向に沿って並ぶ一又は二以上のメモリセルの並びに関して、選択トランジスタのソースを一括して前記第１と第２の所定の電位にそれぞれ制御することを特徴とする請求項１３に記載の半導体記憶装置の制御方法。
15. 前記所定数を、前記第３の方向に沿って並ぶメモリセルの数の最大数に等しくしたことを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
16. 前記選択トランジスタの非活性化制御は、前記対応するソース線を前記第２の所定電位から前記第１の所定電位へ制御した後に制御する、ことを特徴とする請求項１３に記載の半導体記憶装置の制御方法。
17. 前記記憶素子と前記選択トランジスタは、前記ビット線と前記ソース線間に直列に接続される、ことを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体記憶装置の制御方法。
18. 前記メモリセルが、可変抵抗値の違いによって情報を記憶する、ことを特徴とする請求項１３乃至１７のいずれか一項に記載の半導体記憶装置の制御方法。

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