JP2009123251A - 半導体集積回路装置 - Google Patents

Abstract

【課題】使い勝手が良くＳＭＮが改善されたＳＲＡＭを提供する。
【解決手段】ＳＲＡＭのワードドライバ部は、プリデコード信号によりメモリアレイ部のワード線選択信号を形成するゲート回路、その出力信号とタイミング信号によりワード線を選択するワード線駆動回路、及び全ワード線駆動回路にタイミング信号を伝えるワード線選択制御線を有する。入出力回路部は、相補ビット線のプリチャージ回路、ビット線選択回路で選択された相補ビット線に信号を入出力する入出力回路を有する。制御回路は、ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及びタイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。ワード線数と相補ビット線数とが複数通りに設定可能にされる。
【選択図】図１

Description

この発明は、半導体集積回路装置に関し、システムＬＳＩ等に搭載されるスタティック型ＲＡＭ（以下、ＳＲＡＭという）のハードウェアＩＰ（Intellectual Property)コアに利用して有効な技術に関するものである。

微細化技術の進展に伴ってＭＯＳＦＥＴの微細化されると、素子の信頼性及び消費電力の観点から微細化に応じた電圧スケーリングが必要になる。このような微細化に対応したスタティック型ＲＡＭ（ランダム・アクセス・メモリ、以下単にＳＲＡＭという）のスタティックノイズマージン（ＳＮＭ）の改善に向けた技術の例として、特開２００７−０６６４９３号公報がある。
特開２００７−０６６４９３号公報

上記特許文献１に記載の技術では、ＳＲＡＭのワード線の選択レベルを制御することで動作マージンの改善を行うものである。ＳＲＡＭ−ＩＰ製品（コンパイルドＳＲＡＭ）としては、それが搭載されるシステムに応じて、多様なメモリアレイ構成とすることが必要とされる。例えば最大記憶容量が５１２Ｋビット程度のものから１／１０の６４Ｋビット程度の小さなものまで広範囲で提供することが必要とされる。このようなコンパイルドＳＲＡＭにおいて、メモリアレイの構成に応じて、ＳＮＭも様々な様相を示すものとなるので特許文献１に記載されているような一括した回路での効果的な対策が難しい。また、特許文献１の技術では、ワード線の選択レベルをＰチャネルＭＯＳＦＥＴのしきい値電圧分だけ低下させるので、ビット線に多数のメモリセルが接続されることにより、相補ビット線の負荷容量が増大した場合には、メモリセルの記憶情報に従って一方の相補ビット線をディスチャージさせるに要する時間が遅くなる。

この発明の１つの目的は、動作速度を維持しつつ、ＳＮＭが改善されたＳＲＡＭを搭載した半導体集積回路装置を提供することにある。この発明の他の１つの目的は、ＳＮＭの改善とコンパイルドＳＲＡＭに好適なＳＲＡＭを有する半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。半導体集積回路装置に搭載されるＳＲＡＭは、メモリアレイ部、ワードドライバ部、入出力回路部、及び制御回路部を有する。上記ワードドライバ部は、上記制御回路部で形成されたプリデコード信号を受けてメモリアレイ部の１つのワード線選択信号を形成するゲート回路、上記ゲート回路の出力信号とタイミング信号とを受けてワード線の選択信号を形成するワード線駆動回路、及び全ワード線駆動回路と共通に接続されるよう設けられ、上記タイミング信号を伝えるワード線選択制御線を有する。上記入出力回路部は、上記相補ビット線をプリチャージするプリチャージ回路、上記ビット線選択回路、選択された上記相補ビット線との間で信号を伝える入出力回路を有する。上記制御回路は、Ｘ系アドレス信号を受けて上記ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、Ｙ系アドレス信号を受けて上記ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及び上記タイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。上記ワード線数と上記相補ビット線数とが複数通りに設定可能にされる。

ビット線に接続されたメモリセルの数（ワード線数）に対応したワード線選択制御線の負荷に追従してワード線が立ち上がりが制御できるので多様なメモリアレイ構成のコンパイルドＳＲＡＭにおいても確実にＳＮＭを改善することができる。

図１には、この発明に係る半導体集積回路装置に搭載されるＩＰコアとしてのＳＲＡＭ（ＳＲＡＭ−ＩＰ製品）の一実施例の概略回路図が示されている。この実施例のＳＲＡＭは、メモリアレイ部を中心にし、メモリアレイ部のワード線延長方向の一端側にワードドライバ部ＷＤが配置され、メモリアレイ部のビット線延長方向の一端側に入出力回路部Ｉ／Ｏが配置される。そして、上記ワードドライバ部ＷＤ及び入出力回路部Ｉ／Ｏに隣接するように制御回路部ＣＯＮＴが配置される。

メモリアレイ部は、ＳＲＡＭの用途に応じてアレイ構成が設定される。代表として例示的に示されているメモリアレイＭＡＲＹ００は、１つのワードドライバＷＤ０、１つの入出力回路Ｉ／Ｏ−０に対応している。メモリアレイＭＡＲＹ００においては、１つのワード線ＷＬと１対の相補ビット線ＢＬ，／ＢＬが代表として例示的に示されている。メモリセルは、上記ワード線ＷＬと相補ビット線ＢＬ，／ＢＬの交点に設けられたものが代表として例示的に示されている。メモリセルは、ＣＭＯＳラッチ回路を構成するＭＯＳＦＥＴＱ１〜Ｑ４と、アドレス選択用のＮチャネルＭＯＳＦＥＴＱ５とＱ６から構成される。

ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２及びＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４は、２つのＣＭＯＳインバータ回路を構成する。これら２つのＣＭＯＳインバータ回路の入力と出力とが互いに交差接続されてＣＭＯＳラッチ回路が構成される。上記交差接続部の一方の記憶ノードＨＬとビット線ＢＬの間には、ＮチャネルＭＯＳＦＥＴＱ５が設けられる。他方の記憶ノード／ＨＬとビット線／ＢＬの間には、ＮチャネルＭＯＳＦＥＴＱ６が設けられる。ＭＯＳＦＥＴＱ５とＱ６のゲートは、ワード線ＷＬに接続される。特に制限されないが、上記メモリアレイＭＡＲＹ００には、上記同様な８対の相補ビット線と８個のメモリセルが設けられる。

メモリアレイ部は、１つの入出力回路Ｉ／Ｏ−０に着目するとワード線数に応じて上記ビット線延長方向（同図の横方向）にｍ＋１個のメモリアレイＭＡＲＹ００、ＭＡＲＹ０１…ＭＡＲＹ０ｍが設けられ、１つのワードドライバＷＤ０に着目すると入出力回路数に応じて上記ワード線延長方向（同図の縦方向）にｍ＋１個のメモリアレイＭＡＲＹ００…が設けられる。これらのメモリアレイＭＡＲＹ０１…ＭＡＲＹ０ｍやＭＡＲＹ０ｎ等は、上記メモリアレイＭＡＲＹ００と同様な構成とされる。

１つの入出力回路Ｉ／Ｏ−０において、上記のように最大８対の相補ビット線が割り当てられ、それぞれの相補ビット線に対応してＰチャネルＭＯＳＦＥＴＱ７とＱ８からなるようなプリチャージ回路がそれぞれに設けられる。図示しないカラム選択回路は、カラム選択信号により上記８対の相補ビット線のうち一対を選択し、図示しないセンスアンプの入力端子、ライトアンプの出力端子に接続する。上記センスアンプの出力信号は、出力回路の入力端子に接続され、かかる出力回路の出力端子がデータ入出力端子に接続される。このデータ入出力端子は、入力回路の入力端子に接続され、かかる入力回路の出力端子は、上記ライトアンプの入力端子に接続される。上記センスアンプと出力回路は、読み出し動作モードのときに動作状態にされる。上記ライトアンプと入力回路は、書き込み動作モードのときに動作状態にされる。

上記データ入出力端子は、ＳＲＡＭが搭載される半導体集積回路装置のデータバスに接続される。データバス幅が１６ビットのときには、上記入出力回路部は、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のように１６個設けられる。この場合、入出力回路Ｉ／Ｏ−ｎは、Ｉ／Ｏ−１５のようにされる。したがって、上記データバス幅が８ビットのときには、上記入出力回路Ｉ／Ｏ−０〜Ｉ／Ｏ−ｎは、Ｉ／Ｏ−０〜Ｉ／Ｏ−７にされ、上記データバス幅が３２ビットのときには、Ｉ／Ｏ−０〜Ｉ／Ｏ−３１のように様々に設定される。

同様に、ワード線数も必要な記憶容量に対応して設定される。例えば、上記１６ビットのデータバスに接続され、１２８Ｋビットの記憶容量のＳＲＡＭを構成する場合、１つのメモリアレイＭＡＲＹ００には上記のように８対の相補ビット線が配置されて８個のメモリセルが設けられるとすると、ワード線数は１０２４本にされる。つまり、１６×８×１０２４≒１２８Ｋビットとなる。この場合には、ワードドライバは、ＷＤ０〜ＷＤ１０２３のように１０２４個設けられる。同じ記憶容量のＳＲＡＭが３２ビットのデータバスに接続されるとすると、ワード線数は５１２本のように半分になる。

１つのワードドライバＷＤ０は、ナンド（ＮＡＮＤ）構成のゲート回路Ｇ１、インバータ回路Ｎ５及びＭＯＳＦＥＴＱ９〜Ｑ１１により構成される。上記ゲート回路Ｇ１は、制御回路部ＣＯＮＴから供給されるプリデコード信号ＰＤＥＣとタイミング信号ｃｌｋを受けてワード線ＷＬの選択信号を形成する。ＮチャネルＭＯＳＦＥＴＱ１０とＰチャネルＭＯＳＦＥＴＱ１１は、並列形態にされてＣＭＯＳスイッチ回路を構成する。このＣＭＯＳスイッチ回路の一端側は、ワード線選択線ＷＳＬに接続される。上記ＣＭＯＳスイッチ回路の他端側は、ワード線ＷＬに接続される。上記インバータ回路Ｎ５は、上記ゲート回路Ｇ１の出力信号の反転信号を形成する。このインバータ回路Ｎ５の出力信号は、上記ＣＭＯＳスイッチ回路のＮチャネルＭＯＳＦＥＴＱ１０のゲートに伝えられる。上記ＣＭＯＳスイッチ回路のＰチャネルＭＯＳＦＥＴＱ１１のゲートには、上記ゲート回路の出力信号が伝えられる。上記ワード線ＷＬと回路の接地電位との間には、ＮチャネルＭＯＳＦＥＴＱ９が設けられる。このＭＯＳＦＥＴＱ９のゲートには、上記ゲート回路Ｇ１の出力信号が供給される。

上記ＣＭＯＳスイッチ回路の一端側が接続されるワード線選択線ＷＳＬは、メモリアレイ部の相補ビット線ＢＬ，／ＢＬの延長方向に伸びで、他のワードドライバＷＤ１…ＷＤｍの上記同様なＣＭＯＳスイッチの一端側に共通に接続される。つまり、ワード線数に対応して設けられる上記ワードドライバの全てが上記ワード線選択線ＷＳＬに接続されることになる。

制御回路部ＣＯＮＴには、アドレス信号ＡＤＤ、制御信号Ｒ／Ｗ、クロック信号ＣＬＫ等が供給される。制御回路部ＣＯＮＴには、図示しないプリデコード回路が設けられており、アドレス信号ＡＤＤのうちのＸ系アドレス信号を受けてワードドライバ部に供給されるプリデコード信号ＰＤＥＣを形成する。図示しないタイミング生成回路は、内部クロックｃｌｋを形成し、ワードドライバＷＤ０ゲート回路Ｇ１の制御信号とされる。この内部クロックｃｌｋは、インバータ回路Ｎ１の入力端子に伝えられる。インバータ回路Ｎ２は、ワード線選択線駆動回路を構成し、上記インバータ回路Ｎ１の出力信号を受けて、ワード線選択線ＷＳＬに伝えられるタイミング信号φｗｓを形成する。上記インバータ回路Ｎ２から出力されるタイミング信号φｗｓは、他方において遅延回路と駆動回路を兼ねたインバータ回路Ｎ３，Ｎ４を通してプリチャージ信号φｐｃとして前記入出力回路部のプリチャージ回路（Ｑ７，Ｑ８等）に伝えられる。

図２には、図１のＳＲＡＭのワード線選択動作の一例を説明する波形図が示されている。ゲート回路Ｇ１においてワード線選択信号が形成されて、ＣＭＯＳスイッチ回路のＮチャネルＭＯＳＦＥＴＱ１０とＰチャネルＭＯＳＦＥＴＱ１１がオン状態にされる。インバータ回路Ｎ２は、内部クロック信号ｃｌｋに対応して上記ワード線選択線ＷＳＬをロウレベルからハイレベルに立ち上げる。上記ワード線選択線ＷＳＬは、ワード線数に対応した数のワードドライバのＣＭＯＳスイッチ回路が接続されており、これらＣＭＯＳスイッチ回路を構成するＭＯＳＦＥＴのソース，ドレイン拡散層の寄生容量及び配線長に対応した配線容量を有するので、これらの容量の大きさに対応して上記タイミング信号φｗｓの立ち上がりが設定される。上記のようにＣＭＯＳスイッチ回路は、上記ゲート回路Ｇ１の出力信号によりオン状態になっているので、ワード線ＷＬの選択レベルへの立ち上がりは、上記タイミング信号φｗｓの立ち上がりに追従して立ち上がるものとされる。

選択されたメモリセルにおいて記憶ノードＨＬがハイレベルで、記憶ノード／ＨＬがロウレベルのとき、上記ワード線ＷＬが選択されると、ＭＯＳＦＥＴＱ５、Ｑ６のオン状態にされる。電源電圧ＶＤＤのようなプリチャージレベルにされていた相補ビット線／ＢＬから、メモリセルの記憶ノード／ＨＬに電流が流れ込む。これにより、記憶ノード／ＨＬのレベルは、一時的に中間電位に向かって変化するが、記憶ノードＨＬのハイレベルによりオン状態のＭＯＳＦＥＴＱ４によってロウレベル側に引き抜かれる。そして、ビット線／ＢＬのプリチャージレベルも上記ＭＯＳＦＥＴＱ６、Ｑ４を通してロウレベル側に引き抜かれてロウレベルの読み出しが行われる。

図７には、この発明に係る半導体集積回路装置に搭載されるＩＰコアとしてのＳＲＡＭ（ＳＲＡＭ−ＩＰ製品）の一実施例の概略構成図が示されている。ＳＲＡＭは、メモリアレイ部ＭＡＲＹを中心にし、メモリアレイ部ＭＡＲＹのワード線延長方向の一端側にワードドライバ部ＷＤが配置され、メモリアレイ部ＭＡＲＹのビット線延長方向の一端側に入出力回路部Ｉ／Ｏが配置される。そして、上記ワードドライバ部ＷＤ及び入出力回路部Ｉ／Ｏに隣接するように制御回路部ＣＯＮＴが配置される。

同図の例では、方形のメモリアレイ部ＭＡＲＹの左側にワードドライバ部ＷＤが配置され、メモリアレイ部ＭＡＲＹの下側に入出力回路部Ｉ／Ｏが配置される。そして、上記ワードドライバ部ＷＤの下側と入出力回路部Ｉ／Ｏの左側に制御回路部ＣＯＮＴが配置される。それ故、上記メモリアレイ部ＭＡＲＹにおいては、複数のワード線が横方向に延長するように配置され、複数の相補ビット線が縦方向に延長されるよう配置される。上記メモリアレイ部ＭＡＲＹは、上記複数のワード線と複数の相補ビット線の交差部に、複数のスタティック型メモリセルがマトリックス配置されて構成される。

ＳＲＡＭ−ＩＰ製品において、それが接続されるデータバス幅（ビット数）に対応した数の入出力回路Ｉ／Ｏが設けられ、データバス幅が大きくなるのに対応して矢印で示したようなＩ／Ｏ拡張が行われる。一方、ワードドライバ部ＷＤは、上記入出力回路Ｉ／Ｏの数が一定なら記憶容量が大きくなるのに対応して矢印で示したようにＷＤ拡張が行われる。ＳＲＡＭ−ＩＰ製品では、このように入出力回路部Ｉ／Ｏと、ワードドライバ部ＷＤとに対応して、メモリアレイＭＡＲＹのワード線、相補ビット線数が設定される。

同図に代表として示された４通りのメモリアレイ構成について、以下に動作説明する。（１）の場合は相補ビット線が４／ワード線数が５１２本、（２）の場合は相補ビット線が２５６／ワード線数が５１２、（３）の場合は相補ビット線が４／ワード線数が１６本、（４）の場合は相補ビット線が２５６／ワード線数が１６本である。図８には、図７のメモリアレイ部ＭＡＲＹに設けられるメモリセルの一実施例の回路図が示されている。同図のメモリセルは、前記図１で説明したメモリセルと同様である。

図９〜図１２には、図７の（１）〜（４）のそれぞれに対応したワード線選択動作の波形図が示されている。同図の各波形は、前記図１の実施例とは異なり、ゲート回路とインバータ回路等のような一般的なワードドライバによりワード線を駆動した場合である。これらの波形図は、前記（１）〜（４）の条件のもとにコンピュータシュミレーションにより求められたものである。

図９は、前記図７（１）の場合の波形図であり、上記のようにワード線に接続されるメモリセルの数が４個等のように小さく、相補ビット線に接続されるメモリセルが５１２個のように大きい。上記ワード線ＷＬの負荷容量が小さいのでワード線ＷＬの立ち上がりは急峻となる。相補ビット線ＢＬ，／ＢＬには大きな負荷容量に電源電圧ＶＤＤがプリチャージされている。したがって、メモリセルの記憶ノードＨＬがハイレベルで、記憶ノード／ＨＬがロウレベルのであるとすると、上記ワード線ＷＬの立ち上がりに対応して上記図８の選択ＭＯＳＦＥＴＱ５とＱ６がオン状態になると、相補ビット線／ＢＬから記憶ノード／ＨＬに向かって急激に電荷移動が行われてハイレベルにする。記憶ノードＨＬはもともとハイレベルであるので、レベル低下分が上記ＭＯＳＦＥＴＱ５のオン状態によって持ち上げられる。

ＭＯＳＦＥＴＱ２とＱ４のしきい値電圧が等しいなら、もともとオン状態にされていたＭＯＳＦＥＴＱ４が有利となって記憶ノード／ＨＬの引き抜きが速くなり、記憶情報の反転は生じない。しかしながら、プロセスバラツキによりＭＯＳＦＥＴＱ２のしきい値電圧がＭＯＳＦＥＴＱ４のしきい値電圧よりも小さい場合、オフ状態であったＭＯＳＦＥＴＱ２のゲート電圧が上記記憶ノード／ＨＬのハイレベルへの変化に対応してオン状態となり、そこに流れる電流が上記オン状態であったＭＯＳＦＥＴＱ４に流れる電流よりも大きくなると、記憶ノードＨＬのハイレベルを引き抜いて、ＭＯＳＦＥＴＱ２がオン状態に、ＭＯＳＦＥＴＱ４をオフ状態に反転させてデータ破壊が生じる。このようにワード線ＷＬの選択動作により、ロウレベルであったメモリセルの記憶ノード／ＨＬの浮き上がりによるデータ破壊が前記ＳＮＭ減少によって生じる。

図１０は、前記図７（２）の場合の波形図であり、上記のようにワード線及び相補ビット線に接続されるメモリセルの数が大きいので、ワード線及び相補ビット線の負荷容量が大きいものとなる。これにより、前記図（１）の場合と同様に、相補ビット線ＢＬ，／ＢＬのプリチャージ電荷は大きいが、ワード線ＷＬの立ち上がりが遅いので、ＭＯＳＦＥＴＱ５とＱ６のオン抵抗値が大きくて上記相補ビット線ＢＬ，／ＢＬのから記憶ノードＨＬ，／ＨＬへの電荷注入を制限する。したがって、ＭＯＳＦＥＴＱ２とＱ４のしきい値電圧に前記のような差があったとしても、記憶ノードＨＬのハイレベルによりオン状態にされているＭＯＳＦＥＴＱ４での記憶ノード／ＨＬの引き抜きが、ＭＯＳＦＥＴＱ６からの電荷注入より大きくなって前記のようなデータ破壊は生じない。

図１１は、前記図７（３）の場合の波形図であり、上記のようにワード線及び相補ビット線に接続されるメモリセルの数が小さいので、ワード線及び相補ビット線の負荷容量が小さい。これにより、前記図（１）の場合と異なり、相補ビット線ＢＬ，／ＢＬのプリチャージ電荷も小さいので、ワード線ＷＬの立ち上がりが急峻であったとしても、記憶ノード／ＨＬへの電荷注入が少ない。したがって、ＭＯＳＦＥＴＱ２とＱ４のしきい値電圧に前記のような差があったとしても、記憶ノードＨＬのハイレベルによりオン状態にされているＭＯＳＦＥＴＱ４での記憶ノード／ＨＬの引き抜きが、ＭＯＳＦＥＴＱ６からの前記のような小さな電荷注入に勝るので前記のようなデータ破壊は生じない。

図１２は、前記図７（４）の場合の波形図であり、上記のようにワード線に接続されるメモリセルの数が２５６個等のように大きく、相補ビット線に接続されるメモリセルが１６個のように小さい。この場合は、上記のようにワード線の負荷容量が大きく、相補ビット線に接続される負荷容量が小さい。相補ビット線ＢＬ，／ＢＬからの電荷注入量が小さく、かつ、ワード線ＷＬの立ち上がりが緩やかでＭＯＳＦＥＴＱ５、Ｑ６による相補ビット線ＢＬ，／ＢＬからの電荷注入を制限するので、記憶ノード／ＨＬの浮き上がりがほとんどなくデータ破壊は生じなく最もＳＮＭが大きいものとなる。

以上の回路解析の結果から、ＳＮＭが最も減少するメモリアレイ構成は、前記図７（１）の場合である。このことに着目し、前記図１の実施例では、等価的に図７（２）と同様にしてＳＮＭ拡大を図るようにするものである。つまり、ワードドライバＷＤ０〜ＷＤｍに対応して、ワード線選択線ＷＳＬの負荷容量が大きくなり、このワード線選択線ＷＳＬの立ち上がりに従ってワード線ＷＬが立ち上がるように工夫するものである。このような工夫の結果、図２の波形図は、等価的に前記７（２）に対応した図１０の波形図と同様なＳＮＭを実現することができる。

ＳＲＡＭ−ＩＰ製品において、前記のように入出力回路部Ｉ／Ｏと、ワードドライバ部ＷＤとに対応して、メモリアレイＭＡＲＹのワード線、相補ビット線数が設定されるので、本願発明に係るワードドライバを採用することで、確実に必要なＳＮＭを確保することができるので、使い勝手のよくＳＲＡＭ−ＩＰ製品に好適なＳＲＡＭを実現することができる。

図３には、この発明に係るＳＲＡＭの他の一実施例の概略回路図が示されている。この実施例では、図１のＳＲＡＭのワードドライバ部ＷＤと、それに対応した制御回路部ＣＯＮＴが変更されている。

１つのワードドライバＷＤ０は、ノア（ＮＯＲ）構成のゲート回路Ｇ２、インバータ回路Ｎ６及びＭＯＳＦＥＴＱ１２〜Ｑ１４により構成される。上記ゲート回路Ｇ２は、制御回路部ＣＯＮＴから供給されるプリデコード信号ＰＤＥＣとタイミング信号ｃｌｋを受けてワード線ＷＬの選択信号を形成する。ＰチャネルＭＯＳＦＥＴＱ１３とＮチャネルＭＯＳＦＥＴＱ１４は、直列形態にされてＣＭＯＳインバータ回路を構成する。このＣＭＯＳインバータ回路の電源電圧側は、ワード線選択線ＷＳＬに接続される。上記ＣＭＯＳインバータ回路の出力端子は、ワード線ＷＬに接続される。上記インバータ回路Ｎ６は、上記ゲート回路Ｇ２の出力信号の反転信号を形成する。このインバータ回路Ｎ６の出力信号は、上記ＣＭＯＳインバータ回路の入力端子であるＰチャネルＭＯＳＦＥＴＱ１３及びＮチャネルＭＯＳＦＥＴＱ１４のゲートに伝えられる。上記ゲート回路Ｇ２の出力端子とワード線ＷＬとの間には、ダイオード接続のＮチャネルＭＯＳＦＥＴＱ１２が設けられる。

上記ＣＭＯＳスイッチ回路の電源電圧側が接続されるワード線選択線ＷＳＬは、メモリアレイ部の相補ビット線ＢＬ，／ＢＬの延長方向に伸びで、他のワードドライバＷＤ１…ＷＤｍの上記同様なＣＭＯＳインバータ回路の電源電圧側に共通に接続される。つまり、ワード線数に対応して設けられる上記ワードドライバの全てが上記ワード線選択線ＷＳＬに接続されることになる。

制御回路部ＣＯＮＴにおいては、ワードドライバ部に供給されるプリデコード信号ＰＤＥＣと、内部クロックｃｌｋを形成する。この内部クロック信号ｃｌｋは、インバータ回路Ｎ１により反転されて、上記のようにノア構成の上記ゲート回路Ｇ２の制御信号とされる。インバータ回路Ｎ２は、ワード線選択線駆動回路を構成し、上記インバータ回路Ｎ１の出力信号を受けて、ワード線選択線ＷＳＬに伝えられるタイミング信号φｗｓを形成する。上記インバータ回路Ｎ２から出力されるタイミング信号φｗｓは、他方において遅延回路と駆動回路を兼ねたインバータ回路Ｎ３，Ｎ４を通してプリチャージ信号φｐｃとして前記入出力回路部のプリチャージ回路（Ｑ７，Ｑ８等）に伝えられる。

図４には、図３のＳＲＡＭのワード線選択動作の一例を説明する波形図が示されている。ゲート回路Ｇ２においてワード線選択信号が形成される。このワード線選択信号は、ダイオード形態のＮチャネルＭＯＳＦＥＴＱ１２によりワード線ＷＬに伝えられる。これにより、ワード線ＷＬはＭＯＳＦＥＴＱ１２のしきい値電圧分だけレベルした中間電圧まで立ち上がる。一方、ワード線選択線ＷＳＬのタイミング信号φｗｓが、ワード線選択線ＷＳＬの負荷容量に対応して立ち上がる。このタイミング信号φｗｓのレベルが、上記ワード線ＷＬの中間電圧よりも高くなると、ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴＱ１３を通してワード線ＷＬが電源電圧ＶＤＤに向かって立ち上げられる。

このように、上記ワード線選択線ＷＳＬがワード線数に対応した数のワードドライバのＣＭＯＳインバータ回路が接続されており、これらＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのソース，ドレイン拡散層の寄生容量及び配線長に対応した配線容量を有するので、これらの容量の大きさに対応して上記タイミング信号φｗｓの立ち上がりが設定される。上記のようにＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴＱ１３は、上記ゲート回路Ｇ２の出力信号によりオン状態になっているので、ワード線ＷＬの中間選択レベルから上記タイミング信号φｗｓの立ち上がりに追従して立ち上がるものとされる。このようなワードドライバＷＤの動作によって、前記図１の実施例と同様に様々な構成のメモリアレイに対して確実に必要なＳＮＭを確保することができるので、使い勝手のよくＳＲＡＭ−ＩＰ製品に好適なＳＲＡＭを実現することができる。

図５には、この発明に係る半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例は、マイクロコンピュータユニット（システムＬＳＩ又はＳＯＣ）に向けらており、同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。この実施例のマイコンＬＳＩは、例えばＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、例えば携帯機器応用に向けられている。

ＣＰＵは前記中央処理装置であり、ＲＯＭはプログラムや固定データが格納されているリード・オンリー・メモリである。ＳＲＡＭ１やＳＲＡＭ２は、本願発明に係るＳＲＡＭ−ＩＰ製品としてのＳＲＡＭである。ＳＲＡＭ１は、半導体集積回路装置（ＳＯＣ；システム・オン・チップ）のデータバスＢＵＳ１に接続され、データバスＢＵＳ１のバス幅に対応した入出力回路Ｉ／Ｏを持つ。ＤＲＡＭ１は、ダイナミック型ＲＡＭであり、上記データバスＢＵＳ１に対応した入出力端子を持つ。一般にＤＲＡＭの方が記憶容量が大きいので、ＳＲＡＭ１よりも大きなサイズで示されている。インターフェイス回路ＩＮＦは、半導体集積回路装置（ＳＯＣ）の外部との間での信号の授受を行う。の実施例では、特に制限されないが、中央処理装置ＣＰＵに直結されたＳＲＡＭ２を持つ。このＳＲＡＭ２は、上記データバスＢＵＳ２に直結されており、このデータバスＢＵＳ２に対応した入出力回路Ｉ／Ｏを持ち、前記ＳＲＡＭ−ＩＰ製品で構成される。

図５の半導体集積回路装置（ＳＯＣ）においは、それに要求される機能に応じてＳＲＡＭやＤＲＡＭの記憶容量が設定される。例えば、データバスＢＵＳ１のバス幅が大きくなると、実線で示したＳＲＡＭ１，ＤＲＡＭ１に代えて同図に点線で示したＳＲＡＭ２、ＤＲＡＭ２のように入出力回路Ｉ／Ｏが拡張されたものが用いられる。

図６には、この発明に係る半導体集積回路装置の他の一実施例の全体ブロック図が示されている。この実施例は、データバスＢＵＳのバス幅が３２ビットのように大きい場合が示されている。ＤＲＡＭやＲＯＭは、上記データバス幅に対応したものが用いられる。この実施例では、前記図７（２）の構成のように、データバス幅が大きいときには、ワード線に接続されるメモリセル数が多くなってワード線の立ち上がりが遅くなる。これにより、ＳＮＭは確保することができるが動作速度が遅いものとなる。したがって、本願発明のようなワード線選択線を利用したワードドライバは、前記ＳＮＭについては良好に作用するが、構成（２）のようにＳＮＭが確保されているものについては、ワードドライバの構成は、ワード線の立ち上がりが遅くなってメモリサイクルを長くする。そこで、この実施例では、上記のようなビット幅が大きな半導体集積回路装置（ＳＯＣ）では、ＳＲＡＭが２つに分割される。つまり、ＳＲＡＭＵとＳＲＡＭＬのように上位ビット側と回路ビット側に分割して上記データバスＢＵＳに接続して１つのＳＲＡＭとして扱うようする。この実施例の構成により、動作速度とＳＮＭの両立を図るようにすることができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＳＲＡＭに設けられる付加的な機能、例えば書き込み動作後の相補ビット線の大きな信号振幅をリセットさせるライトリカバリ機能、クロックに同期して入力信号の取り込みと、読み出し信号の出力出力動作を行うものでは、クロック入力回路及び同期化回路等が設けられる。半導体集積回路装置は、ＳＲＡＭを有するものであれば何であってもよい。

この発明は、ＳＲＡＭが搭載される半導体集積回路装置に広く利用でき、搭載されるＳＲＡＭがハードウェアＩＰコアに利用して有効なものとなる。

この発明に係る半導体集積回路装置に搭載されるＩＰコアとしてのＳＲＡＭの一実施例の概略回路図である。 図１のＳＲＡＭのワード線選択動作の一例を説明する波形図である。 この発明に係るＳＲＡＭの他の一実施例の概略回路図である。 図３のＳＲＡＭのワード線選択動作の一例を説明する波形図である。 この発明に係る半導体集積回路装置の一実施例の全体ブロック図である。 この発明に係る半導体集積回路装置の他の一実施例の全体ブロック図である。 この発明に係る半導体集積回路装置に搭載されるＩＰコアとしてのＳＲＡＭの一実施例の概略構成図である。 図７のメモリセルの一実施例の回路図である。 図７の（１）の場合に対応したワード線選択動作の波形図である。 図７の（２）の場合に対応したワード線選択動作の波形図である。 図７の（３）の場合に対応したワード線選択動作の波形図である。 図７の（４）の場合に対応したワード線選択動作の波形図である。

符号の説明

ＭＡＲＹ…メモリアレイ部、ＷＤ…ワードドライバ部、Ｉ／Ｏ…入出力回路部、ＣＯＮＴ…制御回路部、Ｇ１，Ｇ２…ゲート回路、Ｎ１〜Ｎ６…インバータ回路、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…相補ビット線、ＷＬ…ワード線、
ＣＰＵ…中央処理装置、ＳＲＡ１，２、ＳＲＡＭＵ，Ｌ…スタティック型ＲＡＭ、ＤＲＡＭ１，２…ダイナミック型ＲＡＭ、ＲＯＭ…リード・オンリ・メモリ、ＩＮＦ…インターフェイス回路。

Claims (5)

1. スタティック型ＲＡＭを備え、
   上記スタティック型ＲＡＭは、
   複数のワード線と複数の相補ビット線の交差部に設けられた複数のスタティック型メモリセルを含むメモリアレイ部と、
   上記複数のワード線の一端に対応して設けられたワードドライバ部と、
   上記複数の相補ビット線の一端に対応して設けられた入出力回路部と、
   上記ワードドライバ部及び入出力回路部のそれぞれに対応して配置された制御回路部とを有し、
   上記ワードドライバ部は、
   上記制御回路部で形成されたプリデコード信号を受けて１つのワード線選択信号を形成するゲート回路と、
   上記ゲート回路の出力信号と、タイミング信号とを受けてワード線の選択信号を形成するワード線駆動回路と、
   全ワード線駆動回路と共通に接続されるよう設けられ、上記タイミング信号を伝えるワード線選択制御線とを有し、
   上記入出力回路部は、
   上記相補ビット線をプリチャージするプリチャージ回路と、
   上記ビット線選択回路と、
   上記ビット線選択回路により選択された相補ビット線との間で読み出し信号と書き込み信号を入出力する入出力回路とを有し、
   上記制御回路は、
   Ｘ系アドレス信号を受けて上記ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路と、
   Ｙ系アドレス信号を受けて上記入出力回路部の上記ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路と、
   上記ワードドライバ部の上記ワード線選択制御線に伝えられる上記タイミング信号及び上記入出力回路部の上記プリチャージ回路に供給されるプリチャージ信号を形成するタイミング生成回路と有し、
   上記ワード線数と上記相補ビット線数とが複数通りに設定可能にされる半導体集積回路装置。
2. 請求項１において、
   上記ワード線駆動回路は、
   インバータ回路と、並列接続されたＰチャネル及びＮチャネルＭＯＳＦＥＴと、リセットＭＯＳＦＥＴとを有し、
   上記並列接続されたＰチャネル及びＮチャネルＭＯＳＦＥＴの一端側は、上記ワード線選択制御線に接続され、
   上記並列接続されたＰチャネル及びＮチャネルＭＯＳＦＥＴの他端側は、上記ワード線に接続され、
   上記リセットＭＯＳＦＥＴは、上記ワード線と回路の接地電位との間に設けられ、上記ゲート回路の出力信号に基づいて上記ワード線に非選択レベルを供給し、
   上記インバータ回路は、上記ゲート回路の出力信号の反転信号を形成して上記Ｐチャネル又はＮチャネルＭＯＳＦＥＴにゲート伝えられる選択信号を形成する半導体集積回路装置。
3. 請求項１において、
   上記ワード線駆動回路は、
   インバータ回路と、直列接続されたＰチャネル及びＮチャネルＭＯＳＦＥＴと、ダイオード接続されたＭＯＳＦＥＴとを有し、
   上記直列接続されたＰチャネルＭＯＳＦＥＴのソース側は、上記ワード線選択制御線に接続され、
   上記直列接続されたＮチャネルＭＯＳＦＥＴのソース側は、回路の接地線に接続され、
   上記ダイオード接続されたＭＯＳＦＥＴは、上記ゲート回路の出力信号をレベルシフトして上記ワード線に伝え、
   上記インバータ回路は、上記ゲート回路の出力信号の反転信号を形成して上記Ｐチャネル又はＮチャネルＭＯＳＦＥＴにゲート伝えられる選択信号を形成する半導体集積回路装置。
4. 請求項１において、
   上記半導体集積回路装置は、複数ビットからなるデータバスを有し、
   上記スタティック型ＲＡＭは、
   第１スタティック型ＲＡＭと第２スタティック型ＲＡＭからなり、
   上記第１スタティック型ＲＡＭの入出力回路数と上記第２スタティック型ＲＡＭの入出力回路数とを合わせた数が上記データバスの複数ビット数に対応される半導体集積回路装置。
5. 請求項１ないし４において、
   上記スタティック型ＲＡＭは、ハードウェアＩＰコアとして提供される半導体集積回路装置。

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