JP2010225255A - 半導体記憶装置 - Google Patents

Abstract

【課題】良好な読み出し動作、書き込み動作を両立すること。
【解決手段】本発明の一態様に係る半導体記憶装置は、行列状に配列された複数のメモリセルＭＣと、メモリセルＭＣの各行に対応して設けられた複数のワード線ＷＬと、メモリセルＭＣのそれぞれに接続された複数のビット線ＢＬと、リード時において、ワード線ＷＬを略垂直にＶＤＤまで立ち上げたときのビット線ＢＬのディスチャージ速度よりも遅い駆動速度でワード線ＷＬを設定電位ＶＤＤまで駆動する行選択回路２を備える。
【選択図】図６

Description

本発明は、半導体記憶装置に関し、特に、フリップフロップ型メモリセルを備える半導体記憶装置に関する。

図２１に特許文献１に記載のＳＲＡＭ（Static Random Access Memory）の構成を示し、図２２にこれに用いられるメモリセルの構成を示す。このＳＲＡＭの読み出し動作を、図２３を参照して説明する。図２３は、特許文献１に記載のＳＲＡＭの問題点を説明するための図である。

選択ワード線ＷＬ１がＨｉｇｈに変化しアクセストランジスタ１８、１９がオンすると、電源電位ＶＤＤにプリチャージされたビット線ＢＬ１、／ＢＬ１によりＬｏｗデータを保持しているセルノード（ロードトランジスタ１１とドライブトランジスタ１６の接続点）の電位はＶｎｄまで引き上げられる。

Ｖｎｄがセルインバータを構成するロードトランジスタ１１及びドライブトランジスタ１６の論理閾値電圧Ｖｔｈ１よりも大きい場合、セルインバータ反転による記憶データ破壊が発生し、ＳＲＡＭ誤動作にいたる恐れがある（ＳＮＭ（static noise margin）不良）。

そこで、特許文献１では、選択ワード線ＷＬのＨｉｇｈレベルを電源電位ＶＤＤよりも低い電位に設定するプルダウン回路３０が設けられている。これにより、Ｌｏｗデータを保持しているセルノードの電位上昇を抑制し、Ｖｎｄがセルインバータの論理閾値電圧Ｖｔｈ１よりも小さくなるようにして、セルインバータ反転による記憶データ破壊発生（ＳＮＭ不良）が改善される。

特許文献２、３にも同様に、ワード線のＨｉｇｈレベルを電源電位よりも低く設定して、ＳＮＭ不良を改善する手法が記載されている。しかし、上記のＳＮＭ改善手法では、選択ワード線ＷＬのＨｉｇｈレベルをＶＤＤよりも低い電位に設定するため読み出し特性は改善できるが、セルへのデータ書き込み特性は逆に悪化する。

書き込みは、書き込み回路でビット線ＢＬ１をＬｏｗに駆動することで、セルのアクセストランジスタ１８を介してロードトランジスタ１１でＨｉｇｈレベルになっているセルノードをＬｏｗレベルに引き下げることにより行われる。しかし、選択ワード線ＷＬ１の電位が低下しているため、アクセストランジスタ１８のオン抵抗が増大し、セルノードをＬｏｗレベルに引き下げることが困難となる。このため、セルへのデータ書き込み特性が悪化する。

そこで、書き込み期間のみ選択ワード線ＷＬ１のＨｉｇｈレベルを電源電位ＶＤＤに設定することが考えられる。しかし、ワード線ＷＬ１は選択されているが、ビット線ＢＬ２、／ＢＬ２が選択されていない場合、ビット線ＢＬ２、／ＢＬ２に接続されているメモリセル１０Ｃがセルアクセスは行われるが、記憶データの出力はされない状態（以下、擬似Ｒｅａｄ状態とする）となり、Ｌｏｗレベルが記憶されているセルノード電位が上昇し記憶データ破壊が発生する。

また、特許文献６には、ライトモードからリードモードに遷移する場合に必要となるライトリカバリタイム（アドレス遅延）を不要とするために、リード／ライト信号（Ｒ／Ｗ信号）でライト期間のワード線ドライバの駆動能力を小さくし、遅延させる半導体記憶装置が記載されている。

特開２００８−２６２６３７号公報 特開２００８−２１０４４３号公報 特開２００８−１７６９０７号公報 特開平４−２０５８９０号公報

従来のＳＮＭ改善手法では、読み出し特性は改善することができるが、書き込み特性が悪化するため、良好なＳＲＡＭの読み出し動作と書き込み動作の両立ができないという問題がある。

本発明の一態様に係る半導体記憶装置は、行列状に配列された複数のメモリセルと、前記メモリセルの各行に対応して設けられた複数のワード線と、前記メモリセルのそれぞれに接続された複数のビット線と、リード時において、前記ワード線を略垂直に設定電位まで立ち上げたときの前記ビット線のディスチャージ速度よりも遅い駆動速度で前記ワード線を前記設定電位まで駆動する行選択回路とを備える。

これにより、選択ワード線ＷＬの立ち上がり速度に遅延を付加することで、メモリセルに保持されたデータの変化量を抑制することができ、書き込み特性を悪化させることなくＳＮＭ不良を改善することができる。

本発明によれば、良好な読み出し動作、書き込み動作を両立することができる半導体記憶装置を提供することができる。

実施の形態１に係る半導体記憶装置の構成を示す図である。 実施の形態１に係る半導体記憶装置のメモリセルの構成を示す図である。 実施の形態１に係る半導体記憶装置の動作を説明するタイミングチャートである。 実施の形態１に係る半導体記憶装置の動作を説明するための図である。 実施の形態１に係る半導体記憶装置の動作を説明するための図である。 実施の形態１に係る半導体記憶装置の動作を説明するための図である。 選択ワード線ＷＬの立ち上がりに遅延を付加した場合のセルノードＮＤＢの電位変化量Ｖｎｄのシミュレーション結果を示す図である。 実施の形態１に係る半導体記憶装置の行選択回路の構成例を示す図である。 実施の形態１に係る半導体記憶装置の行選択回路の他の構成例を示す図である。 実施の形態２に係る半導体記憶装置の動作を説明するタイミングチャートである。 実施の形態２に係る半導体記憶装置の行選択回路の構成例を示す図である。 実施の形態２に係る半導体記憶装置の行選択回路の他の構成例を示す図である。 実施の形態３に係る半導体記憶装置の動作を説明するタイミングチャートである。 実施の形態３に係る半導体記憶装置の行選択回路の構成例を示す図である。 実施の形態３に係る半導体記憶装置の行選択回路の他の構成例を示す図である。 実施の形態４に係る半導体記憶装置の動作を説明するタイミングチャートである。 実施の形態４に係る半導体記憶装置の行選択回路の構成例を示す図である。 実施の形態４に係る半導体記憶装置のビット線ディスチャージ信号生成回路の構成例を示す図である。 実施の形態４に係る半導体記憶装置のビット線ディスチャージ信号生成回路の 実施の形態４に係る半導体記憶装置の動作を説明するタイミングチャートである。他の構成例を示す図である。 実施の形態７に係る半導体記憶装置の構成を示す図である。 特許文献１に記載の半導体記憶装置の構成を示す図である。 図２２の半導体記憶装置のメモリセルの構成を示す図である。 図２２の半導体記憶装置の問題点を説明するための図である。

実施の形態１．
本発明の実施の形態１に係る半導体記憶装置の構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体記憶装置１０の構成を示す図である。図１に示すように、半導体記憶装置１０は、メモリセルアレイ１、行選択回路２、列選択回路３、書き込み回路４、読み出し回路５を備えている。

メモリセルアレイ１は、ワード線ＷＬ０、ＷＬ１、ビット線（Ｂａｒビット線：ＢＬＢ０、ＢＬＢ１、Ｔｒｕｅビット線：ＢＬＴ０、ＢＬＴ１）、メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１を有している。ここでは、説明の簡略化のため、２つのビット線対（ＢＬＢ０とＢＬＴ０、ＢＬＢ１とＢＬＴ１）のそれぞれに、２つのメモリセルが接続されている例について説明する。

ワード線ＷＬ０、ＷＬ１は、図１中の左右方向に延設されており、互いに平行に配置されている。また、ビット線ＢＬＢ０、ＢＬＢ１、ＢＬＴ０、ＢＬＴ１は、図１中の上下方向に延設されており、互いに平行に配置されている。ワード線ＷＬ０、ＷＬ１とビット線ＢＬＢ０、ＢＬＢ１、ＢＬＴ０、ＢＬＴ１は交差するように配置されている。

メモリセルＭＣ００、ＭＣ０１は、ビット線対ＢＬＢ０とＢＬＴ０に接続されている。メモリセルＭＣ１０、ＭＣ１１は、ビット線対ＢＬＢ１とＢＬＴ１に接続されている。メモリセルＭＣ００、ＭＣ１０は、ワード線ＷＬ０に接続されている。メモリセルＭＣ０１、ＭＣ１１は、ワード線ＷＬ１に接続されている。

行選択回路２は、外部からのアドレスに応じて、任意のワード線ＷＬ０、ＷＬ１を選択する。行選択回路２は、ワード線ＷＬを垂直に立ち上げたときのビット線ＢＬの遅延時間よりも長い遅延時間を持たせて、ワード線ＷＬを駆動するものである。行選択回路２の動作及び構成については、後に詳述する。列選択回路３は、外部からのアドレスに応じて、任意のビット線対（ＢＬＢ０とＢＬＴ０又はＢＬＢ１とＢＬＴ１）を選択する。

書き込み回路４は、書き込み信号Ｄｉに応じたデータをメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１のいずれかに書き込む。読み出し回路５は、メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１に記憶されたデータを読み出し信号Ｄｏとして出力する。

ここで、図２を参照して、各メモリセルＭＣの構成について説明する。図２は、各メモリセルＭＣの構成を示す図である。図２に示すように、メモリセルＭＣは、ＰＭＯＳよりなるロードトランジスタＭＣＰ０、ＭＣＰ１、ＮＭＯＳよりなるドライブトランジスタＭＣＮ０、ＭＣＮ１、ＮＭＯＳよりなるアクセストランジスタＭＣＮ２、ＭＣＮ３で構成されている。

ロードトランジスタＭＣＰ０とドライブトランジスタＭＣＮ０とがインバータを構成し、ロードトランジスタＭＣＰ１とドライブトランジスタＭＣＮ１とがインバータを構成している。

ロードトランジスタＭＣＰ０のゲートは、ドライブトランジスタＭＣＮ０ゲートに接続されている。ロードトランジスタＭＣＰ０のドレインは、ドライブトランジスタＭＣＮ０のソースに接続されている。ロードトランジスタＭＣＰ０とドライブトランジスタＭＣＮ０の接続点をノードＮＤＢとする。

ロードトランジスタＭＣＰ１のゲートは、ドライブトランジスタＭＣＮ１ゲートに接続されている。ロードトランジスタＭＣＰ１のドレインは、ドライブトランジスタＭＣＮ１のソースに接続されている。ロードトランジスタＭＣＰ１とドライブトランジスタＭＣＮ１の接続点をノードＮＤＴとする。

ノードＮＤＢは、ロードトランジスタＭＣＰ１とドライブトランジスタＭＣＮ１のゲートに接続されている。ノードＮＤＴは、ロードトランジスタＭＣＰ０とドライブトランジスタＭＣＮ０のゲートに接続されている。これにより、フリップフロップが構成される。このフリップフロップが、データの記憶保持を行う。

アクセストランジスタＭＣＮ２のソースはＢａｒビット線ＢＬＢに接続され、ドレインはノードＮＤＢに接続され、ゲートはワード線ＷＬに接続されている。アクセストランジスタＭＣＮ３のソースはＴｒｕｅビット線ＢＬＴに接続され、ドレインはノードＮＤＴに接続され、ゲートはワード線ＷＬに接続されている。

次に、図３を参照して、半導体記憶装置１０の動作について説明する。図３は、半導体記憶装置１０の動作を説明するためのタイミング図である。

（１）プリチャージ期間
まず、全てのビット線対（ＢＬＢ０とＢＬＴ０、ＢＬＢ１とＢＬＴ１）が電源電位ＶＤＤにプリチャージされるとともに、アドレスに応じて列選択回路３でビット線対が選択される。ここでは、ビット線対（ＢＬＢ０とＢＬＴ０）が選択され、ビット線対（ＢＬＢ１、ＢＬＴ１）が非選択であるものとする。

（２）ライト期間
プリチャージ後、書き込み信号Ｄｉが印加され、ワード線ＷＬ０がＨｉｇｈとなり、メモリセルＭＣ００、ＭＣ１０が選択される。これにより、メモリセルＭＣ００がビット線対（ＢＬＢ０とＢＬＴ０）に接続され、メモリセルＭＣ１０がビット線対（ＢＬＢ１とＢＬＴ１）に接続される。

書き込み回路４は、書き込み信号Ｄｉ（ここでは"１"）に応じて、ビット線ＢＬＢ０をＬｏｗにディスチャージするとともに、ビット線ＢＬＴ０をプリチャージ状態のまま保持する。これにより、メモリセルＭＣ００にデータ"１"が書き込まれる。

なお、非選択のビット線対（ＢＬＢ１とＢＬＴ１）は、プリチャージされた状態にあるため、メモリセルＭＣ１０に記憶されたデータ（ここでは"０"）に応じて、ビット線ＢＬＴ１がＬｏｗにディスチャージされ、ビット線ＢＬＢ１がＶＤＤにプリチャージされた状態を保持し、セルアクセルは行われるが、記憶データの出力は行われない擬似リード状態となる。

また、非選択のワード線ＷＬ１はＬｏｗであるため、非選択のメモリセルＭＣ０１、ＭＣ１１はビット線対（ＢＬＢ０とＢＬＴ０、ＢＬＢ１とＢＬＴ１）とは切り離されている。このため、非選択のメモリセルＭＣ０１、ＭＣ１１にはデータが書き込まれることも、擬似リード状態になることもない。

（３）プリチャージ期間
その後、次のプリチャージ期間において、全てのビット線対（ＢＬＢ０とＢＬＴ０、ＢＬＢ１とＢＬＴ１）が再び電源電位ＶＤＤにプリチャージされる。

（４）リード期間
そして、行選択回路２によりワード線ＷＬが選択される。ここでは、ワード線ＷＬ０がＨｉｇｈとなり、メモリセルＭＣ００、ＭＣ１０が選択されて、メモリセルＭＣ００がビット線対（ＢＬＢ０とＢＬＴ０）に接続され、メモリセルＭＣ１０がビット線対（ＢＬＢ１とＢＬＴ１）に接続される。

列選択回路３で選択されたビット線対（ＢＬＴ０とＢＬＴ０）に接続されているメモリセルＭＣ００には、データ"１"が記憶されているため、ビット線ＢＬＢ１がＬｏｗにディスチャージされるとともに、ビット線ＢＬＴ０がＶＤＤにプリチャージされた状態を保持する。そして、読み出し回路５からＤｏ＝"１"が出力される。

本実施の形態では、行選択回路２は、リード時において、ワード線を略垂直に設定電位まで立ち上げたときのビット線のディスチャージ速度よりも遅い駆動速度でワード線を設定電位まで駆動する。

なお、非選択のビット線対（ＢＬＢ１とＢＬＴ１）は、ＶＤＤにプリチャージされた状態にあるため、メモリセルＭＣ１０に記憶されたデータ（ここでは"０"）に応じて、ビット線ＢＬＴ１がＬｏｗにディスチャージされ、ビット線ＢＬＢ０がＶＤＤにプリチャージされた状態を保持し、擬似リード状態となる。

また、非選択のワード線ＷＬ１はＬｏｗであるため、非選択のメモリセルＭＣ０１、ＭＣ１１はビット線対（ＢＬＢ０とＢＬＴ０、ＢＬＢ１とＢＬＴ１）とは切り離されている。このため、非選択のメモリセルＭＣ０１、ＭＣ１１にはデータが書き込まれることも、擬似リード状態になることもない。

（５）プリチャージ期間
その後、全てのビット線対（ＢＬＢ０とＢＬｔ０、ＢＬＢ１とＢＬＴ１）が再びＶＤＤにプリチャージされる、以上のようにして、ＳＲＡＭへのデータの書き込みとデータ読み出しが行われる。

ここで、図４を参照して、選択ワード線ＷＬの駆動について説明する。図４は、リード時における半導体記憶装置１０の動作を説明する図である。

図２に示した半導体記憶装置１０において、ワード線ＷＬが非選択状態：Ｌｏｗから選択されてＨｉｇｈに変化した場合、アクセストランジスタＭＣＮ２、ＭＣＮ３がオンし、セルノードＮＤＢ、ＮＤＴとＶＤＤにプリチャージされたビット線ＢＬＢ、ＢＬＴがそれぞれ電気的に接続される。これにより、Ｌｏｗレベルを保持しているセルノードＮＤＢの電位が上昇する。

アクセストランジスタＭＣＮ２、ＭＣＮ３は、ＮＭＯＳで構成されている。ワード線電圧をＶＷＬ、アクセストランジスタＭＣＮ２の閾値電圧をＶｔａとすると、Ｌｏｗレベルを保持しているセルノードＮＤＢには、ＶＷＬ−Ｖｔａ以上の高い電圧が印加されることがない。図４に示すように、選択ワード線ＷＬの立ち上がり速度に遅延を付加することで、セルノードＮＤＢの電位上昇速度が遅延する。

これにより、選択ワード線ＷＬの立ち上がりに遅延がない場合と比べ、セルノードＮＤＢの電位変化量（Ｖｎｄ）がより小さな値（低い電圧）となる。これにより、Ｖｎｄをセルインバータ（ＭＣＰ１とＭＣＮ１）の理論閾値電圧：Ｖｔｈ１よりも小さくすることができ、セルインバータ反転による記憶データ破壊（ＳＮＭ不良）が回避できる。

図５Ａは、ワード線ＷＬの立ち上がり速度に遅延がなく、略垂直に立ち上げた場合のビット線ＢＬとメモリセルＭＣのデータを保持しているノードＮＤの電位変化を示している。図５Ｂは、ワード線ＷＬの立ち上がり速度に遅延を付加した場合のビット線ＢＬとノードＮＤの電位変化を示している。

図５Ａに示すように、ワード線ＷＬを略垂直に立ち上げた場合のビット線ＢＬのディスチャージの遅延時間をｔｄＢＬ０とする。また、このときのメモリセルのデータを保持しているノードＮＤの電位変化量をＶｎｄ０とする。図５Ｂに示すように、ワード線ＷＬの立ち上がりに遅延を付加した場合の、ワード線の立ち上がりの遅延時間をｔｄＷＬとする。また、このときのメモリセルのデータを保持しているノードＮＤの電位変化量をＶｎｄとする。

図６に、選択ワード線ＷＬの立ち上がりに遅延を付加した場合のセルノードＮＤＢの電位変化量Ｖｎｄのシミュレーション結果を示す。図６において、横軸は、ワード線ＷＬの立ち上がり遅延（ｔｄＷＬ）をビット線ＢＬのディスチャージ遅延（ｔｄＢＬ０）で規格化したものを表している。また、縦軸は、セルノードの電位変化量Ｖｎｄをワード線ＷＬ遅延が設定されていない場合のセルノードＶｎｄ０で規格化したものを示している。

図６に示すように、ワード線ＷＬの立ち上がりに遅延（ｔｄＷ１／ｔｄＢＬ０）が大きくなるほどセルノードの電位変化量（Ｖｎｄ／Ｖｎｄ０）は低下する。これにより動作マージンが拡大することがわかる。このように、選択ワード線ＷＬの立ち上がり速度に遅延を付加することで、ＳＮＭ改善（ＳＮＭ拡大）が可能となる。

なお、図６に示すように、ビット線ＢＬディスチャージの遅延の３倍以上の遅延を選択ワード線ＷＬの立ち上がりに付加することが好ましい。これにより、大きなＳＮＭが得られ、ＳＮＭ不良の改善に非常に有効となる。

図７、図８に本実施の形態に係る半導体記憶装置１０において用いられる行選択回路２の構成例を示す。図７に示す回路は、行選択回路２は、ＮＯＲ回路２１、インバータ２２、ＰＭＯＳ（Ｐ１１）、ＮＭＯＳ（Ｎ１１）を備えている。ＮＯＲ回路２１は、入力されたアドレスをデコードする。ＮＯＲ回路２１の出力は、インバータ２２に入力される。

インバータ２２の出力は、ＰＭＯＳ（Ｐ１１）及びＮＭＯＳ（Ｎ１１）のゲートに入力されている。ＰＭＯＳ（Ｐ１１）のソースは電源電位ＶＤＤが供給されている。ＰＭＯＳ（Ｐ１１）のドレインは、ＮＭＯＳ（Ｎ１１）のソースに接続されている。ＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）の接続点には、ワード線ＷＬが接続されている。

ＰＭＯＳ（Ｐ１１）は、ＮＭＯＳ（Ｎ１１）よりも駆動能力が低くなるように設計されている。すなわち、ＰＭＯＳ（Ｐ１１）の幅Ｗは、ＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）の駆動能力が略等しくなるように設計されたものよりも小さくなる。これにより、選択ワード線ＷＬの立ち上がり速度を制御することができる。

図１に示す回路は、行選択回路２は、ＮＯＲ回路２１、インバータ２２、ＰＭＯＳ（Ｐ２１、Ｐ２２）、ＮＭＯＳ（Ｎ２１）を備えている。インバータ２２の出力は、ＰＭＯＳ（Ｐ２２）及びＮＭＯＳ（Ｎ２１）のゲートに入力されている。ＰＭＯＳ（Ｐ２２）のドレインは、ＮＭＯＳ（Ｎ１１）のソースに接続されている。ＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）の接続点には、ワード線ＷＬが接続されている。

ＰＭＯＳ（Ｐ２２）のソースは、ＰＭＯＳ（Ｐ２１）のドレインが接続されている。ＰＭＯＳ（Ｐ２１）のソースには、電源電位ＶＤＤが供給されている。ＰＭＯＳ（Ｐ２１）のゲートには、ＶＲＰ電圧生成回路６が接続されている。ＶＲＰ電圧生成回路６は、ＰＭＯＳ（Ｐ２１）のゲート電位ＶＲＰを生成する。ＶＲＰ電圧生成回路６により生成されるゲート電位ＶＲＰを任意の中間電位に設定することで、選択ワード線ＷＬの立ち上がり速度を設定することができる。

実施の形態２．
本発明の実施の形態２に係る半導体記憶装置の動作について、図９を参照して説明する。図９は、本実施の形態に係る半導体記憶装置の動作を説明するタイミング図である。本実施の形態に係る半導体記憶装置は、通常動作時の動作マージンを大きくするためのテストを行う。なお、図９では、後述する図１０、１１に示す行選択回路２に入力されるテスト信号ＴＥＳＴＢ、ＴＥＳＴをまとめて示している。

なお、本実施の形態では、実施の形態１のように、ワード線ＷＬの立ち上がり速度に遅延を持たせてＳＮＭ不良を回避することができるようにワード線を駆動し、通常の読み出し／書き込み動作を行うことを通常動作とする。

本実施の形態では、テスト時（テスト信号ＴＥＳＴ：Ｈｉｇｈ、テスト信号ＴＥＳＴＢ：Ｌｏｗの期間）の選択ワード線ＷＬの立ち上がり速度の遅延を、通常動作時（通常の読み出し／書き込み動作時）よりも小さく設定している。図９においては、通常動作時の選択ワード線ＷＬの立ち上がりを破線で、テスト時の選択ワード線ＷＬの立ち上がりを実線で表示してある。

図９からわかるように、テスト時の選択ワード線ＷＬの立ち上がり速度遅延を小さく設定したテストでは、通常動作時と比べてセルノードＮＤＢの電位変化量Ｖｎｄがより高電圧側に大きくなる。従って、テスト時には、メモリセルＭＣの動作マージン（セルインバータ（ＭＣＰ１とＭＣＮ１）の論理閾値電圧：Ｖｔｈ１−Ｖｎｄ）を通常動作時よりも小さい状態で動作させることができる。

このテストで誤動作なく動作する、すなわち、Ｖｎｄがセルインバータ（ＭＣＰ１とＭＣＮ１）の論理閾値電圧：Ｖｔｈ１よりも小さい半導体記憶装置は、通常動作時にマージンを持った動作が保障される。なお、本テストで確保できるマージンは、テスト状態にしたときのＶｎｄのシフト量（シフト電圧）である。

行選択回路２を例えば、図１０、１１に示した回路で構成することにより、テスト時に、選択ワード線Ｗｌの立ち上がり速度遅延を通常動作時よりも小さく設定することができる。図１０、１１は、本実施の形態に係る半導体記憶装置において用いられる行選択回路２の構成例を示す図である。

図１０に示す回路は、図７で示した回路に、ＰＭＯＳ（Ｐ３２、Ｐ３３）が追加して構成されている。ＰＭＯＳ（Ｐ３３）のゲートは、インバータ２２の出力に接続されている。ＰＭＯＳ（Ｐ３３）のドレインはワード線ＷＬに接続され、ソースはＰＭＯＳ（Ｐ３２）のドレインに接続されている。ＰＭＯＳ（Ｐ３２）のソースには電源電位が供給され、ゲートにはテスト信号ＴＥＳＴＢが入力されている。

通常動作時には、シリーズに接続されたＰＭＯＳ（Ｐ３２、Ｐ３３）も、ＰＭＯＳ１１と同時にワード線ＷＬを駆動する。テスト時には、テスト信号ＴＥＳＴＢがＬｏｗとなり、ＰＭＯＳ（Ｐ３２、Ｐ３３）は動作しない。これにより、選択ワード線ＷＬの立ち上がり速度遅延を通常動作よりも小さく設定することができる。

また、図１１に示した回路は、図８に示した回路と同様の構成を備えている。ＶＲＰ電圧生成回路６には、テスト信号ＴＥＳＴが入力されている。テスト時（入力されるテスト信号ＴＥＳＴがＨｉｇｈ期間）に、ゲート電圧ＶＲＰを通浄動作時よりも低い電圧に設定する。これにより、通常動作時よりもテスト時のＰＭＯＳ（Ｐ２１）駆動能力を大きく設定することができ、選択ワード線ＷＬの立ち上がり速度遅延を通常動作時よりも小さく設定することが可能となる。

このように、本実施の形態によれば、通常動作時（通常の読み出し／書き込み動作時）にマージンを持った動作を保障することが可能となり、より品質の高い半導体記憶装置を提供することができる。

実施の形態３．
本発明の実施の形態３に係る半導体記憶装置の動作について図１２を参照して説明する。図１２は、本実施の形態に係る半導体記憶装置の動作を説明するためのタイミング図である。本実施の形態では、図１２に示すように、選択ワード線ＷＬをアクセストランジスタの閾値電圧：Ｖｔａまで略垂直に急峻に立ち上げた後、選択ワード線の立ち上がり速度に遅延を付加し駆動している。

図２に示すメモリセルＭＣのアクセストランジスタＭＣＮ２、ＭＣＮ３は、ワード線電圧がアクセストランジスタの閾値電圧：Ｖｔｎａに達するまではオンせず、セルノードのＬｏｗレベルが引き上げられて誤動作にいたることはない。本実施の形態によれば、ＳＮＭ改善効果を保ちつつ、選択ワード線電位がＶｔｎａに達するまでの遅延時間を短縮することができ、ＳＲＡＭ動作速度の高速化が図れる。

行選択回路２を例えば、図１３に示した回路で構成することにより、選択ワード線ＷＬをアクセストランジスタの閾値電圧：Ｖｔｎａまで急峻に立ち上げた後、選択ワード線ＷＬの立ち上がり速度を遅延させることができる。図１３は、本実施の形態に係る半導体記憶装置において用いられる行選択回路２の構成例を示す図である。

図１３に示す回路は、図７に示した回路に、ＮＭＯＳ（Ｎ４２、Ｎ４３）、ＶＲＮ電圧生成回路７を追加して構成されている。ＮＭＯＳ（Ｎ４３）のゲートはＮＯＲ回路２１の出力に接続されている。ＮＭＯＳ（Ｎ４３）のドレインはワード線ＷＬに接続され、ソースはＮＭＯＳ（Ｎ４２）のドレインに接続されている。ＮＭＯＳ（Ｎ４２）のソースには電源電位ＶＤＤが供給され、ゲートにはＶＲＮ電圧生成回路７が接続されている。

図１４にＶＲＮ電圧生成回路７の構成の一例を示す。図１４に示すように、ＶＲＮ電圧生成回路７は、抵抗Ｒ５１、ＮＭＯＳ（Ｎ５１、Ｎ５２）を備えている。抵抗５１の一端には、電源電位ＶＤＤが供給されている。抵抗５１の他端には、ＮＭＯＳ（Ｎ５１）のソースが接続されている。ＮＭＯＳ（Ｎ５１）のドレインは、ＮＭＯＳ（Ｎ５２）のソースが接続されている。

ＮＭＯＳ（Ｎ５２）のゲートは、ＮＭＯＳ（Ｎ５１）のドレインとＮＭＯＳ（Ｎ５２）のソースとの接続点に接続されている。ＮＭＯＳ（Ｎ５１）のゲートは、抵抗Ｒ５１とＮＭＯＳ（Ｎ５１）のソースとの接続点に接続されている。抵抗Ｒ５１のソースとＮＭＯＳ（Ｎ５１）の接続点から電圧ＶＲＮが出力される。

図１４に示す例では、電圧ＶＲＮとしては、ＮＭＯＳ（Ｎ５２）の閾値電圧：Ｖｔｎ５２とＮＭＯＳ（Ｎ５１）の閾値電圧：Ｖｔｎ５１との和の電圧が出力される。ここで、ＮＭＯＳ（Ｎ５１）の閾値電圧：Ｖｔｈ５１がＮＭＯＳ（Ｎ４２）の閾値電圧：Ｖｔｎ４２と等しくなるように設定することで、ＮＭＯＳ（Ｎ４２）のソースにはＮＭＯＳ（Ｎ５２）の閾値電圧：Ｖｔｎ５２に等しい電圧が出力される。

行選択回路２として、図１３に示した回路を採用した場合、ＮＭＯＳ（Ｎ４３）のゲートにＨｉｇｈが印加されると、ＮＭＯＳ（Ｎ４３）がオンしてワード線ＷＬに、Ｖｔｎ５２の電位を印加することができる。

ここで、ＮＭＯＳ（Ｎ５２）をメモリセルＭＣのアクセストランジスタＭＣＮ２、ＭＣＮ３と同じ閾値電圧を有するトランジスタで構成することで、ワード線ＷＬにＶｔｎａの電位を印加することができる。このようにしてワード線ＷＬをＶｔｎａまで急峻に立ち上げた後、上述したように駆動能力の小さなＰＭＯＳ（Ｐ１１）で立ち上がり速度を遅延させてＶＤＤまで駆動することができる。

実施の形態４．
本発明の実施の形態４に係る半導体記憶装置の動作について、図１５を参照して説明する。図１５は、本実施の形態に係る半導体記憶装置の動作を説明するための、タイミング図である。本実施の形態では、図１５に示すように、選択ワード線の立ち上がり速度に遅延を付加して駆動し、ビット線のディスチャージが終了した後、ＶＤＤまで略垂直に急峻に立ち上げている。

ビット線ＢＬのディスチャージが終了した後であれば、ワード線ＷＬを急峻に立ち上げたとしても誤動作にいたることはない。本実施の形態によれば、ビット線のディスチャージが終了した後、ワード線ＷＬを急峻にＶＤＤまでプルアップさせることで、リード期間が短縮できたり、ライト動作マージンが大きくなるワード線ＷＬレベルがＶＤＤとなる期間を前倒しすることが可能となり、より高速なＳＲＡＭ動作が可能となる。

行選択回路２を例えば、図１６に示した回路で構成することにより、ビット線ＢＬのディスチャージが終了した後に、ワード線ＷＬを急峻にＶＤＤまで立ち上げることができる。図１６は、本実施の形態に係る半導体記憶装置において用いられる行選択回路２の構成例を示す図である。

図１６に示す回路は、図１０に示した回路に、ビット線ディスチャージ信号生成回路８を追加して構成されている。ＰＭＯＳ（Ｐ３２）のゲートには、ビット線ディスチャージ信号生成回路８が接続されている。ビット線ディスチャージ信号生成回路８は、ビット線ＢＬがディスチャージした後に、ワード線ＷＬを設定電位ＶＤＤまで略垂直に立ち上げるためのビット線ディスチャージ信号を生成する。例えば、ビット線のディスチャージが終了した後に、Ｌｏｗレベルとなるビット線ディスチャージ信号ＢＤＳが出力される。

図１７、１８に、ビット線ディスチャージ信号生成回路８の構成例を示す。図１７に示す回路は、ＰＭＯＳ（Ｐ６１）、ダミーセル８１を構成するＮＭＯＳ（Ｎ６１、Ｎ６２）、ダミー容量８２、インバータ８３、８４を備えている。ダミーセル８１を構成するＮＭＯＳ（Ｎ６１、Ｎ６２）は、メモリセルＭＣのアクセストランジスタ、ドライバトランジスタと同様の構成のものを用いる。

ＰＭＯＳ（Ｐ６１）とＮＭＯＳ（Ｎ６１）とはインバータを構成している。ＰＭＯＳ（Ｐ６１）のソースには、電源電位ＶＤＤが供給されている。ＮＭＯＳ（Ｎ６１）のドレインには、ＮＭＯＳ（Ｎ６２）のソースが接続されている。ＮＭＯＳ（Ｎ６１）のゲートとＰＭＯＳ（Ｐ６１）のゲートとが接続されており、ＰＲＢ信号が入力されている。ＮＭＯＳ（Ｎ６２）のゲートには、電源電位ＶＤＤが供給されている。ＰＭＯＳ（Ｐ６１）とＮＭＯＳ（Ｎ６１）との接続点には、ダミービット線ＤＢＬが接続されている。ダミービット線ＤＢＬには、２つのインバータ８３、８４が接続されている。

ＰＭＯＳ（Ｐ６１）とＮＭＯＳ（Ｎ６１）との接続点とインバータ８３との間には、一端がダミービット線ＤＢＬに接続されたダミー容量８２が設けられている。ダミー容量８２は、ビット線ＢＬの容量値よりも大きく設定されている。本実施の形態では、２つのダミーセルが設けられている。このような構成とすることで、ビット線のディスチャージに係る時間分だけ、遅延させたビット線ディスチャージ信号を生成することができる。

図１８に示す回路は、図１７に示す回路のインバータ８３、８４の間に、遅延回路８を追加して構成されている。なお、ここでは、ダミー容量８２として１つのキャパシタが設けられている例を示している。

このビット線ディスチャージ信号生成回路８では、ダミービット線ＤＢＬの電位を、ＰＭＯＳ（Ｐ６１）、ＮＭＯＳ（Ｎ６１）からなるインバータが検出し、ビット線ＢＬのディスチャージが終了した（０ｖになった）後、より早いタイミングで反転する。本実施の形態では、遅延回路８５により、ビット線ＢＬがディスチャージした後に、ビット線ディスチャージ信号を生成することができる。

図１９に、図１７又は図１８に示すビット線ディスチャージ信号生成回路８を採用した場合の、半導体記憶装置の動作を説明するタイミング図を示す。図１９においては、図１７に示すビット線ディスチャージ信号生成回路８のダミービット線ＤＢＬの電位変化、図１７に示すビット線ディスチャージ信号生成回路８のダミービット線ＤＢＬの電位変化をまとめて記載している。

図１９に示すように、図１７、１８のいずれのビット線ディスチャージ信号生成回路８を用いた場合でも、ＰＲＢ信号がＨｉｇｈになると、ダミービット線ＤＢＬの電位は低下する。その後、ビット線ＢＬがディスチャージしたときに、ビット線ディスチャージ信号ＢＤＳがＨｉｇｈからＬｏｗになる。これに応じて、図１５に示すように、ワード線ＷＬを略垂直に立ち上げることができる。

実施の形態５．
本発明の実施の形態５に係る半導体記憶装置の構成について、図２０を参照して説明する。図２０は、本実施の形態に係る半導体記憶装置の構成を示す図である。図２０に示すように、本実施の形態に係る半導体記憶装置は、メモリセルアレイ１、行選択回路２、列選択回路３、書き込み回路４、読み出し回路５を備えている。

本実施の形態では、メモリセルアレイ１は、サブセンスアンプ（サブＳＡ０、サブＳＡ１、サブＳＡ２、サブＳＡ３）を備えている。サブセンスアンプ（サブＳＡ０、サブＳＡ１、サブＳＡ２、サブＳＡ３）のそれぞれに、ビット線対（ＢＬＢ１とＢＬＴ０、ＢＬＢ１とＢＬＴ１、ＢＬＢ２、ＢＬＴ２、ＢＬＢ３、ＢＬＢ３とＢＬＴ３）が接続されている。すなわち、ビット線対はサブセンスアンプごとに分割されている。これにより、ビット線のディスチャージの遅延を小さくすることができる。

このように、ビット線のディスチャージ遅延を小さくすることができるメモリセルアレイ１を備えた半導体記憶装置１０において、行選択回路２として前述した選択ワード線ＷＬの立ち上がり速度に遅延を付加し制御することができる回路（例えば、図７、８、１０１１等）を用いることで、ＳＮＭ改善効果を保ちつつ、半導体記憶装置の動作の高速化を図ることができる。

図６に示したように、ＷＬ遅延が設定されておらず、略垂直にワード線ＷＬを立ち上げたときの、ビット線ＢＬのディスチャージ遅延の３倍以上の遅延を選択ワード線ＷＬの立ち上がりに付加することで、大きなＳＮＭ不良の改善効果が得られる。しかし、本実施の形態によれば、ビット線ディスチャージ遅延を小さくすることで、これによりも選択ワード線ＷＬの立ち上がり速度の遅延を小さくしても同様のＳＮＭ不良の改善効果が得られる。

書き込み特性を悪化させることなくＳＮＭ不良の改善が可能となるため、良好なＳＲＡＭの読み出し動作と書き込み動作の両立が可能となり、安定に動作するＳＲＡＭを提供できる。さらに上記効果を保ちつつ、ＳＮＭテストによるＳＲＡＭ品質の向上や高速化も実現することができる。

以上説明したように、本実施の形態によれば、選択ワード線ＷＬの立ち上がり速度に遅延を付加することにより、メモリセルのセルノードが保持しているＬｏｗレベルの上昇を低減することができ、良好な読み出し／書き込み動作の両立を図ることが可能となる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上述の実施の形態を適宜組み合わせて用いることもできる。

１ メモリセルアレイ
２ 行選択回路
３ 列選択回路
４ 書き込み回路
５ 読み出し回路
６ ＶＲＰ電圧生成回路
７ ＶＲＮ電圧生成回路
８ ビット線ディスチャージ信号生成回路
１０ 半導体記憶装置
２１ ＮＯＲ回路
２２ インバータ
８１ ダミーセル
８２ ダミー容量
８３、８４ インバータ
８５ 遅延回路
ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３ メモリセル
ＷＬ０、ＷＬ１ ワード線
ＢＬＢ０、ＢＬＢ１ Ｂａｒビット線
ＢＬＴ０、ＢＬＴ１ Ｔｒｕｅビット線
ＭＣＰ０、ＭＣＰ１ ロードトランジスタ
ＭＣＮ０、ＭＣＮ１ ドライブトランジスタ
ＭＣＮ２、ＭＣＮ３ アクセストランジスタ

Claims (8)

1. 行列状に配列された複数のメモリセルと、
   前記メモリセルの各行に対応して設けられた複数のワード線と、
   前記メモリセルのそれぞれに接続された複数のビット線と、
   リード時において、前記ワード線を略垂直に設定電位まで立ち上げたときの前記ビット線のディスチャージ速度よりも遅い駆動速度で前記ワード線を前記設定電位まで駆動する行選択回路と、
   を備える半導体記憶装置。
2. 前記行選択回路は、前記ワード線を略垂直に立ち上げたときの前記メモリセルに保持されたデータの電圧変化量よりも、前記ワード線を前記駆動速度で駆動したときの前記メモリセルに保持されたデータの電圧変化量が小さくなるように、前記ワード線を駆動することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記行選択回路は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、
   前記ＰＭＯＳトランジスタの駆動能力は、前記ＮＭＯＳトランジスタの駆動能力よりも小さいことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記行選択回路は、
   インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタのソースに接続された駆動速度調整用ＰＭＯＳトランジスタと、
   前記駆動速度調整用ＰＭＯＳトランジスタのゲートに接続された電圧生成回路と、
   を備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
5. 前記行選択回路は、入力されるテスト信号に応じて、前記ディスチャージ速度よりも遅く、前記駆動速度よりも速い速度で前記ワード線を前記設定電位まで駆動することを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
6. 前記メモリセルは、前記ワード線にソースが接続され前記ビット線にゲートが接続されたアクセストランジスタを備え、
   前記行選択回路は、リード時に前記アクセストランジスタの閾値電圧まで略垂直に立ち上げた後に、前記設定電位まで駆動することを特徴とする請求項１に記載の半導体記憶装置。
7. 前記行選択回路は、ビット線ディスチャージ信号を生成するビット線ディスチャージ信号生成回路をさらに備え、
   前記ビット線ディスチャージ信号に応じて、前記ビット線がディスチャージした後に、前記ワード線を前記設定電位まで略垂直に立ち上げることを特徴とする請求項１に記載の半導体記憶装置。
8. 前記複数のメモリセルは、複数のメモリセルブロックに分割されており、
   前記複数のメモリセルブロックのそれぞれにおいて、前記ビット線が設けられていることを特徴とする請求項１に記載の半導体記憶装置。

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