CN102737697B - 差分读写回读出放大器电路和方法 - Google Patents

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Abstract

本发明提供了一种差分读写回读出放大器电路和方法。存储阵列包括：配置为多行和多列的多个存储单元；连接至存储单元的多条读字线；多条写字线，连接至沿着所述存储阵列的多行所配置的存储单元；多个写字线对，连接至配置为多列的存储单元；多个写字线对，连接至配置为多列的存储单元；以及至少一个差分读写回读出放大器，连接至读位线对和连接至与存储单元的多列中的一列相对应的写位线对，被配置为差分读取读位线对上的较小信号读数据，并且将所感测到的数据输出到所述写位线对上。本发明还公开了对应的方法。

Description

差分读写回读出放大器电路和方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种差分读写回读出放大器电路和方法。
背景技术
在半导体工艺中，对于先进电子电路，尤其对于制作为集成电路(“IC”)的电路，通常需要使用用于存储的存储器，并且最近，使用用于不连续存储的存储器。存储单元可以为诸如动态随机存取存储器(“SRAM”)的动态RAM(“DRAM”)或者更快的单元。在某些高度集成器件中，将嵌入式存储阵列设置为集成电路的一部分，该集成电路可以包括其他功能。所谓的芯片上系统(“SoC”)器件可以提供：处理器、程序存储器、数据存储存储器，以及需要实现整个系统解决方案的其他功能。单芯片手机、PDA等可能使用SoC技术。这些先进的集成电路需要形成为集成电路的一部分的嵌入式SRAM存储器，该集成电路还包括其他功能，例如，模拟数转换器、无线收发器、微处理器、微控制器、处理器、手机电路等。近来，有时将嵌入式存储器设计设置为“磁心”或“宏(macros)”存储器，该“磁心”或“宏(macros)”存储器包含在诸如专用集成电路(“ASIC”)的集成电路上的其他用户特定功能电路。
存储阵列可以形成有SRAM单元阵列，被配置为将所存储的表示数据的电荷置于多条位线中的一条或者一对上。还可以将这些位线称作数据线或列线。响应于激活了的行线上的信号，将这些位线连接至存储在单元中的值。还可以将激活了的行线称作字线。然后，将具有数据的这些位线连接至读出放大器。有时使用差分读出放大器来接收相对较小的差分电压信号，通常在一对原码(true)和补码(complement)位线上的差分电压信号，并且然后，在读出放大器锁存所感测的值的情况下，输出通过其他电路使用的所放大的数据信号。该放大的信号可以具有用于高电平的大于等于1.0V、和用于低电平的几乎0V或者接地电压的全逻辑电平电压。通过该电压电平来表示数据值，该电压电平可以为二进制数据的“1”或“0”。可以将数据值任意指定为某个电压电平，并且没有必要直接对应。
在SRAM阵列中，当实施写周期时，激活连接至所选择的单元行的行线或字线。通过在所谓的“行解码器”中对存储地址字段的一部分进行解码来进行行选择。该写字线可能导致写操作没有选择的存储单元列具有连接至相应位线的其内部存储节点。因为没有选择接收新数据的这些单元，而是由于写字线被激活，有时通过写操作来影响这些单元，所以将这些单元称作“半选择(half select)”单元。可以通过“单元干扰”作用来影响该半选择单元，即，因为通常将选通门(pass gate)用在这些SRAM单元中的写部分，并且激活了的字线导致这些选通门开路，所以可能不正确地改变存储在这些单元中的数据，并且可能产生“单元干扰错误(cell disturberror)”。应该避免TCell干扰。
在传统SRAM阵列中，可以通过SRAM单元使用单个读端口。单个读端口SRAM单元为紧凑区域并且因此，提供了相对较高的电路密度，在存储阵列和嵌入式存储阵列中期望这种相对较高的电路密度。
可以将该单个读端口用于克服“半选择”影响。然而，为了防止可能发生的不同单元干扰，当对于位于所选择列中的单元实施写入时，对于位于未选择列中的单元实施读取周期和写回周期。不期望读取沿着激活了的写字线所定位的未选择单元所需要的时间，然后，将所取回的数据置于写电路中所需要的时间，以及将该数据写回未选择SRAM单元的时间较长。使用单个读端口表示对于单端读位线顺序延长单元读时间，从而达到全逻辑电平电压，并且然后，将读数据处理为用于未选择列的写数据，然后，随后写回未选择单元。在写回期间，还通过输入写数据写所选择的单元，但是选择全部单元并且因此没有“半选择”干扰错误。为了防止在传统SRAM阵列中的“半选择”干扰错误，使用读写回需要特别长的写周期，并且然后，这降低了该器件的数据流量。
因此，存在SARM阵列和读出放大器电路的连续需要，该电路为未选择的列单元提供了包括读写回的更快的写周期，从而为了解决未选择单元的“半选择”干扰，不需要及时延长写周期。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种装置，包括：存储阵列，包括配置在多行和多列中的多个存储单元；多条读字线，连接至沿着所述存储阵列的多行所配置的所述多个存储单元；多条写字线，连接至沿着所述存储阵列的多行所配置的所述多个存储单元；多个读位线对，连接至配置在所述存储阵列的多列中的所述多个存储单元；多个写位线对，连接至配置在所述存储阵列的多列中的所述多个存储单元；以及至少一个差分读写回读出放大器，连接至与所述多个存储单元的多列中的一列相对应的读位线对和写位线对，被配置为响应于控制信号，差分感测所述读位线对上的较小信号读数据，将所述感测到的数据锁存在读出放大器中，并且将所述感测到的数据输出到所述写位线对上。
在该装置中，所述至少一个差分读写回读出放大器进一步包括：第一读晶体管和第二读晶体管，均连接在所述读位线对中的一条读位线和第一读出放大器节点和第二读出放大器节点之间，被配置为响应于读开关信号，将所述读位线对上的较小信号差分读数据输入到所述第一读出放大器节点和所述第二读出放大器节点；锁存器，响应于读出放大器使能信号，将所述电压锁存在所述第一放大器节点和所述第二读出放大器节点作为全逻辑电平信号；第一写缓冲器和第二写缓冲器，所述第一写缓冲器连接在所述第一读出放大器节点和所述写位线对的第一写位线之间，所述第二写缓冲器连接在所述第二读出放大器节点和所述写位线对的第二写位线之间；第一写输入数据晶体管和第二写输入数据晶体管，响应于写使能信号，将写数据输入所述第一读出放大器节点，并且将补码写数据输入所述第二读出放大器节点；以及第一预充电电路，包括分别连接至所述第一读出放大器节点和所述第二读出放大器节点的第一预充电晶体管和第二预充电晶体管，并且被配置为响应于预充电控制信号，将预充电电压置于所述第一读出放大器节点和所述第二读出放大器节点中的每个上。
在该装置中，所述差分读写回读出放大器进一步包括：第一数据输出缓冲器，连接在所述第一读出放大器节点和数据输出端之间，以及第二数据输出缓冲器，连接在所述第二读出放大器节点和所述第二数据输出端之间。
在该装置中，所述存储单元阵列均包括8T SRAM单元。
在该装置中，所述存储单元阵列均包括：具有差分读端口和专用写端口的SRAM单元。
在该装置中，所述预充电电路被配置为响应于预充电控制信号，选择性地将预充电电压置于所述第一读出放大器节点和所述第二读出放大器节点上，并且所述第一读晶体管和所述第二读晶体管被进一步配置为响应于所述读开关信号，将所述预充电电压连接至所述读位线对的所述第一读位线和所述第二读位线。
在该装置中，所述第一写数据晶体管和所述第二写数据晶体管均进一步包括：栅极输入，连接至相应的写数据输入，并且被配置为响应于写使能信号，将所述第一读出放大器节点和所述第二读出放大器节点中的相应一个连接至电源电压节点。
根据本发明的另一方面，提供了一种集成电路，包括：用户定义电路，形成在半导体基板上；以及嵌入式存储电路，形成在所述半导体基板上，所述嵌入式存储电路进一步包括：存储单元阵列，配置为多行和多列；多个行地址解码器电路，输出所述存储单元阵列的选择行上的读字线和写字线；读字线和写字线，均连接至沿着所述多行中一行所设置的所述存储单元阵列中的存储单元；多个原码和补码读位线对，每个读位线对都沿着所述多列中的一列连接到所述存储单元阵列的存储单元；多个原码和补码写位线对，每个写位线对都沿着所述多列中的一列连接到所述存储单元阵列的存储单元；多个差分读写回读出放大器，均与所述多列中的一列相对应，并且均连接至用于感测所述写位线对上的差分电压的所述原码和补码写位线对中的一条；以及所述差分读写回读出放大器与所述多列相对应，并且均进一步连接至用于将差分电压写在所述写位线对上的所述原码和补码写位线对中的一条；以及所述差分读写回读出放大器被配置为响应于控制信号，接收在所述相应读位线对上的差分读信号，锁存与所述差分读信号相对应的数据信号，以及将所述数据信号输出到所述写位线对上。
在该集成电路中，所述差分读写回读出放大器均进一步包括：包括第一预充电晶体管和第二预充电晶体管的预充电电路，用于响应于预充电控制信号，将预充电电压输出至所述读出放大器的第一内部节点和第二内部节点。
在该集成电路中，所述差分读写回读出放大器均进一步包括：第一读晶体管和第二读晶体管，被配置为响应于读开关控制信号，将所述读位线对中的相应一条连接至第一读出放大器节点和第二读出放大器节点。
在该集成电路中，所述差分读写回读出放大器均进一步包括：第一写数据输入晶体管和第二写数据输入晶体管，均被配置为响应于写使能控制信号，将原码和补码写数据输入信号中的相应一个连接至所述第一读出放大器节点和第二读出放大器节点，通过所述原码和补码写数据输入来确定所述原码和补码写数据输入信号中的相应一个。
在该集成电路中，所述差分读写回读出放大器均进一步包括：连接到所述第一读出放大器节点和所述第二读出放大器节点的原码和补码数据输出信号，用于将从所述阵列中的存储单元所读取到的数据输出。
在该集成电路中，所述差分读写回读出放大器均进一步包括：感测数据锁存器，连接在所述第一读出放大器节点和所述第二读出放大器节点之间，被配置为响应于读出放大器使能控制信号锁存差分数据。
在该集成电路中，进一步包括：连接至所述原码和补码数据输出信号的输出数据多路复用器，被配置为在存储器读操作期间输出至少一个数据信号。
在该集成电路中，进一步包括：控制电路，被配置为将读出放大器使能信号、读开关信号、写使能信号、以及预充电信号中的至少一个输出到所述差分读写回读出放大器中的至少一个，从而实施存储操作。
在该集成电路中，位于所述存储单元阵列中的所述存储单元为8TSRAM单元。
根据本发明的有一方面，提供了一种方法，包括：提供了存储阵列，包括配置为多行和多列的多个存储单元；将多条读字线连接到沿着所述多行所配置的所述多个存储单元；将多条写字线连接到沿着所述多行所配置的所述多个存储单元；将读位线对连接到沿着所述多列所配置的所述多个存储单元；将写位线对连接到沿着所述多列所配置的所述多个存储单元；将至少一个差分读写回读出放大器连接到写位线对和读位线对，所述写位线和所述读位线连接到位于所述阵列中的所述多个存储单元的所述多列中的一列；响应于对应的读字线，从位于存储单元的多列中的激活的行中的存储单元接收所述差分读写回读出放大器中的所述读位线对上的较小摆幅差分读信号；将所述接收到的数据作为补码写数据信号从所述差分读写回读出放大器驱动到与位于所述阵列中的所述存储单元列相对应的所述写位线对；以及响应于所述对应的写位线，将所述补码补偿写数据信号写入位于所述存储单元的列中的激活了的行中的所述存储单元。
在该方法中，进一步包括：设置预充电电路，所述预充电电路被配置为响应于所述预充电信号，将预充电电压施加到存储单元的对应列中的所述写位线对和所述读位线对上。在该方法中，进一步包括：将输入写数据接收到所述存储单元的多列中的至少一列的差分读写回读出放大器中；将所述输入写数据作为原码和补码写数据信号输出到所述存储单元的至少一列的所述写位线对上；以及响应于连接到所述至少一个存储单元的写字线，将所述原码和补码写数据写入位于所述存储单元的多列的至少一列中的存储单元中。
在该方法中，连接至少一个差分读写回读出放大器的步骤进一步包括：将一对预充电晶体管连接到读出放大器锁存节点的补偿对，被配置为响应于预充电信号，将公共电压施加到所述读出放大器节点对上；将包括一对交叉连接反相器的锁存器连接至所述读出放大器锁存节点对，被配置为响应于读使能控制信号，在所述读出放大器锁存节点对处保持电压；将一对读开关连接在所述读出放大器锁存节点的每个和所述对应读位线对中的相应一个之间，被配置为响应于读开关控制信号，将差分读信号连接至所述读出放大器锁存节点；将一对写数据输入晶体管连接在原码写数据输入和所述读出放大器锁存节点中的一个，以及补码写数据输入和所述另一读出放大器锁存节点之间，被配置为响应于写使能信号，将原码和补码写数据输入到所述读出放大器锁存节点；以及将一对写位线缓冲器连接在所述读出放大器锁存节点中的每个和所述写位线对中的相应一个之间，被配置为将预充电电压或者原码和补码写数据电压驱动到所述写位线对上。
附图说明
为了更好地理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中
图1示出了SRAM单元的存储阵列的框图；
图2示出了差分读写回读出放大器的实施例的简单电路图；
图3示出了实现差分读写回读出放大器的电路的实施例的电路图；
图4示出了通过图2和图3的差分读写回读出放大器实施例的使用的控制信号设置的表格；
图5示出了结合读出放大器实施例的SRAM阵列实施例的简单框图；
图6示出了通过实施例使用的时序信号波形；以及
图7示出了包括SRAM阵列和用户指定逻辑的集成电路实施例；
附图、示意图以及示图仅为了说明，并且不是为了限定，而仅为本发明的实施例的示例，为了说明的目的，简化了该附图、示意图、以及示图，并且没有按比例绘制。
具体实施方式
下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本发明的范围。
现在详细描述的本申请的实施例提供了用于提供差分读写回读出放大器的方法和电路的新式方法和装置。在实施例中，将差分读写回读出放大器用于防止“半选择”单元干扰错误，而提供了用于SRAM存储单元阵列的快速写入周期时间。差分读写回读出放大器实施快速读取“未选择”单元，另外，该快速读取经常出现单元干扰错误。这些单元为沿着作为用于写操作的所选择的存储单元的字线所设置的“半选择”单元。所选择的单元将接收在写位线上的输入数据，将该写位线连接至外部写数据输入。快速读取未选择的单元，然后，将所读取的数据临时存储在差分读写回读出放大器中。然后，将数据连接至用于未选择的单元的写位线，从而使得当写字线被激活时，将刚刚从未选择单元读取的读数据“写回”未选择单元，从而克服任何潜在单元干扰问题。
图1示出了传统SRAM单元阵列的框图。将该图表描述为提供优选使用实施例的更清晰图表。在图1中，例如，存储单元13为具有单个读端口(“RP”)的SRAM单元。例如，可以存在具有附加的一个或两个晶体管的6T SRAM单元，从而将多个单元连接至单端读位线。地址解码器19通过在写周期期间驱动诸如标记为WWL的字线的所选择的字线。沿着字线WWL的多个单元为未选择单元18，经常有“半选择”现象；或者选择的单元16。注意，虽然这里仅示出了几个存储单元，多行和多列，但是在实际SRAM阵列中，可以使用配置在多行和多列中的几千个存储单元。可以将多个子阵列用于以足够的负载驱动和访问速度为读出放大器提供位线。
在写周期期间，将写数据置于用于位于选择的列中的单元的位线上。在图1中，作为非限制示例性实例，该选择的列可以是阵列11的中间列。接收写数据线“WD”上的数据，并且将该数据通过多路复用器17输入到单元中间列的位线上。然而，对于沿着没有位于选择的列中的字线WWL的单元来说，没有出现写数据。相反，为了防止单元干扰错误，首先读取未选择列；这里，使用单个读端口实施读取。例如，访问存储单元并且将数据读出至缓冲器115，例如，读位线上，然后，通过输入多路复用器17反馈该数据并且将该数据反馈到位于未选择的单元中的这些单元的写位线上。因为以需要单条位线增大至全逻辑值的形式读取单个读端口单元，所以与简单写回选择单元所需要的时间相比较，传统读写回周期非常慢(周期时间长)。为了解决“半选择”干扰错误，以比期望的更长的时间延长写周期，降低了用于SRAM阵列的周期时间和数据流量。
图2示出了差分读写回读出放大器21的实施例。在图2中，读出放大器21具有数据输出DO和补码数据输出DB、开关RS、WS和WSB、差分读位线输入RBL和RBLB、以及补码写位线输出WBL和WBLB。在运行期间，读出放大器可以将数据从外部数据端口写在一对写位线上。读出放大器21还可以读取位线RBL和RBLB上的差分数据，然后，将该差分数据写回写位线WBL和WBLB上。
在具有专用差分读和写位线对的SRAM单元的操作中，读出放大器21可以大幅减少实施读写回周期所需要的时间，并且还防止“半选择”干扰现象。在写字线上产生写字线脉冲以前，差分读取未选择的单元。因为用于差分读感测的电压电平为小摆幅电压，所以当与使用传统单端口SRAM单元读取到单条读位线上的时间相比较，建立与读位线对上存储数据相对应的差分电压所需要的时间非常短。然后，对于未选择单元位于的多列来说，将刚刚读取和感测到的数据连接到补码写位线上，并且当写字线被激活以写入选择的SRAM单元时，未选择的SRAM单元也经受数据写回。位于选择的列中的单元从外部数据端口接收新数据，使用在图2中的WS和WSB将该数据连接到写位线上。图2的实施例说明了一种可能实施方式，该实施方式通过位线WBL和WBLB所确定了输入写数据值，根据该输入数据，通过输入数据的WS和WSB输入信号将这两条位线接地。
图3示出了DRWB读出放大器21的电路实现的示例性实施例的电路图。在图3中，示出了连接至位于读出放大器21中的补码节点IN和INB的数据输出线DOUT和DOUTB。通过交叉连接的反相器来形成感测锁存器(sense latch)，该交叉连接的反相器由CMOS晶体管N0、P0和N1、P1形成。差分读位线RBL和RBLB一起形成一对读位线，响应于读开关信号“RS”上的低电平值，该差分读位线通过p型选通门(pass gate)PG0和PG1连接到节点IN和INB上。
通过写信号“WS”和“WSB”将用于写周期的输入数据输入读出放大器的节点IN、INB，该写信号连接至N型写晶体管NW0和NW1的栅极。写使能信号WE启动写数据晶体管NW0和NW1，从而将节点IN和INB接地。响应于WS和WSB线上的补码写数据位，确定选择接地的节点。这些电压对应于写输入数据和补码写输入数据。将写位线WBL和WBLB连接至位于相应单元列中的存储单元，将相应单元列连接至DRWB读出放大器21。将写缓冲器22和24配置为具有存储在节点IN和INB处的数据的写位线驱动至写位线对WBL和WBLB上。
预充电电路23为读出放大器21的一部分。将预充电控制输入PRE连接至预充电晶体管P2和P3。还将预充电电压驱动到写位线WBL和WBLB上，以及读出放大器IN和INB的内部节点上。通过使用选通门PG0和PG1，在差分读感测操作以前，还可以连接该电压从而使读位线RBL和RBLB相等。
图3的电路实现提供了若干优点。通过结合预充电电路23和写位线驱动器22和24以及读出放大器，该预充电电路包括P2和P3晶体管以及PRE控制信号，对于DRWB读出放大器电路所需要的硅面积基本上没有超过传统读出放大器。P2和P3的预充电电路、以及读选通门PG0和PG1还提供了在存储器操作以前将读位线对RBL和RBLB均衡的方法(means)。将该均衡处理用于将两条读位线或者差分位线对RBL、RBLB设置为公共电压、通常小于或者等于Vdd/2。通常，该电压为表示所存储的数据逻辑“1”的电压。当用于所选择的单元行的读字线RWL被激活时，未选择的存储单元对读位线中的一条或另一条放电，所以SRAM单元内的读端口晶体管被激活。剩余读位线保持平等化电压并且因此，在读位线之间形成较小的信号差分电压。
例如，如果存储单元存储“1”，则当读位线RWL被激活时，连接至该存储单元的对应读位线RBL可以保持高电平，而补码读位线(RBLB)开始下降(因为SRAM单元对该补码读位线放电至更低信号)。反之，如果存储单元存储“0”，则当读字线RWL激活时，读位线RBL可能开始降低，而该位线对中的补码读位线(RBLB)将保持高电平。当这种较小信号差分信电压大到足以通过位于DRWB读出放大器21中的读出放大器感测出时，将下降位线下拉至地电位，其中，现在，下降位线可能为约100毫伏，该电压小于保持高电平的读位线，而另一条读位线可以连接至正电源电压并且上升，或者仅保持为预充电电压。因此，将所存储的数据传送至读出放大器所需要的初始差分电压非常小，并且在读位线对上的该差分电压在相当短的时间内上升，减少了读取SRAM单元所需要的时间，该时间基本上没有超过具有单端读位线和单端放大器的单个读端口阵列所需要的读时间。在通过读出放大器感测较小差分读电压以后，读出放大器驱动分离的内部节点IN和INB，将较小信号放大至全逻辑电平。
在运行中，使用实施例，存储周期从预充电阶段开始。PRE输入将所选择电压移动到读出放大器中的内部节点IN和INB上，并且当RS信号被激活时，将均衡电压设置在读位线RBL和RBLB上。将读位线设置为公共平等化电势，从而使得当差分读周期从存储单元的激活了的读位线RWL开始，可以通过将一条或者两条(而不是两条)拉至地电平快速提高读位线上的较小信号差分读电压。如上所述，使用存储单元内的读端口晶体管对所选择的读位线放电，通过将读位线连接至位于激活了的字线上的SRAM存储单元的原码和补码存储数据节点来放大以上信号差分读电压。然后，SRAM单元读端口对读位线中的一条(而不是两条)放电并且使这两条位线电压分离，从而形成差分信号。
本领域技术人员将意识到可以对图3的电路进行某些修改。本文，将将这些可选布局视为可选实施例，其中，这些可选实施例为本发明的一部分并且这些可选实施例在所附权利要求的范围内。例如，选通门可以为P或者N型，或者甚至可以使用这两种类型，并且可以任意地将信号指定原码或补码值，必要时，可以添加反相器从而改变控制或数据信号的极性，P型和N型晶体管可以用一个替换另一个并且相应地修改如公知的电源电压，并且可以对图3的实施进行其他修改，而没有改变读出放大器21的总体运行，而仍实现使用实施例产生的优势。这些可选布置中的每个为本发明的可选实施例并且没有通过文中所述的示例性实例来限定实施例。
对于读周期来说，读出放大器21的运行对于未选择的存储单元和选择的存储单元来说是类似的。在位于选择的单元行上的激活了的读字线以后，或者通过该字线，读开关信号RS为低电平。因为在读位线上与所存储的SRAM单元数据相对应的较小信号差分电压增大(通过一条位线从平等化电压下降，该平等化电压通常为减小的正电压，例如Vdd/2)，所以通过控制信号SAE使能读出放大器并且锁定节点IN和INB处的电压并且放大至全逻辑电平。然后，数据输出缓冲器26和28将锁定的全逻辑电平信号驱动到数据输出DOUT和DOUTB上。然后，将数据输出线连接至输出多路复用器(未示出)，其中，该多路复用器基于SRAM地址位从多列中选择读数据列，并且，如果SRAM阵列含有集成电路的其他功能，则将该数据输出线引出至系统中或者芯片上的其他电路。
在写周期中，DRWB读出放大器21实施用于未选择列的两种操作。首先，如上所述，通过与位于激活了的字线上的存储单元中的存储数据值相对应的较小信号差分读数据来实施差分读感测周期。然后，读出放大器21锁存来自读位线对的较小信号差分读数据并且放大该数据。然后，因为对于未选择列来说，写使能输入线WE被去激活，并且没有使用数据输入信号WS和WSB，所以通过读数据来驱动写位线WBL和WBLB。当行写字线WWL对于写周期所寻址(address)的单元行被激活时，现在，用于未选择列单元的写位线WBL和WBLB的差分对上的数据为刚才从这些单元所读取的数据，并且将该数据写回该单元。
换句话说，在实施例中，差分读取为“半选择”的存储单元，然后写回，从而不会产生单元干扰错误。然而，与传统SRAM阵列的读写回周期不同，使用实施例的较小信号差分读写回读出放大器缩短了用于读写回操作的周期时间。产生这种缩短的读写回周期时间，部分因为大幅降低了感测读位线对上的较小差分信号所需要的时间，没有超过使用传统单端读位线和写回布置的时间。在较小信号差分感测中，在周期中的写回部分以前，仅放大了读位线上的较小电压偏差。较小差分信号电压可以小至100毫伏或者更小；因此，该较小差分信号电压非常迅速地在处于低电平的读位线上产生。然后，通过位于未选择列中的读出放大器将感测到的读数据快速驱动回写位线WBL和WBLB上，从而读取用于写回的存储单元。
当使用图3的读出放大器21的实施例时，图4示出了用于位于SRAM阵列中的存储单元的选择列和未选择列的读和写的控制信号。在读操作中，例如，图3中的DRWB读出放大器21接收用于选择的列的激活了的低电平信号RS。对于未选择列来说，没有实施读，所以RS信号没有被激活。SRAM电路的输出多路复用器从激活了的列选择精确的数据输出DOUT和补码数据输出DOUTB线。
根据单元位于选择列上(其中，新的写数据替换单元中的存储数据)还是位于未选择列上(其中，保持现有数据)，存储单元的写操作改变。对于沿着选择行的选择列中的SRAM单元来说，从位于数据输入WS和WSB处的外部数据端口接收置于写位线WBL和WBLB上的写数据信号。因此，用于这些列的RS(读开关)信号为关断(Off)，而响应于在图3中的写使能(WE)控制信号，通过使用N沟槽写端口晶体管将写数据输入读出放大器节点IN和INB。
反之，对于未选择列来说，首先实施差分读取。因此，对于这些列来说，读开关信号RS在写周期的第一部分的时间段内为导通(On)(用于图3中所示的电路实施激活了的低电平)。然后，DRWB读出放大器21从在读位线RBL和RBLB上的用于沿着选择行线的单元的未选择列接收存储数据，并且读出放大器21放大在用于未选择列的写位线WBL和WBLB上的该接收数据。因此，当在未选择的存储单元处的写字线WWL被激活时，将用于选择列的输入数据写入选择的存储单元，并且同时将未选择列的读数据写回未选择的存储单元。
图5示出了结合位于存储单元阵列中的DRWB读出放大器21的实施例的存储阵列51的实施例。存储单元为双端口SRAM单元，具有用于读线对的专用读位线对RBL、RBLB，以及用于写线对的专用写位线对WBL和WBLB，为存储单元的每列提供读位线和写位线中的每对。将存储单元配置在共用这些位线对的多列中，并且配置在沿着读和写位线的多行中。将读字线标示为RWL。标记了WWL的代表写字线。从存储地址的一部分中对读字线进行解码并且通过RWL驱动器55来驱动读字线并且从存储地址的一部分中对写字线进行解码并且通过WWL驱动器53来驱动该写字线。控制电路54将读开关信号RS、写使能信号WE、读出放大器使能信号SAE、以及预充电信号PRE输出至读出放大器21。
因此，每个存储单元接收读字线RWL、写字线WWL，该读字线和写字线控制用于将数据移入或者移出SRAM存储单元的读和写端口，该存储单元位于差分读位线、和写位线上，通过沿着相同列的单元来共用该差分读位线和写位线。
如图5所示，将存储单元中的每列连接至为上述DRWB读出放大器的实施例的至少一个读出放大器21。每个读出放大器21以原码和补码形式接收输入数据DIN和DINB。将该输入数据用于选择的SRAM单元的写操作。每个读出放大器21以原码和补码形式再次输出读数据作为DOUT和DOUTB。每个读出放大器从用于相应列的读位线对RBL和RBLB上的存储单元接收差分读信号，并且每个读出放大器21以原码和补码形式将写位线对WBL和WBLB上的写数据驱动至选择的存储单元，并且还将读数据驱动至用于未选择的列单元的写位线对上，从而将读数据写回未选择的存储单元。
标记为MUX的多路复用器57从多个单元列接收原码输出数据DO和补码DOB，并且选择用于读操作的激活了的列，并且数据缓冲器59将数据驱动至输出数据信号DOUT上，该输出数据信号可以为单端数据信号；可选地，可以提供原码和补码数据DOUT。数据缓冲器59还接收输入数据并且将该数据连接至用于写操作的选择的单元列，并且为了写至DRWB读出放大器21以原码和补码的形式形成信号DIN和DINB。连接信号DIN和DINB，从而将数据写至读出放大器21，所以将该读出放大器连接至图3中的信号WS和WSB。
在存储阵列51的读操作中，响应于激活了的读字线RWL，选择的列和选择的行单元将与存储数据相对应的较小摆幅差分信号输出至读位线RBL、RBLB上的读出放大器。通过相应的读出放大器21来感测、锁定、以及放大该差分读信号，并且然后通过数据多路复用器57和缓冲器59将读数据输出至数据输出线DOUT上。
对于写周期，存在两种类型的操作。对于通过用于操作的存储地址的一部分所确定的选择的列中的单元来说，将DATA IN的输入数据变换为原码和补码写数据DIN和DINB并且将该输入数据连接至用于读出放大器21的写数据输入。然后，使用上述和图3中所示的线WS和WSB将该原码和补码写数据输入至位于节点IN和INB处的读出放大器。然后，读出放大器21将该写数据驱动至用于选择的单元列的相应写位线对WBL和WBLB上，并且当用于选择的单元行的写字线WWL被激活时，将数据写入选择的SRAM单元或者多个单元。对于沿着所选择的列中的相同的激活了的行的多个单元来说，位于这些列中的读出放大器21首先实施上述差分读周期，感测读位线RBL和RBLB上的差分读信号，并且将所感测的较小信号电压锁定在读出放大器节点IN和INB中。然后，将读数据输出到与未选择的单元列相对应的写位线对WBL和WBLB上。当用于激活了的单元行的写字线WWL被激活时，未选择的SRAM单元被写回，从而完成了写周期，并防止了激活了的行上的未选择单元的干扰错误。
图6示出了在方法实施例中观测到的某些波形的时序图。在图6中，在时序图中示出了三个动作。具有所示的两个写动作，一个写至选择的列，一个写至实施例的读和写回特征所示出的的未选择的列。第三动作为读周期，该读周期以相同方式影响选择的和未选择的列。
在图6中的时间t0处，写周期从选择的列开始。在线WS/WSB上接收写数据(参见图3)。因此，该写数据还出现在差分读出放大器的内部的节点IN/INB处。位于选择的列中的激活了的行中的存储单元(未示出)具有激活了的字线，所以由于连接至这些线的单元，因此将差分读位线RBL/RBLB示出为分离地分布。然而，在用于写的选择列中，RS信号没有被激活并且所以没有将RBL线上的读数据连接至读出放大器。在时间t1处，SAE信号有效并且使能读出放大器。然而，随着写数据通过写数据缓冲器连接到写位线WBL和WBLB(见图3)上，在该写位线WBL和WBLB上已经存在有了该写数据。然后，在时间t2处，将这些线上的数据写入存储单元。
对于未选择的列来说，如在图6的中间部分所示的，写周期具有少许不同。在时间t0′处，读控制信号RS被激活。该信号使能在未选择的列读位线RBL/RBLB上放大的较小差分信号，从而连接至位于读出放大器内的节点IN和INB。在时间t1′处，读出放大器使能信号SAE被激活。然后，如图所示，差分读出放大器锁存并且放大较小信号。然后，将该数据连接到差分写位线WBL/WBLB上。在时间t2′处的该周期结束时，将该数据写回位于未选择的列中的存储单元。因此，差分读出放大器接收用于未选择的列的读数据，并且将该数据写回存储单元。
在图6的右侧部分中示出了读周期。对于读周期来说，在WS和WSB输入信号处没有输入数据。读控制信号RS在时间t3处被激活，该读控制信号将读位线RBL/RBLB连接至位于读出放大器内部的节点IN和INB。这些节点最初从差分读位线上的选择的行接收较小信号的差分数据。然后，SAE使能信号在时间t4处被激活，该使能信号使能差分读出放大器从而放大读数据。然后，节点IN和INB变换为全逻辑电平信号，并且数据输出线DOUT和DOUTB将接收读数据。
使用实施例的差分读写回读出放大器和相应的差分读写回方法需要为双端口的存储单元，即，该存储单元具有专用读和写位线对。可以通过具有用于读和写位线的双端口布置的任何单元使用实施例，例如，该单元包括8T和10T单元。
图7示出将存储阵列51和用户指定逻辑电路45相集成的集成电路IC1，例如SoC或者ASIC的简单框图。可以将这种电路用于实现先进的集成功能，例如，使用了单个集成电路的专用处理器、手机、PDA、视频播放器、游戏机等。由于使用实施例的差分读写回读出放大器的实施例，嵌入式SRAM阵列51达到更高性能。该差分读写回读出放大器提供了减小的写周期时间而没有半选择单元干扰，以及有效率的电路面积。
在实施例中，一种装置包括：存储阵列，包括配置为多行和多列的多个存储单元；多条读字线，连接至沿着存储阵列的多行所配置的多个存储单元；多条写字线，连接至沿着存储阵列的多行的所配置的多个存储单元；多个读位线对，连接至配置在存储阵列的多列中的多个存储单元；多个写位线对，连接至配置在存储阵列的多列中的多个存储单元；以及至少一个差分读写回读出放大器，连接至读位线对并且连接至与多个存储单元的多列中的一列相对应的写位线对，被配置为响应于控制信号，差分感测读位线对上的较小信号读数据，将所感测的数据锁定在读出放大器中，以及将所感测的数据输出到写位线对上。
在另一实施例中，集成电路包括：形成在半导体基板上的用户定义电路；以及形成在半导体基板上的嵌入式存储电路，嵌入式存储电路进一步包括：配置为多行和多列的存储单元阵列；多个行地址解码器电路：将读字线和写字线引出到存储单元阵列的选择行上；读字线和写字线，均连接至沿着多行中的一行的所设置的存储单元；多个原码和补码读位线对，每个读位线对连接至沿着多列中的一列的存储单元；多个原码和补码写位线对，每个写位线对连接至沿着多列中的一列的存储单元；多个差分读写回读出放大器，均与多列中的一列相对应并且连接至原码和补码读位线对中的一个，用于感测读位线对上的差分电压；与多列相对应的该差分读写回读出放大器，进一步连接至原码和补码写位线对中的一个，用于将差分电压写在写位线对上；以及将差分读写回读出放大器配置为响应于控制信号，接收各个读位线对上的差分读信号，感测该差分读信号，锁定与该差分读信号相对应的数据信号，以及将数据信号输出到写位线对上，从而对于位于存储阵列中的至少一个单元实施写操作。
在另一实施例中，方法包括：提供存储阵列，该存储阵列包括配置为多行和多列的多个存储单元；将多条读字线连接至沿着多行所配置的多个存储单元；将多条写字线连接至沿着多行所配置的多个存储单元；将读位线对连接至沿着多列所配置的多个存储单元；将写位线对连接至沿着多列所配置的多个存储单元；将至少一个差分读写回读出放大器连接至读位线对并且将写位线对连接至位于阵列中存储单元的多列中的一列，响应于相应读字线，从位于存储单元的多列中的激活了的行上的存储单元接收位于差分读写回读出放大器中的读位线对上的较小摆幅差分读信号；将来自差分读写回读出放大器的接收到的数据作为补码写数据信号驱动至与位于阵列中单元的多列相对应的谢位线对；并且响应于相应写字线，将补码写数据信号写入存储单元列中的激活了的行上的存储单元。
本申请的范围并不仅限于本说明书中描述的结构、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明的公开，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺或步骤的范围内。

Claims (20)

1.一种存储装置，包括：
存储阵列，包括配置在多行和多列中的多个存储单元；
多条读字线，连接至沿着所述存储阵列的多行所配置的所述多个存储单元；
多条写字线，连接至沿着所述存储阵列的多行所配置的所述多个存储单元；
多个读位线对，连接至配置在所述存储阵列的多列中的所述多个存储单元；
多个写位线对，与所述读位线对分开，并且连接至配置在所述存储阵列的多列中的所述多个存储单元；以及
至少一个差分读写回读出放大器，连接至与所述多个存储单元的多列中的一列相对应的读位线对和写位线对，被配置为响应于控制信号，差分感测所述读位线对上的较小信号读数据，将所述感测到的数据锁存在对应读出放大器的锁存器中，并且将所述感测到的数据从所述锁存器输出到所述写位线对上。
2.根据权利要求1所述的存储装置，其中，所述至少一个差分读写回读出放大器进一步包括：
第一读晶体管和第二读晶体管，均连接在所述读位线对中的一条读位线和第一读出放大器节点和第二读出放大器节点之间，被配置为响应于读开关信号，将所述读位线对上的较小信号差分读数据输入到所述第一读出放大器节点和所述第二读出放大器节点；
锁存器，响应于读出放大器使能信号，将电压锁存在所述第一读出放大器节点和所述第二读出放大器节点作为全逻辑电平信号；
第一写缓冲器和第二写缓冲器，所述第一写缓冲器连接在所述第一读出放大器节点和所述写位线对的第一写位线之间，所述第二写缓冲器连接在所述第二读出放大器节点和所述写位线对的第二写位线之间；
第一写输入数据晶体管和第二写输入数据晶体管，响应于写使能信号，将写数据输入所述第一读出放大器节点，并且将补码写数据输入所述第二读出放大器节点；以及
第一预充电电路，包括分别连接至所述第一读出放大器节点和所述第二读出放大器节点的第一预充电晶体管和第二预充电晶体管，并且被配置为响应于预充电控制信号，将预充电电压置于所述第一读出放大器节点和所述第二读出放大器节点中的每个上。
3.根据权利要求2所述的存储装置，其中，所述差分读写回读出放大器进一步包括：
第一数据输出缓冲器，连接在所述第一读出放大器节点和数据输出端之间，以及
第二数据输出缓冲器，连接在所述第二读出放大器节点和所述第二数据输出端之间。
4.根据权利要求1所述的存储装置，其中，所述存储单元阵列均包括8T SRAM单元。
5.根据权利要求1所述的存储装置，其中，所述存储单元阵列均包括：具有差分读端口和专用写端口的SRAM单元。
6.根据权利要求2所述的存储装置，其中，所述第一预充电电路被配置为响应于预充电控制信号，选择性地将预充电电压置于所述第一读出放大器节点和所述第二读出放大器节点上，并且所述第一读晶体管和所述第二读晶体管被进一步配置为响应于所述读开关信号，将所述预充电电压连接至所述读位线对的第一读位线和第二读位线。
7.根据权利要求2所述的存储装置，其中，所述第一写输入数据晶体管和所述第二写输入数据晶体管均进一步包括：栅极输入，连接至相应的写数据输入，并且被配置为响应于写使能信号，将所述第一读出放大器节点和所述第二读出放大器节点中的相应一个连接至电源电压节点。
8.一种集成电路，包括：
用户定义电路，形成在半导体基板上；以及
嵌入式存储电路，形成在所述半导体基板上，所述嵌入式存储电路进一步包括：
存储单元阵列，配置为多行和多列；
多个行地址解码器电路，输出所述存储单元阵列的选择行上的读字线和写字线；
读字线和写字线，均连接至沿着所述多行中一行所设置的所述存储单元阵列中的存储单元；
多个原码和补码读位线对，每个读位线对都沿着所述多列中的一列连接到所述存储单元阵列的存储单元；
多个原码和补码写位线对，每个写位线对都沿着所述多列中的一列连接到所述存储单元阵列的存储单元；
多个差分读写回读出放大器，均与所述多列中的一列相对应，并且均连接至用于感测所述写位线对上的差分电压的所述原码和补码写位线对中的一条；以及
所述差分读写回读出放大器与所述多列相对应，并且均进一步连接至用于将差分电压写在所述写位线对上的所述原码和补码写位线对中的一条；以及
所述差分读写回读出放大器被配置为响应于控制信号，接收在相应读位线对上的差分读信号，锁存与所述差分读信号相对应的数据信号，以及将所述数据信号输出到所述写位线对上。
9.根据权利要求8所述的集成电路，其中，所述差分读写回读出放大器均进一步包括：包括第一预充电晶体管和第二预充电晶体管的预充电电路，用于响应于预充电控制信号，将预充电电压输出至所述读出放大器的第一内部节点和第二内部节点。
10.根据权利要求8所述的集成电路，其中，所述差分读写回读出放大器均进一步包括：第一读晶体管和第二读晶体管，被配置为响应于读开关控制信号，将所述读位线对中的相应一条连接至第一读出放大器节点和第二读出放大器节点。
11.根据权利要求8所述的集成电路，其中，所述差分读写回读出放大器均进一步包括：第一写数据输入晶体管和第二写数据输入晶体管，均被配置为响应于写使能控制信号，将原码和补码写数据输入信号中的相应一个连接至第一读出放大器节点和第二读出放大器节点，通过所述原码和补码写数据输入来确定所述原码和补码写数据输入信号中的相应一个。
12.根据权利要求8所述的集成电路，其中，所述差分读写回读出放大器均进一步包括：连接到第一读出放大器节点和第二读出放大器节点的原码和补码数据输出信号，用于将从所述阵列中的存储单元所读取到的数据输出。
13.根据权利要求8所述的集成电路，其中，所述差分读写回读出放大器均进一步包括：感测数据锁存器，连接在第一读出放大器节点和第二读出放大器节点之间，被配置为响应于读出放大器使能控制信号锁存差分数据。
14.根据权利要求12所述的集成电路，进一步包括：连接至所述原码和补码数据输出信号的输出数据多路复用器，被配置为在存储器读操作期间输出至少一个数据信号。
15.根据权利要求8所述的集成电路，进一步包括：控制电路，被配置为将读出放大器使能信号、读开关信号、写使能信号、以及预充电信号中的至少一个输出到所述差分读写回读出放大器中的至少一个，从而实施存储操作。
16.根据权利要求8所述的集成电路，其中，位于所述存储单元阵列中的所述存储单元为8T SRAM单元。
17.一种用于操作存储装置的方法，包括：
提供了存储阵列，包括配置为多行和多列的多个存储单元；
将多条读字线连接到沿着所述多行所配置的所述多个存储单元；
将多条写字线连接到沿着所述多行所配置的所述多个存储单元；
将读位线对连接到沿着所述多列所配置的所述多个存储单元；
将写位线对连接到沿着所述多列所配置的所述多个存储单元；
将至少一个差分读写回读出放大器连接到写位线对和读位线对，所述写位线和所述读位线连接到位于所述阵列中的所述多个存储单元的所述多列中的一列；
响应于对应的读字线，从位于存储单元的多列中的激活的行中的存储单元接收所述差分读写回读出放大器中的所述读位线对上的较小摆幅差分读信号；
将一对写位线缓冲器连接在所述读出放大器锁存节点中的每个和所述写位线对中的相应一个之间，被配置为将预充电电压或者原码和补码写数据电压驱动到所述写位线对上；
将所述接收到的数据作为补码写数据信号从所述差分读写回读出放大器驱动到与位于所述阵列中的所述存储单元列相对应的所述写位线对；以及
响应于所述对应的写位线，将所述补码补偿写数据信号写入位于所述存储单元的列中的激活了的行中的所述存储单元。
18.根据权利要求17所述的方法，进一步包括：设置预充电电路，所述预充电电路被配置为响应于预充电信号，将预充电电压施加到存储单元的对应列中的所述写位线对和所述读位线对上。
19.根据权利要求17所述的方法，进一步包括：
将输入写数据接收到所述存储单元的多列中的至少一列的差分读写回读出放大器中；
将所述输入写数据作为原码和补码写数据信号输出到所述存储单元的至少一列的所述写位线对上；以及
响应于连接到所述至少一个存储单元的写字线，将所述原码和补码写数据写入位于所述存储单元的多列的至少一列中的存储单元中。
20.根据权利要求17所述的方法，其中，连接至少一个差分读写回读出放大器的步骤进一步包括：
将一对预充电晶体管连接到读出放大器锁存节点的补偿对，被配置为响应于预充电信号，将公共电压施加到所述读出放大器节点对上；
将包括一对交叉连接反相器的锁存器连接至所述读出放大器锁存节点对，被配置为响应于读使能控制信号，在所述读出放大器锁存节点对处保持电压；
将一对读开关连接在所述读出放大器锁存节点的每个和对应读位线对中的相应一个之间，被配置为响应于读开关控制信号，将差分读信号连接至所述读出放大器锁存节点；
将一对写数据输入晶体管连接在原码写数据输入和所述读出放大器锁存节点中的一个，以及补码写数据输入和另一读出放大器锁存节点之间，被配置为响应于写使能信号，将原码和补码写数据输入到所述读出放大器锁存节点。
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