TW201743333A - 多重資料速率記憶體 - Google Patents

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布藍曼 盧思黎爾
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Abstract

本發明係提供一多重資料速率記憶體，配置以在一外部時脈信號之一單一週期執行第一及第二記憶體存取。該記憶體包括複數個記憶體單元群組，各記憶體單元群組包括複數個記憶體單元，其係各操作地連接至至少一本地位元線，該至少一本地位元線之各記憶體單元群組係連接至一本地至全域介面電路。該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該至少一本地位元線之該狀態控制至少一第一全域位元線之該狀態並且在該第二記憶體存取期間取決於該至少一本地位元線之該狀態控制至少一第二全域位元線之該狀態。

Description

多重資料速率記憶體
本發明係關於提供數位資料儲存的多重資料速率記憶體。特別是，本發明提供一改良的記憶體單元，其能夠以一多重資料速率將從該記憶體中的該等記憶體單元所讀取的資料解多工至分開的全域位元線。
針對實際上所有現代的數位電子系統資料儲存係一基本的需求。靜態讀取/寫入記憶體(SRAM)包括該功能之一主要的部分，係相對地簡單以與大量之邏輯整合成一半導體裝置，而提供快速存取及低功率。隨著深次微米(DSM)幾何矽處理的出現，建置可靠的儲存同時維持低功率消耗的任務變成越來越有問題，同時相反地需求隨著逐步需要較大記憶體之電池供電之電子小工具的增加而上升。
SRAM記憶體單元大部分通常使用的設計係展示在圖1的6-電晶體電路，由兩個背對背/交叉耦合的反向器([MN1、MP1]及[MN2、MP2])11a、11b、12a、12b組成的一儲存元件以及存取電晶體(MA1及MA2)16a、16b所組成，其係藉由一字元線控制(WL)用以形成介於該單元之該等資料儲存節點(N1及N2)13、14間的一導電路徑及該等互補的位元線(BLA及BLB)來啟動。
一寫入操作，其中一資料值係被寫至一記憶體單元，係藉由 強制一高電壓至BLA或BLB之一者上，同時強制一低電壓至該另一者，然後驅動該字元線(WL)高至激活該存取路徑允許該等電壓位準維持在該等位元線(BLA及BLB)以克服該儲存元件之該狀態來達成。該字元線然後被驅動為低以斷開該記憶體單元使它的資料儲存維持在它的新狀態。
一讀取操作，其中儲存在一記憶體單元的一資料值被讀取，係藉由先初始地驅動位元線兩者至一名義上地高電壓位準，然後驅動該字元線(WL)為高來達成。BLA或BLB二擇一的一者然後藉由該儲存元件之該低電壓側經由該等存取裝置(MA1及MA2)被拉低。該等互補的位元線係附接至一感測放大器(未展示)之輸入，其係當資料從該記憶體被讀取時所使用之讀取電路的一部分。一感測放大器感測出現在儲存在一給定記憶體單元中代表該資料值(即‘1’或‘0’二擇一)之該等位元線的該等低位準信號，並且放大該小電壓搖擺至可識別的邏輯位準，使得該資料能夠藉由該記憶體外部的邏輯被適當地解讀。介於該兩個位元線之電壓位準中的該差異因此能夠藉由該感測放大器被感測並且使用以決定該資料值(亦即‘1’或’0’)。代表‘1’或’0’的該等決定位準將在該電路設計階段期間被預先決定並藉由該感測放大器施加。
圖2說明一傳統的記憶體單元，其中該等記憶體單元係安排在由水平列及垂直行所組成的一二維陣列。該陣列中的各記憶體單元係連接至一字元線其水平地行進橫過該陣列之一列，並且連接至一對位元線其垂直地在該等行中行進。按照慣例，該等字元線據說總是沿著一陣列之記憶體單元的列行進，同時該等位元線據說總是沿著一陣列之記憶體單元的行往下行進，而不論該陣列之定位。該等字元線係藉由一列解碼器被驅動， 該列解碼器取用一m-位元位址並產生2m字元線致能信號。每一對位元線接著藉由一行解碼器被驅動，該行解碼器取用一n-位元位址並產生2n位元線信號。
為了減少延遲及功率浪費，一些不同的分割方法已經被使用，其中該記憶體陣列係分割成一些較小的區塊其能夠被分開地存取。特別是，一記憶體陣列藉由使用分開的/分層的字元線及分開的/分層的位元線被分割是常見的。
在一分層的字元線排列中，一多重-位準結構被使用而不是一單一字元線，其行進一列之記憶體單元的完全的寬度並且連接至在該列中的各單元。有效地，一單一字元線係分成多重“本地字元線”，其中各係連接至該陣列之一列之一部分中之一群組的記憶體單元。一“全域字元線”然後行進該列之該寬度並且經由閘道/開關被連接至該行中該本地字元線的每一者。
類似地，在一分層的位元線排列，其中，另一個多重-位準結構被使用而不是一單一位元線，其行進一行之記憶體單元的完全的高度並且連接至在該行中的各單元。有效地，一單一位元線係分成多重“本地位元線”，其中各係連接至該陣列之一行之一部分中之一群組之記憶體單元。一“全域位元線”也行進該行之該高度，並且係經由一介面電路連接至該行中之該等本地位元線的各。該等記憶體讀取及寫入電路連接至該全域位元線，並且非直接地連接至該本地位元線。在一記憶體存取期間，僅該行之該相關部分中的一本地位元線係連接至該全域位元線。
該6-電晶體記憶體單元之該設計的一個決定性部分係之該 等NMOS(n-通道金屬氧化物半導體場效電晶體)下拉電晶體(MN1及MN2)、該等NMOS存取裝置(MA1及MA2)及該等PMOS(p-通道金屬氧化物半導體場效電晶體)上拉裝置(MP1及MP2)的驅動強度比。特別是，該等存取裝置相對於該等上拉裝置必須足夠大以保證其該單元狀態在一寫入期間係覆蓋寫入，但非如此大(相對於該等下拉裝置)到該單元在一讀取期間成為過載及不穩定，藉此使得該儲存的資料值被遺失。
該讀取一6-電晶體記憶體單元的動作因此代表它的最挑戰的操作條件用以保持它的資料同時該等儲存元件係經由該等存取裝置(亦即存取裝置啟動及位元線兩者為高)被載入。由於該等個別的裝置之非常小的幾何形狀，DSM技術受有不可避免的程度之隨機裝置變化性，在一非常大記憶體(10數量級之百萬位元)中之所有單元上同時地符合寫入及讀取兩者穩定性的條件變成極端地挑戰。
為了同時地減輕解決這些衝突需求的困難，一種越來越普遍的實務係使用具有專用讀取埠的記憶體單元，往往被稱為讀取-去耦合記憶體單元，其提供一路徑用以在一讀取操作期間存取一記憶體單元，該讀取操作期間係與用以寫入操作的期間分開。圖3及4說明兩個不同的讀取-去耦合記憶體單元的範例。
圖3展示一8-電晶體單元設計，其藉由加入一單端讀取埠來分開該電路之寫入及讀取路徑。該單端讀取埠包括一資料讀取電晶體(MDR)其係連接至該記憶體單元之一儲存節點(N2)，以及一讀取存取電晶體(MAR)其係藉由一相關的讀取字元線(RWL)控制。該讀取字元線(RWL)係分開的/不同於從該字元線(WL)其在一寫入操作期間控制對該 記憶體單元的存取。該NMOS資料讀取電晶體(MDR)係配置作為一下拉電晶體，其閘極係連接至該記憶體單元的該儲存節點，並且其源極係連接至接地。該資料讀取電晶體(MDR)係串聯連接至該NMOS讀取存取電晶體(MAR)，其閘極係連接至該讀取字元線(RWL)，並且其汲極係連接至一讀取位元線(RBL)。該讀取存取電晶體(MAR)能夠藉此提供一導電路徑介於該單元之該資料儲存節點(N2)及該讀取位元線(RBL)之間。寫入操作在此8-電晶體單元設計上係相同於該6-電晶體單元。然而針對讀取，該單一讀取位元線(RBL)係初始地預充電至一高電壓然後該讀取字元線(RWL)被驅動為高，而不是該寫入字元線(WWL)被驅動為高。其致能該資料-相依放電路徑從該讀取位元線(RBL)經由該單元至VSS，並且因此該讀取位元線(RBL)將二擇一地停留於高(由於它的電容)或藉由該單元被拉低。該讀取位元線(RBL)的該狀態然後能夠被感測以決定儲存在該選擇位元中的該資料值。這個範例同時展示一讀取-去耦合記憶體單元包括具有加入一個單端讀取埠的傳統的6-電晶體單元，在一單一單元中包括多重單端讀取埠是可能的。
圖4展示一替代的8-電晶體單元設計其分開該電路之寫入及讀取路徑藉由加入一差分/雙端讀取埠。該差分/雙端讀取埠包括一第一讀取存取電晶體(MAR1)連接該記憶體單元之一第一儲存節點(N1)至一對互補的讀取位元線之一第一者(RBLA)，以及一第二讀取存取電晶體(MAR2)連接該記憶體單元之一第二儲存節點(N2)至該對互補的讀取位元線之一第二者(RBLB)。該差分/雙端讀取埠因此實質地複製一傳統的6-電晶體單元之該等存取電晶體(亦即其控制該等互補的位元線至該等儲存 節點之該連接)，所以針對該單元有分開但相對應的寫入及讀取路徑。因為具有一傳統的6-電晶體單元，在一寫入操作期間，該等寫入存取電晶體(MA1及MA2)係藉由一寫入字元線啟動以形成一導電路徑介於該單元之該等資料儲存節點(N1及N2)及該等互補的位元線(BLA及BLB)。然後，在一讀取操作期間，該第一及第二讀取存取電晶體(MAR1及MAR2)係藉由一讀取字元線控制(RWL)啟動以形成一導電路徑介於該單元之該等資料儲存節點(N1及N2)及該等互補的讀取位元線(RBLA及RBLB)。這個設計允許該等存取裝置係不同的大小以用於讀取及寫入操作來允許更多的彈性的最佳化，但該等內部的節點仍然藉由一讀取操作被施壓。
按照慣例，一SRAM記憶體每次週期(上升及下降)之一時脈信號執行一個存取操作(讀取或寫入)。然而，這需要該時脈信號每次存取改變兩次，但該等資料線每次存取至多改變一次。當操作在一高頻寬，系統考量時常限制該時脈信號能夠操作的頻率。然而，該等記憶體電路操作在多重資料率是可能的，其中多重存取發生在一外部時脈信號的一單一週期。舉例來說，該等記憶體電路能夠被配置以執行存取操作在該外部時脈之該等上升及下降邊緣兩者，使得該等資料信號操作以相同的限制頻率操作，藉此加倍該資料傳輸率。
在以上所描述的該分層的位元線排列中，該等本地位元線係藉由一介面電路連接至一或多個全域位元線。所以，為了能夠達成多重資料速率讀取操作而不需要該等全域位元線操作在多重資料率，提供具有一非常短的週期時間的一本地至全域介面電路是想要的。本案發明人因此發 展一多重資料速率記憶體，其中該等本地至全域介面電路能夠以一多重資料速率解多工從該記憶體中之該等記憶體單元所讀取的資料到分開的全域位元線上。
所以，根據本發明之第一觀點係提供一多重資料速率記憶體配置以在一外部時脈信號之一單一週期執行第一及第二記憶體存取。該記憶體包括複數個記憶體單元群組，各記憶體單元群組包括複數個記憶體單元其係各操作地連接至至少一本地位元線，各記憶體單元群組之該至少一本地位元線係連接至一本地至全域介面電路。該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該至少一本地位元線之該狀態控制至少一第一全域位元線之該狀態並且在該第二記憶體存取期間取決於該至少一本地位元線之該狀態控制至少一第二全域位元線之該狀態。
在一記憶體單元群組內之該複數個記憶體單元之各者係較佳地相關於一字元線其控制該記憶體單元至該至少一本地位元線之該連接。該相關的字元線接著連接至一字元線驅動器其提供一多重資料速率字元線信號。
較佳地，該多重資料速率記憶體包括一預充電電路，配置來提供一電壓用以充電該第一及第二本地位元線，其中該預充電電路係進一步配置以該多重資料率充電該第一及第二本地位元線。
在一記憶體單元群組內之該複數個記憶體單元之各者可以被操作地連接至一對本地位元線。該本地至全域介面電路接著可以被配置以在該第一記憶體存取期間取決於該對本地位元線之該狀態控制一對第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元 線之該狀態控制一對第二全域位元線之該狀態。
該本地至全域介面電路可以包括一本地感測放大器，該本地感測放大器係配置以在該第一記憶體存取期間取決於該對本地位元線之該狀態控制該對第一全域位元線之該狀態並且在該第二記憶體存取期間取決於該對本地位元線之該狀態控制該對第二全域位元線之該狀態。
該本地至全域介面電路可以替代地包括一第一本地感測放大器及一第二本地感測放大器，該第一本地感測放大器係配置以在該第一記憶體存取期間取決於該對本地位元線之該狀態控制該對第一全域位元線之該狀態，並且該第二本地感測放大器係配置以在該第二記憶體存取期間取決於該對本地位元線之該狀態控制該對第二全域位元線之該狀態。
各本地感測放大器可以包括一閂鎖式感測放大器，其具有在一記憶體存取期間被致能的通路電晶體，其中該等通路電晶體控制該閂鎖式感測放大器至一對本地位元線之該連接並且係配置以當該閂鎖式感測放大器係禁能時連接該閂鎖式感測放大器至該等本地位元線以及當該閂鎖式感測放大器係致能時從該等本地位元線斷開該閂鎖式感測放大器。各閂鎖式感測放大器較佳地包括一對交叉耦合的反向器具有個別的第一及第二感測節點，該第一感測節點係連接至一第一上拉電晶體之一閘極其係連接至該對全域位元線之一第一者，並且該第二感測節點係連接至第二上拉電晶體之一閘極其係連接至該對全域位元線之一第二者。
該本地至全域介面電路可以被配置以在該第一記憶體存取期間取決於該對本地位元線之一第一者之該狀態控制一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線之該第一者 之該狀態控制一第二全域位元線之該狀態。
該本地至全域介面電路可以被進一步配置以在該第一記憶體存取期間取決於該對本地位元線之一第二者之該狀態控制一第三全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制一第四全域位元線之該狀態。
該本地至全域介面電路可以包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制一第一全域位元線之該狀態，並且該第二本地讀取緩衝器係配置以在該第二記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制該第二全域位元線之該狀態。
該本地至全域介面電路可以進一步包括一第三本地讀取緩衝器及第四本地讀取緩衝器，該第三本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之一第二者之該狀態控制一第三全域位元線之該狀態，並且該第四本地讀取緩衝器係配置以在該第二記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制一第四全域位元線之該狀態。
該本地至全域介面電路可以包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制一第一全域位元線之該狀態並且在該第二記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制該第二全域位元線之該狀態，並且該第二本地讀取緩衝器 係配置以在該第一記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制一第三全域位元線之該狀態並且在該第二記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制該第四全域位元線之該狀態。
該第一本地讀取緩衝器及該第二本地讀取緩衝器可以各包括一動態緩衝器其係在該個別的記憶體存取期間被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該個別的本地位元線之該狀態下拉該個別的全域位元線。
該第三本地讀取緩衝器及該第四本地讀取緩衝器可以各包括一動態緩衝器其係在該個別的記憶體存取期間被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該個別的本地位元線之該狀態下拉該個別的全域位元線。
在一記憶體單元群組內之各記憶體單元可以被操作地連接至一單一本地讀取位元線。該本地至全域介面電路接著可以被配置以在該第一記憶體存取期間取決於該本地讀取位元線之該狀態控制一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該本地讀取位元線之該狀態控制一第二全域位元線之該狀態。
該本地至全域介面電路可以包括一本地讀取緩衝器，該本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該本地讀取位元線該之狀態控制該第一全域位元線該之該狀態並且在該第二記憶體存取期間取決於該本地讀取位元線之該狀態控制該第二全域位元線之該狀態。該本地讀取緩衝器可以包括一動態緩衝器其係在該個別的記憶體存取期間被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本 地讀取位元線之該狀態下拉該個別的全域位元線。
該本地至全域介面電路可以包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該本地讀取位元線之該狀態控制一第一全域位元線之該狀態，並且該第二本地讀取緩衝器係配置以在該第二記憶體存取期間取決於該本地讀取位元線之該狀態控制該第二全域位元線之該狀態。該第一本地讀取緩衝器及該第二本地讀取緩衝器可以各包括一動態緩衝器其係在該個別的記憶體存取期間被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本地讀取位元線之該狀態下拉該個別的全域位元線。
該或各動態緩衝器可以包括一本地位元線-致能上拉電晶體、一經時脈的電晶體連接介於該本地位元線-相依上拉電晶體及該動態緩衝器之一緩衝器節點、一預充電下拉電晶體連接介於該緩衝器節點及接地以及一緩衝器下拉電晶體連接至該個別的全域位元線，該緩衝器下拉電晶體之一閘極係連接至該緩衝器節點。
該預充電下拉電晶體可以被配置以在該個別的記憶體存取前放電該緩衝器節點並且該經時脈的電晶體係配置以在該個別的記憶體存取期間被致能。
該或各動態緩衝器可以包括一本地位元線-致能上拉電晶體、一第一經時脈的電晶體連接介於該本地位元線-相依上拉電晶體及該動態緩衝器之一第一緩衝器節點、一第二經時脈的電晶體連接介於該本地位元線-相依上拉電晶體及該動態緩衝器之一第二緩衝器節點、一第一預充電 下拉電晶體連接介於該第一緩衝器節點及接地、一第二預充電下拉電晶體連接介於該第二緩衝器節點及接地、一第一緩衝器下拉電晶體連接至一第一全域位元線，該第一緩衝器下拉電晶體之一閘極係連接至該第一緩衝器節點以及一第二緩衝器下拉電晶體連接至一第二全域位元線，該第二緩衝器下拉電晶體之一閘極係連接至該第二緩衝器節點。
該第一預充電下拉電晶體可以被配置以在該第一記憶體存取前放電該第一緩衝器節點，該第二預充電下拉電晶體可以被配置以在該第二記憶體存取前放電該第二緩衝器節點，該第一經時脈的電晶體可以被配置以在該第一記憶體存取期間被致能並且該第二經時脈的電晶體可以被配置以在該第二記憶體存取期間被致能。
該記憶體可以包括一第一記憶體單元群組包括一第一複數個記憶體單元其係各操作地連接至至少一第一群組本地位元線、一第二記憶體單元群組包括一第二複數個記憶體單元其係各操作地連接至至少一第二群組本地位元線，該至少一第一群組本地位元線及該至少一第二群組本地位元線兩者係連接至一本地至全域介面電路。該本地至全域介面電路接著可以被配置以在該第一記憶體存取期間取決於該至少一第一群組本地位元線或該至少一第二群組本地位元線二擇一的該狀態控制至少一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該至少一第一群組本地位元線或該至少一第二群組本地位元線二擇一的該狀態控制至少一第二全域位元線之該狀態。
該本地至全域介面電路可以包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體 存取期間取決於一第一群組本地位元線或一第二群組本地位元線之該狀態控制一第一全域位元線之該狀態，並且該第二本地讀取緩衝器係配置以在該第二記憶體存取期間取決於一第一群組本地位元線或一第二群組本地位元線二擇一的該狀態控制該第二全域位元線之該狀態。
該第一本地讀取緩衝器及該第二本地讀取緩衝器可以各包括一動態緩衝器其係在該個別的記憶體存取期間被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於第一群組本地位元線或該第二群組本地位元線二擇一的該狀態下拉該個別的全域位元線。
各動態緩衝器可以包括並聯連接的一第一群組本地位元線-致能上拉電晶體及一第二群組本地位元線-致能上拉電晶體、一經時脈的電晶體連接介於該第一及第二群組本地位元線-相依上拉電晶體及該動態緩衝器之一緩衝器節點、一預充電下拉電晶體連接介於該緩衝器節點及接地，以及一緩衝器下拉電晶體連接至該個別的全域位元線，該緩衝器下拉電晶體之一閘極係連接至該緩衝器節點。
該預充電下拉電晶體可以被配置以在該個別的記憶體存取前放電該緩衝器節點並且該經時脈的電晶體係配置以在該個別的記憶體存取期間被致能。
10‧‧‧記憶體單元
11a‧‧‧反向器
11b‧‧‧反向器
12a‧‧‧反向器
12b‧‧‧反向器
13‧‧‧資料儲存節點
14‧‧‧資料儲存節點
16a‧‧‧電晶體
16b‧‧‧電晶體
20‧‧‧本地位元線
20a‧‧‧本地位元線
20b‧‧‧本地位元線
30‧‧‧本地至全域介面電路
31‧‧‧本地感測放大器
31a‧‧‧第一本地感測放大器
31b‧‧‧第二本地感測放大器
32a‧‧‧第一本地讀取緩衝器
32b‧‧‧第二本地讀取緩衝器
32c‧‧‧第三本地讀取緩衝器
32d‧‧‧第四本地讀取緩衝器
40a‧‧‧第一全域位元線
40b‧‧‧第一全域位元線
40c‧‧‧第二全域位元線
40d‧‧‧第二全域位元線
60‧‧‧字元線
201‧‧‧本地位元線
202‧‧‧本地位元線
311a‧‧‧通路電晶體
311b‧‧‧通路電晶體
312a‧‧‧第一上拉電晶體
312b‧‧‧第二上拉電晶體
313‧‧‧正供應電晶體
314‧‧‧負供應/接地電晶體
321‧‧‧本地位元線-致能上拉電晶體
321a‧‧‧本地位元線-致能上拉電晶體
321b‧‧‧本地位元線-致能上拉電晶體
322a‧‧‧第一經時脈的電晶體
322b‧‧‧第二經時脈的電晶體
323a‧‧‧預充電下拉電晶體
323b‧‧‧預充電下拉電晶體
324a‧‧‧緩衝器下拉電晶體
324b‧‧‧緩衝器下拉電晶體
325‧‧‧行-致能電晶體
326a‧‧‧第二本地位元線-致能上拉電晶體
326b‧‧‧第二本地位元線-致能上拉電晶體
現在將藉由僅參照所附圖式的範例更特定地描述本發明，其中：圖1說明一標準6-電晶體記憶體單元；圖2說明一傳統的陣列之記憶體單元的一範例： 圖3示意性地說明一8-電晶體記憶體單元具有一單端讀取埠的範例：圖4示意性地說明一替代的8-電晶體記憶體單元具有一差分/雙端讀取埠的範例；圖5示意性地說明如描述於此之一多重資料速率記憶體包括一本地至全域介面電路的第一範例；圖6示意性地說明如描述於此之一多重資料速率記憶體包括一本地至全域介面電路的第二範例；圖7示意性地說明如描述於此之一多重資料速率記憶體包括一本地至全域介面電路的第三範例；圖8示意性地說明如描述於此之一多重資料速率記憶體包括一本地至全域介面電路的第四範例；圖9示意性地說明如描述於此之一多重資料速率記憶體包括一本地至全域介面電路的第五範例；圖10示意性地說明如描述於此之一多重資料速率記憶體包括一本地至全域介面電路的第六範例；圖11示意性地說明如描述於此之一本地感測放大器用於該本地至全域介面電路的範例；圖12示意性地說明如描述於此之一本地至全域介面電路包括讀取緩衝器的第一範例；圖13示意性地說明如描述於此之一本地至全域介面電路包括讀取緩衝器的第二範例；圖14示意性地說明如描述於此之一本地至全域介面電路包括讀取緩衝 器的第三範例；圖15示意性地說明如描述於此之一本地至全域介面電路包括讀取緩衝器的第四範例；及圖16示意性地說明如描述於此之一本地至全域介面電路包括讀取緩衝器的第五範例。
如前所描述，本案發明人已經認知到為了能夠達成多重資料速率讀取操作，提供一多重資料速率記憶體具有一分層的位元線排列其具有一非常短週期時間是渴望的。所以，現在將描述一多重資料速率記憶體其包括本地至全域介面電路其能夠以一多重資料速率解多工從該記憶體內之該等記憶體單元所讀取的資料至分開的全域位元線上，並且圖5至10示意性地說明一多重資料速率記憶體包括此一本地至全域介面電路之部分之範例。
在圖5至10之各者，該多重資料速率記憶體係配置以在一外部時脈信號之一單一週期內執行第一及第二記憶體存取。該多重資料速率記憶體包括複數個記憶體單元群組，各記憶體單元群組包括複數個記憶體單元10其係各操作地連接至至少一本地位元線20。各記憶體單元群組之該至少一本地位元線20係連接至一本地至全域介面電路30。該本地至全域介面電路30係配置以在該第一記憶體存取期間取決於該至少一本地位元線20之該狀態控制至少一第一全域位元線40之該狀態並且在該第二記憶體存取期間取決於該至少一本地位元線20之該狀態控制至少一第二全域位元線50之該狀態。
在一記憶體單元群組內之該複數個記憶體單元之各者係相關於一字元線60其控制該記憶體單元至該至少一本地位元線之該連接。該相關的字元線60接著連接至一字元線驅動器其提供一多重資料速率字元線信號其能夠因此在該外部時脈信號之一單一週期內執行多重記憶體存取。該多重資料速率記憶體也將包括一預充電電路(未展示)其係配置以該多重資料率來提供一電壓用以充電該一或多個本地位元線。
在圖5及6之該等範例中，在一記憶體單元群組內之該複數個記憶體單元10之各者係操作地連接至一對互補的本地位元線20a、20b。這些可以二擇一地是一對本地位元線(LBL、/LBL)其係用於讀取及寫入操作兩者或是一對本地讀取位元線其係獨佔地用於讀取操作(LRBL、/LRBL)。該本地至全域介面電路接著配置以在該第一記憶體存取期間取決於該對本地位元線20a、20b之該狀態控制一對互補的第一全域位元線(GBL1、/GBL1)40a、40b之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線20a、20b之該狀態控制一對互補的第二全域位元線(GBL2、/GBL2)40c、40d之該狀態。
在圖5之該範例，該本地至全域介面電路30包括一第一本地感測放大器(LSA)31a及一第二本地感測放大器(LSA)31b。該第一本地感測放大器31a係配置以在該第一記憶體存取期間取決於該對本地位元線20a、20b之該狀態控制該對互補的第一全域位元線(GBL1、/GBL1)40a、40b之該狀態。該第二本地感測放大器31b接著配置以在該第二記憶體存取期間取決於該對本地位元線20a、20b之該狀態控制該對互補的第二全域位元線(GBL2、/GBL2)40c、40d之該狀態。
圖11示意性地說明描述於此之此一本地感測放大器(LSA)31用於該本地至全域介面電路30中之一範例。在圖11之該範例，該本地感測放大器31包括一閂鎖式感測放大器具有通路電晶體311a、311b其係在一記憶體存取期間被致能。
該閂鎖式感測放大器包括一對交叉耦合的反向器具有個別的第一及第二感測節點(S、/S)，該第一感測節點係連接至一第一上拉電晶體312a之一閘極其係連接至該對互補的全域位元線40a或40c(/gblx)之一第一者，並且該第二感測節點係連接至第二上拉電晶體312b之一閘極其係連接至該對互補的全域位元線40b或40d(gblx)之一第二者。該第一及第二上拉電晶體312a、312b因此作為個別的第一及第二全域位元線開關其取決於該個別的感測節點之該狀態連接該個別的全域位元線至一正電壓供應。
該等通路電晶體311a、311b控制該閂鎖式感測放大器至該對互補的本地位元線20a、20b之該連接並且係配置以當該閂鎖式感測放大器係禁能時連接該閂鎖式感測放大器至該等本地位元線並且當該閂鎖式感測放大器係致能時從該等本地位元線斷開該閂鎖式感測放大器。
特定地，該等通路電晶體311a之一第一者係操作地連接至該第一感測節點(S)，同時該第一通路電晶體311a之該閘極係連接至一感測放大器致能信號(enSA)其當該閂鎖式感測放大器係致能時關閉該第一通路電晶體311a。該等通路電晶體311b之該第二者接著操作地連接至該第二感測節點(/S)，同時該第二通路電晶體311b上之該閘極也被連接至該感測放大器致能信號(enSA)其當該閂鎖式感測放大器係致能時關閉該第二 通路電晶體311b。在這個範例中，該第一及第二通路電晶體311a、311b兩者係藉由PMOS電晶體提供，其因此當該感測放大器致能信號(enSA)變高時被關閉。
該閂鎖式感測放大器也包括一正供應電晶體313及一負供應/接地電晶體314。該正供應電晶體313係配置以當該閂鎖式感測放大器係致能時連接該閂鎖式感測放大器至一正電壓供應(VDD)。該負供應/接地電晶體314接著也配置以當該閂鎖式感測放大器係致能時連接該閂鎖式感測放大器至接地(VSS)。
在這個特定的範例，該正供應電晶體313藉由一PMOS電晶體係提供，其閘極係連接至一反向感測放大器致能信號(/enSA)。結果，當該感測放大器致能信號(enSA)變高，該反向信號變低(/enSA)，啟動該PMOS電晶體並連接該正電壓供應(VDD)。該負供應/接地電晶體314係藉由一NMOS電晶體提供，其閘極係連接至該感測放大器致能信號(enSA)。結果，當該感測放大器致能信號(enSA)變高，該NMOS電晶體被啟動藉此連接該閂鎖式感測放大器至接地(VSS)。
當使用在圖5中所說明的該示範的本地至全域介面電路30中時，該第一本地感測放大器(LSA)31a及該第二本地感測放大器(LSA)31b兩者將包括此一閂鎖式感測放大器。提供至該第一本地感測放大器(LSA)31a的該感測放大器致能信號(enSA)然後將包括在該第一記憶體存取期間所產生的一第一致能信號(Enable1)，並且提供至該第二本地感測放大器(LSA)31b的該感測放大器致能信號(enSA)然後將包括在該第二記憶體存取期間所產生的一第二致能信號(Enable2)。該第一致能信號 (Enable1)因此係配置以在該第一記憶體存取期間致能該第一本地感測放大器(LSA)31a，並且該第二致能信號(Enable2)係配置以在該第二記憶體存取期間致能該第二本地感測放大器(LSA)31b。
在圖6之該範例中，該本地至全域介面電路30包括一單一本地感測放大器31。這個本地感測放大器31係配置以在該第一記憶體存取期間取決於該對本地位元線20a、20b之該狀態控制該對第一全域位元線(GBL1、/GBL1)40a、40b之該狀態並且在該第二記憶體存取期間取決於該對本地位元線20a、20b之該狀態控制該對第二全域位元線(GBL2、/GBL2)40c、40d之該狀態。在這個範例中，因為僅有一單一本地感測放大器31，該解多工將必須發生在該本地感測放大器31本身內。藉由調適在圖11所說明的該閂鎖式感測放大器，這個將是可能的。在這個範例中，該第一致能信號(Enable1)將因此配置以在該第一記憶體存取期間致能該本地感測放大器(LSA)31，同時該第二致能信號(Enable2)將被配置以在該第二記憶體存取期間致能該本地感測放大器(LSA)31b。
在圖7及8之該等範例，在一記憶體單元群組內之各記憶體單元係操作地連接至一單一本地讀取位元線20。該本地至全域介面電路接著配置以在該第一記憶體存取期間取決於該本地讀取位元線(LRBL)20之該狀態控制一第一全域讀取位元線(GRBL1)40a之該狀態，並且在該第二記憶體存取期間取決於該本地讀取位元線(LRBL)20之該狀態控制一第二全域讀取位元線(GRBL2)40c之該狀態。
在圖7之該範例，該本地至全域介面電路30包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b。該第一本地讀取緩衝器32a 係配置以在該第一記憶體存取期間取決於該本地讀取位元線(LRBL)20之該狀態控制該第一全域讀取位元線(GRBL1)40a之該狀態。該第二本地讀取緩衝器32b接著配置以在該第二記憶體存取期間取決於該本地讀取位元線(LRBL)20之該狀態控制該第二全域位元線(GRBL2)40c之該狀態。在這個範例中，該第一致能信號(Enable1)係因此配置以在該第一記憶體存取期間致能該第一本地讀取緩衝器32a，並且該第二致能信號(Enable2)係配置以在該第二記憶體存取期間致能該第二本地讀取緩衝器32b。
圖12示意性地說明一範例，例如一本地至全域介面電路30其包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b。在這個範例中，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b兩者各包括一動態緩衝器其係在該個別的記憶體存取期間被致能。該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本地讀取位元線(LRBL)之該狀態下拉該個別的全域位元線。
特定地，各動態緩衝器包括一本地位元線-致能上拉電晶體321a、321b及一經時脈的電晶體322a、322b連接介於該本地位元線-相依上拉電晶體321a、321b及該動態緩衝器之一緩衝器節點(xa/xb)。各動態緩衝器進一步包括一預充電下拉電晶體323a、323b連接介於該緩衝器節點及接地。一緩衝器下拉電晶體234a、324b接著連接至該個別的全域位元線(grblalpha、grblbeta)，同時該緩衝器下拉電晶體234a、324b之一閘極係連接至該緩衝器節點。該預充電下拉電晶體323a、323b係配置以在該個別的記憶體存取前放電該緩衝器節點(xa/xb)並且該經時脈的電晶體322a、322b係配置以在該個別的記憶體存取期間被致能。
在這個特定的範例，為了在該第一記憶體存取(alpha階段)或該第二記憶體存取(beta階段)二擇一的期間執行一讀取操作，在該相對應的動態緩衝器內之該PMOS經時脈的電晶體322a、322b係藉由一反向致能信號(/enable_alpha或/enable_beta)變低被啟動。此連接該本地位元線-致能上拉電晶體321a、321b至該緩衝器節點(xa/xb)。
當使用在圖7所說明的該示範的本地至全域介面電路30中，被提供至該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b的該等反向致能信號(/enable_alpha或/enable_beta)個別地將接著包括在該第一記憶體存取期間所產生的一反向第一致能信號(Enable1)以及在該第二記憶體存取期間所產生的一反向第二致能信號(Enable2)。該第一致能信號(Enable1)係因此配置以在該第一記憶體存取期間致能該第一本地讀取緩衝器32a，並且該第二致能信號(Enable2)係配置以在該第二記憶體存取期間致能該第二本地讀取緩衝器32b。
假使該本地位元線20之該狀態為高，則該PMOS本地位元線-致能上拉電晶體321a、321b將處於關閉。已經預充電為低的該緩衝器節點(xa/xb)將因此處於低並且該NMOS緩衝器下拉電晶體324a、324b也將處於低。已經預充電為高的該全域線40a、40c，將因此處於高，反映該本地位元線之該高值。
假使該本地位元線20為低則該PMOS本地位元線-致能上拉電晶體321a、321b將被啟動，連接該緩衝器節點(xa/xb)至該正電壓供應(VDD)以致該NMOS緩衝器下拉電晶體324a、324b被啟動。啟動該NMOS緩衝器下拉電晶體324a、324b連接該相對應的全域位元線40a、40c至接地 (VSS)以致該全域位元線也變低，反映該本地位元線20之該低值。該反向致能信號(/enable_alpha或/enable_beta)然後變高，從該緩衝器節點(xa/xb)斷開該本地位元線-致能上拉電晶體321a、321b。該預充電下拉電晶體323a、323b接著藉由一預充電控制信號(prech_alpha或prech_beta)被啟動以致該緩衝器節點(xa/xb)係連接至接地(VSS)並且再次拉低以預備該下一個讀取操作。
在圖8之該範例中，該本地至全域介面電路30包括一單一本地讀取緩衝器32。該本地讀取緩衝器32係配置以在該第一記憶體存取期間取決於該本地讀取位元線(LRBL)20之該狀態控制該第一全域位元線(GBL1)40a之該狀態並且在該第二記憶體存取期間取決於該本地讀取位元線(LRBL)20之該狀態控制該第二全域位元線(GBL2)40c之該狀態。
圖13示意性地說明一範例，例如一本地至全域介面電路30其包括一單一本地讀取緩衝器32。在這個範例中，該本地讀取緩衝器32包括一動態緩衝器其係在第一及第二記憶體存取期間之各者被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本地讀取位元線(LRBL)之該狀態下拉該個別的全域位元線。
特定地，該動態緩衝器包括一本地位元線-致能上拉電晶體321、一第一經時脈的電晶體322a連接介於該本地位元線-相依上拉電晶體321與該動態緩衝器之一第一緩衝器節點(xa)之間以及一第二經時脈的電晶體322b連接介於該本地位元線-相依上拉電晶體321與該動態緩衝器之一第二緩衝器節點(xb)之間。一第一預充電下拉電晶體323a接著連接介於該第一緩衝器節點(xa)及接地，同時一第二預充電下拉電晶體323b連接 介於該第二緩衝器節點(xb)及接地。一第一緩衝器下拉電晶體324a接著連接至一第一全域位元線(grblalpha)40a，同時該第一緩衝器下拉電晶體324a之一閘極係連接至該第一緩衝器節點(xa)，並且一第二緩衝器下拉電晶體323b連接至一第二全域位元線40c(grblbeta)，同時該第二緩衝器下拉電晶體324b之一閘極係連接至該第二緩衝器節點(xb)。
該第一預充電下拉電晶體323a係配置以在該第一記憶體存取前放電該第一緩衝器節點(xa)，並且該第二預充電下拉電晶體323b係配置以在該第二記憶體存取前放電該第二緩衝器節點(xb)。該第一經時脈的電晶體322a係配置以在該第一記憶體存取(alpha階段)期間被致能並且該第二經時脈的電晶體322b係配置以在該第二記憶體存取(beta階段)期間被致能。在這個範例中，該第一預充電下拉電晶體323a及該第二預充電下拉電晶體323b，以及該第一緩衝器下拉電晶體324a及該第二緩衝器下拉電晶體324b，係介於複數個讀取緩衝器從不同的行共用，然後該等行多工該等讀取緩衝器之該等輸出至該等全域位元線上。各動態緩衝器因此進一步包括一行-致能電晶體325介於該本地位元線-致能上拉電晶體321及該第一及第二經時脈的電晶體322a、322b。此行-致能電晶體325係配置以當該相對應的行已藉由一行致能信號被選擇時執行。在這個範例中，行-致能電晶體325包括一PMOS電晶體其閘極係連接至一反向行選擇信號(/cols)。結果，當該行已被選擇時該反向行選擇信號將變低，啟動該PMOS行-致能電晶體325。替代地，從不同的行共用介於複數個讀取緩衝器之電晶體可以藉由結合該反向行選擇信號及該反向致能信號，並且使用此結合的信號以激活該適當的經時脈的電晶體來達成而不需要該分開的行-致能電晶體。
在這個範例中，一讀取操作係以與圖10之該範例實質上相同的方式執行；然而，在這個電路中該單一讀取緩衝器32執行該解多工該本地位元線資料至該等分開的全域位元線上。實質地，此單一讀取緩衝器32結合圖10之該等動態緩衝器兩者成為一單一電路其中該等動態緩衝器共用相同的本地位元線-相依上拉電晶體321。
當使用在圖8中所說明的該示範的本地至全域介面電路30中，提供至該本地讀取緩衝器32的該等反向致能信號(/alpha或/beta)將接著包括在該第一記憶體存取期間所產生的一反向第一致能信號(Enable1)以及在該第二記憶體存取期間所產生的一反向第二致能信號(Enable2)。該第一致能信號(Enable1)係因此配置以在該第一記憶體存取期間致能該本地讀取緩衝器32，同時該第二致能信號(Enable2)係配置以在該第二記憶體存取期間致能該本地讀取緩衝器32。
圖15說明一範例其中複數個讀取緩衝器從不同的行多工其輸出至該等全域位元線上；然而，針對大量的行，在多級中執行此多工可能是更好的。圖15因此說明一多重資料速率記憶體之一範例，其中兩個群組之多重本地至全域介面電路分開地多工其輸出至該等全域位元線上。
在圖9及10之該等範例中，在一記憶體單元群組內之該複數個記憶體單元之各者係操作地連接至一對互補的本地位元線20a、20b。這些可以是二擇一的一對本地位元線(LBL、/LBL)其係使用於讀取及寫入操作兩者或是一對本地讀取位元線其係獨佔地使用於讀取操作(LRBL、/LRBL)。該本地至全域介面電路30接著配置以在該第一記憶體存取期間取決於該對本地位元線(LBL或LRBL)20a之一第一者之該狀態控制一第一 全域位元線(GBL1)40a之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線(LBL或LRBL)20a之該第一者之該狀態控制一第二全域位元線(GBL2)40c之該狀態。
該本地至全域介面電路30係進一步配置以在該第一記憶體存取期間取決於該對本地位元線(/LBL或/LRBL)20b之一第二者之該狀態控制一第三全域位元線(/GBL1)40b之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線(/LBL或/LRBL)20b之該第二者之該狀態控制一第四全域位元線(/GBL2)40d之該狀態。
特定地，第一全域位元線40a係一對互補的第一全域位元線40a、40b之該第一者，該第二全域位元線(GBL2)40c係一對互補的第二全域位元線40c、40d之該第一者，第三全域位元線(/GBL1)40b係該對互補的第一全域位元線40a、40b之該第二者，並且第四全域位元線(/GBL2)40d係該對互補的第二全域位元線40c、40d之該第二者。
在圖9之該範例，該本地至全域介面電路30包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b。該第一本地讀取緩衝器32a係配置以在該第一記憶體存取期間取決於該對本地位元線(LBL或LRBL)20a之該第一者之該狀態控制該第一全域位元線(GBL1)40a之該狀態，並且該第二本地讀取緩衝器32b係配置以在該第二記憶體存取期間取決於該對本地位元線(LBL或LRBL)20a之該第一者之該狀態控制該第二全域位元線(GBL2)40c之該狀態。
該本地至全域介面電路30然後進一步包括一第三本地讀取緩衝器32c及第四本地讀取緩衝器32d。該第三本地讀取緩衝器32c係配置 以在該第一記憶體存取期間取決於該對本地位元線(/LBL或/LRBL)20b之一第二者之該狀態控制一第三全域位元線(/GBL1)40b之該狀態，並且該第四本地讀取緩衝器32d係配置以在該第二記憶體存取期間取決於該對本地位元線(/LBL或/LRBL)20b之該第二者之該狀態控制一第四全域位元線(/GBL2)40d之該狀態。
在圖9之該範例，該第一本地讀取緩衝器32a、該第二本地讀取緩衝器32b、該第三本地讀取緩衝器32c及該第四本地讀取緩衝器32d之各者可以包括一動態緩衝器其係在該個別的記憶體存取期間被致能。此一動態緩衝器將被配置以當該動態緩衝器係致能時取決於該個別的本地位元線之該狀態下拉該個別的全域位元線。結果，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b可以是與在圖12中所展示之該等讀取緩衝器相同的形式。該第三本地讀取緩衝器32c及第四本地讀取緩衝器32dcould然後也可以是與在圖12中所展示之該等讀取緩衝器相同的形式。
在圖10之該範例中，該本地至全域介面電路30包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b。該第一本地讀取緩衝器32a係配置以在該第一記憶體存取期間取決於該對本地位元線(LBL或LRBL)20a之該第一者之該狀態控制該第一全域位元線(GBL1)40a之該狀態並且在該第二記憶體存取期間取決於該對本地位元線(LBL或LRBL)20a之該第一者之該狀態控制該第二全域位元線(GBL2)40c之該狀態。該第二本地讀取緩衝器32b接著係配置以在該第一記憶體存取期間取決於該對本地位元線(/LBL或/LRBL)20b之該第二者之該狀態控制一第三全域位元線(/GBL1)40b之該狀態並且在該第二記憶體存取期間取決於該對本地 位元線(/LBL或/LRBL)20b之該第二者之該狀態控制該第四全域位元線(/GBL2)40d之該狀態。
在圖10之該範例中，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b之各者可以包括一動態緩衝器其係在第一及第二記憶體存取之各者期間被致能，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本地讀取位元線(LRBL)之該狀態下拉該個別的全域位元線。結果，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b之各者可以採取與在圖13中所展示之該讀取緩衝器相同的形式。
如以上所描述，圖12說明一本地至全域介面電路30其包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b之一範例。圖13然後說明一本地至全域介面電路30其有效地結合該第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b成為一單一讀取緩衝器以減少電晶體之數目之一範例。
圖14說明一本地至全域介面電路30其包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b之另一範例；然而，在這個範例中，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b兩者係藉由其係來自不同的群組之記憶體單元之兩個本地位元線所共用。特別是，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b兩者服務一本地位元線201來自位於該本地至全域介面電路30上的一區塊以及另一本地位元線202來自位於位於在該本地至全域介面電路30之下的一區塊。
在圖14之該範例，該多重資料速率記憶體包括一第一記憶體單元群組包括一第一複數個記憶體單元其係各操作地連接至至少一第一 群組本地位元線(lrbl_top)201，及一第二記憶體單元群組包括一第二複數個記憶體單元其係各操作地連接至至少一第二群組本地位元線(lrbl_bottom)202。該至少一第一群組本地位元線201及該至少一第二群組本地位元線202兩者係連接至相同的本地至全域介面電路30。此本地至全域介面電路30係因此配置以在該第一記憶體存取期間取決於該至少一第一群組本地位元線201或該至少一第二群組本地位元線202二擇一的該狀態控制至少一第一全域位元線40a(grblalpha)之該狀態，並且在該第二記憶體存取期間取決於該至少一第一群組本地位元線201或該至少一第二群組本地位元線202二擇一的該狀態控制至少一第二全域位元線40c(grblbeta)之該狀態。
在圖14之該範例中，該本地至全域介面電路30包括一第一本地讀取緩衝器32a及一第二本地讀取緩衝器32b。該第一本地讀取緩衝器32a係配置以在該第一記憶體存取期間取決於該第一群組本地位元線(lrbl_top)201或一第二群組本地位元線(lrbl_bottom)202二擇一的該狀態控制該第一全域位元線(grblalpha)40a之該狀態。該第二本地讀取緩衝器32b係接著配置以在該第二記憶體存取期間取決於該第一群組本地位元線(lrbl_top)201或該第二群組本地位元線(lrbl_bottom)202二擇一的該狀態控制該第二全域位元線(grblbeta)之該狀態。
特定地，該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b各包括一動態緩衝器其係在該個別的記憶體存取期間被致能，其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於第一群組本地位元線(lrbl_top)201或該第二群組本地位元線(lrbl_bottom)202二擇一的該狀 態下拉該個別的全域位元線。該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b兩者係因此與在圖12中所說明的該等讀取緩衝器實質地相同，除另一第二本地位元線-致能上拉電晶體326a、326b之該加入之外，另一第二本地位元線-致能上拉電晶體326a、326b係與該第一本地位元線-致能上拉電晶體321a、321b並聯連接。該第一本地位元線-致能上拉電晶體321a、312b接著藉由該第一群組本地位元線(lrbl_top)201被控制，同時第二本地位元線-致能上拉電晶體326a、326b係藉由該第二群組本地位元線(lrbl_bottom)202被控制。
個別地提供至該第一本地讀取緩衝器32a及該第二本地讀取緩衝器32b之該等反向致能信號(/enable_alpha或/enable_beta)將接著包括在該第一記憶體存取期間所產生的一反向第一致能信號(Enable1)及在該第二記憶體存取期間所產生的一反向第二致能信號(Enable2)。該第一致能信號(Enable1)係因此配置以在該第一記憶體存取期間致能該第一本地讀取緩衝器32a，並且該第二致能信號(Enable2)係配置以在該第二記憶體存取期間致能該第二本地讀取緩衝器32b。
圖16接著說明一範例其中在該等本地至全域電路中之各讀取緩衝器執行該解多工來自該第一(alpha)及第二(beta)記憶體存取之該本地位元線資料至分開的全域位元線上，同時也服務來自不同的群組之記憶體單元之本地位元線並且共用介於複數個讀取緩衝器的電晶體，亦即有效地結合在圖13、14及15所說明的該等概念。
可以體認的是以上所描述的個別的項目可以被使用在其本身或者與圖式所展示或說明書所描述的其他項目組合，並且相同段落彼此 或相同圖式彼此所提及的該等項目不需要彼此組合使用。此外，任何提及“包括”或“組成”者並不是要以任何絲毫方式限制並且讀者也不該相應地解釋該描述及申請專利範圍。再者，儘管本發明已根據如前所述的較佳實施例來描述，應當了解這些實施例僅係解說性的。
熟習該領域者鑑於被認為落入所附申請專利範圍之範疇的揭露內容將能夠加以修正及改變。舉例而言，熟習該領域者將體認以上所描述的發明可以同等適用至其它形式的記憶體。
10‧‧‧記憶體單元
20a‧‧‧本地位元線
20b‧‧‧本地位元線
30‧‧‧本地至全域介面電路
31a‧‧‧第一本地感測放大器
31b‧‧‧第二本地感測放大器
40a‧‧‧第一全域位元線
40b‧‧‧第一全域位元線
40c‧‧‧第二全域位元線
40d‧‧‧第二全域位元線
60‧‧‧字元線

Claims (29)

  1. 一種多重資料速率記憶體，經配置以在一外部之時脈信號的一單一週期內執行第一及第二記憶體存取，該記憶體包括：複數個記憶體單元群組，各記憶體單元群組包括複數個記憶體單元，其係各自操作地連接至至少一本地位元線；各記憶體單元群組之該至少一本地位元線，其係連接至一本地至全域介面電路；其中該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該至少一本地位元線之該狀態以控制至少一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該至少一本地位元線之該狀態以控制至少一第二全域位元線之該狀態。
  2. 如申請專利範圍第1項所述之多重資料速率記憶體，其中在一記憶體單元群組內之該複數個記憶體單元的各者係操作地連接至一對本地位元線。
  3. 如申請專利範圍第2項所述之多重資料速率記憶體，其中該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該對本地位元線之該狀態控制一對第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線之該狀態以控制一對第二全域位元線之該狀態。
  4. 如申請專利範圍第3項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一本地感測放大器，該本地感測放大器係配置以在該第一記憶體存取期間取決於該對本地位元線該之狀態以控制該對第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線之該狀 態以控制該對第二全域位元線之該狀態。
  5. 如申請專利範圍第3項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一第一本地感測放大器及一第二本地感測放大器，該第一本地感測放大器係配置以在該第一記憶體存取期間取決於該對本地位元線之該狀態以控制該對第一全域位元線之該狀態，並且該第二本地感測放大器係配置以在該第二記憶體存取期間取決於該對本地位元線之該狀態以控制該對第二全域位元線之該狀態。
  6. 如申請專利範圍第4或5項所述之多重資料速率記憶體，其中各本地感測放大器包括一閂鎖式感測放大器，其具有在一記憶體存取期間被致能的通路電晶體，其中該等通路電晶體控制該閂鎖式感測放大器至一對本地位元線之該連接，並且係配置以當該閂鎖式感測放大器係禁能時連接該閂鎖式感測放大器至該本地位元線，並且當該閂鎖式感測放大器係致能時從該本地位元線斷開該閂鎖式感測放大器。
  7. 如申請專利範圍第6項所述之多重資料速率記憶體，其中各閂鎖式感測放大器包括一對交叉耦合的反向器，其具有個別的第一及第二感測節點，該第一感測節點係連接至一第一上拉電晶體之一閘極，其係連接至該對全域位元線之一第一者，並且該第二感測節點係連接至第二上拉電晶體之一閘極，其係連接至該對全域位元線之一第二者。
  8. 如申請專利範圍第2項所述之多重資料速率記憶體，其中該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該對本地位元線之一第一者之該狀態控制一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制一第二全域位元線 之該狀態。
  9. 如申請專利範圍第8項所述之多重資料速率記憶體，其中該本地至全域介面電路係進一步配置以在該第一記憶體存取期間取決於該對本地位元線之一第二者之該狀態控制一第三全域位元線之該狀態，並且在該第二記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制一第四全域位元線之該狀態。
  10. 如申請專利範圍第8或9項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制一第一全域位元線之該狀態，並且該第二本地讀取緩衝器係配置以在該第二記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制該第二全域位元線之該狀態。
  11. 如申請專利範圍第10項所述之多重資料速率記憶體，其中該本地至全域介面電路進一步包括一第三本地讀取緩衝器及第四本地讀取緩衝器，該第三本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之一第二者之該狀態控制一第三全域位元線之該狀態，並且該第四本地讀取緩衝器係配置以在該第二記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制一第四全域位元線之該狀態。
  12. 如申請專利範圍第9項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之該第一者之該狀態控制一第一全域位元線之該狀態並且在該第二記憶 體存取期間取決於該對本地位元線之該第一者之該狀態控制該第二全域位元線之該狀態，以及該第二本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制一第三全域位元線之該狀態並且在該第二記憶體存取期間取決於該對本地位元線之該第二者之該狀態控制該第四全域位元線之該狀態。
  13. 如申請專利範圍第10項所述之多重資料速率記憶體，其中該第一本地讀取緩衝器及該第二本地讀取緩衝器各包括在該個別的記憶體存取期間被致能之一動態緩衝器，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該個別的本地位元線之該狀態下拉該個別的全域位元線。
  14. 如申請專利範圍第11項所述之多重資料速率記憶體，其中該第三本地讀取緩衝器及該第四本地讀取緩衝器各包括在該個別的記憶體存取期間被致能之一動態緩衝器，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該個別的本地位元線之該狀態下拉該個別的全域位元線。
  15. 如申請專利範圍第1項所述之多重資料速率記憶體，其中在一記憶體單元群組內之各記憶體單元係操作地連接至一單一本地讀取位元線。
  16. 如申請專利範圍第15項所述之多重資料速率記憶體，其中該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該本地讀取位元線之該狀態控制一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該本地讀取位元線之該狀態控制一第二全域位元線之該狀態。
  17. 如申請專利範圍第16項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一本地讀取緩衝器，該本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該本地讀取位元線之該狀態控制該第一全域位元 線之該狀態，並且在該第二記憶體存取期間取決於該本地讀取位元線之該狀態控制該第二全域位元線之該狀態。
  18. 如申請專利範圍第17項所述之多重資料速率記憶體，其中該本地讀取緩衝器包括在該個別的記憶體存取期間被致能之一動態緩衝器，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本地讀取位元線之該狀態下拉該個別的全域位元線。
  19. 如申請專利範圍第16項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於該本地讀取位元線之該狀態控制一第一全域位元線之該狀態，並且該第二本地讀取緩衝器係配置以在該第二記憶體存取期間取決於該本地讀取位元線之該狀態控制該第二全域位元線之該狀態。
  20. 如申請專利範圍第19項所述之多重資料速率記憶體，其中該第一本地讀取緩衝器及該第二本地讀取緩衝器各包括在該個別的記憶體存取期間被致能之一動態緩衝器，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於該本地讀取位元線之該狀態下拉該個別的全域位元線。
  21. 如申請專利範圍第13、14及19項中任一項所述之多重資料速率記憶體，其中該或各動態緩衝器包括：一本地位元線-致能上拉電晶體；一經時脈的電晶體，被連接介於該本地的基於位元線的上拉電晶體及該動態緩衝器之一緩衝器節點；一預充電下拉電晶體，被連接介於該緩衝器節點及接地；及 一緩衝器下拉電晶體，被連接至該個別的全域位元線，該緩衝器下拉電晶體之一閘極係連接至該緩衝器節點。
  22. 如申請專利範圍第21項所述之多重資料速率記憶體，其中該預充電下拉電晶體係配置以在該個別的記憶體存取前放電該緩衝器節點，並且該經時脈的電晶體係配置以在該個別的記憶體存取期間被致能。
  23. 如申請專利範圍第12或17項所述之多重資料速率記憶體，其中該或各動態緩衝器包括：一本地位元線-致能上拉電晶體；一第一經時脈的電晶體，被連接介於該本地的基於位元線的上拉電晶體及該動態緩衝器之一第一緩衝器節點；一第二經時脈的電晶體，被連接介於該本地的基於位元線的上拉電晶體及該動態緩衝器之一第二緩衝器節點；一第一預充電下拉電晶體，被連接介於該第一緩衝器節點及接地；一第二預充電下拉電晶體，被連接介於該第二緩衝器節點及接地；一第一緩衝器下拉電晶體，被連接至一第一全域位元線，該第一緩衝器下拉電晶體之一閘極係連接至該第一緩衝器節點；及一第二緩衝器下拉電晶體，被連接至一第二全域位元線，該第二緩衝器下拉電晶體之一閘極係連接至該第二緩衝器節點。
  24. 如申請專利範圍第23項所述之多重資料速率記憶體，其中該第一預充電下拉電晶體係配置以在該第一記憶體存取前放電該第一緩衝器節點，該第二預充電下拉電晶體係配置以在該第二記憶體存取前放電該第二緩衝器節點，該第一經時脈的電晶體係配置以在該第一記憶體存取期間被致能 並且該第二經時脈的電晶體係配置以在該第二記憶體存取期間被致能。
  25. 如申請專利範圍第1項所述之多重資料速率記憶體，其中該記憶體包括：一第一記憶體單元群組，其包括一第一複數個記憶體單元其係各操作地連接至至少一第一群組本地位元線；一第二記憶體單元群組，其包括一第二複數個記憶體單元其係各操作地連接至至少一第二群組本地位元線；該至少一第一群組本地位元線及該至少一第二群組本地位元線，兩者係連接至一本地至全域介面電路；其中該本地至全域介面電路係配置以在該第一記憶體存取期間取決於該至少一第一群組本地位元線或該至少一第二群組本地位元線之二擇一的該狀態控制至少一第一全域位元線之該狀態，並且在該第二記憶體存取期間取決於該至少一第一群組本地位元線或該至少一第二群組本地位元線之二擇一的該狀態控制至少一第二全域位元線之該狀態。
  26. 如申請專利範圍第25項所述之多重資料速率記憶體，其中該本地至全域介面電路包括一第一本地讀取緩衝器及一第二本地讀取緩衝器，該第一本地讀取緩衝器係配置以在該第一記憶體存取期間取決於一第一群組本地位元線或一第二群組本地位元線之該狀態控制一第一全域位元線之該狀態，並且該第二本地讀取緩衝器係配置以在該第二記憶體存取期間取決於一第一群組本地位元線或一第二群組本地位元線之二擇一的該狀態控制該第二全域位元線之該狀態。
  27. 如申請專利範圍第26項所述之多重資料速率記憶體，其中該第一本 地讀取緩衝器及該第二本地讀取緩衝器各包括在該個別的記憶體存取期間被致能的一動態緩衝器，並且其中該動態緩衝器係配置以當該動態緩衝器係致能時取決於第一群組本地位元線或該第二群組本地位元線之二擇一的該狀態下拉該個別的全域位元線。
  28. 如申請專利範圍第27項所述之多重資料速率記憶體，其中各動態緩衝器包括：經並聯連接之一第一群組本地位元線-致能上拉電晶體及一第二群組本地位元線-致能上拉電晶體；一經時脈的電晶體，被連接介於該第一及第二群組本地的基於位元線的上拉電晶體及該動態緩衝器之一緩衝器節點；一預充電下拉電晶體，被連接介於該緩衝器節點及接地；及一緩衝器下拉電晶體，被連接至該個別的全域位元線，該緩衝器下拉電晶體之一閘極係連接至該緩衝器節點。
  29. 如申請專利範圍第28項所述之多重資料速率記憶體，其中該預充電下拉電晶體係配置以在該個別的記憶體存取前放電該緩衝器節點並且該經時脈的電晶體係配置以在該個別的記憶體存取期間被致能。
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