TW201743327A - 記憶體單元 - Google Patents

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史迪范恩 寇席曼恩斯
布藍曼 盧思黎爾
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Abstract

本案係提出有一種記憶體單元，其係包括一記憶胞陣列以及一被配置以輸出一輸出位址信號的驅動器電路，該輸出位址信號係定址該記憶胞陣列的一部分/子集合。該驅動器電路係包括一邏輯閘，其係被配置以接收一或多個輸入位址信號，並且依據該一或多個輸入位址信號來提供一輸出位址信號，並且其中該邏輯閘係被配置以在該邏輯閘的輸出是真/高的時候，輸出由該一或多個輸入位址信號的一第一輸入位址信號所提供的一驅動電壓作為該輸出位址信號。

Description

記憶體單元
本發明係有關於一種提供數位資料儲存之記憶體單元。尤其，本發明係提供一種用於實施字線升壓的改良的記憶體單元及方法，其係解決用一種有效的方式來施加此升壓的挑戰。
資料儲存是實際上所有的現代數位電子系統之一重要的必需事項。靜態讀取/寫入記憶體(SRAM)係構成該功能的一主要的部分，其係相當容易和大量的邏輯一起整合到一半導體裝置中，因此其係提供快速的存取以及低的功率。隨著深次微米(DSM)的幾何矽製程的到來，實施可靠的儲存且同時維持為低的功率消耗的任務係逐漸變成是有問題的，而同時相反的需求係隨著需要越來越大的記憶體之電池供電的電子小裝置的普及而升高。
SRAM記憶胞的最常被利用的設計是在圖1中所示的6個電晶體的電路，並且其係構成一儲存元件，其係由兩個背對背/交叉耦接的反相器([MN1、MP1]以及[MN2、MP2])11a、11b、12a、12b以及存取電晶體(MA1及MA2)16a、16b所組成的，該些存取電晶體係藉由一字線控制(WL)而被導通，以在該胞的資料儲存節點(N1及N2)13、14與該些互補的位元線(BLA及BLB)之間形成一導通路徑。
其中一資料值被寫入到一記憶胞的一寫入操作係藉由迫使一高電壓到BLA或是BLB中之一上，同時迫使一低電壓到另一上，並且接著將該字線(WL)驅動為高的以啟動該存取路徑來加以達成，此係容許被保持在該些位元線(BLA及BLB)上的電壓位準能夠克服該儲存元件的狀態。該字線係接著被驅動為低的以斷開該記憶胞，其中其資料儲存係被保持在其新的狀態中。
其中被儲存在一記憶胞中的一資料值被讀取的一讀取操作，係藉由最初先驅動兩個位元線至一名義上的高電壓位準，接著才驅動該字線(WL)為高的來加以達成。BLA或是BLB中之一接著將會透過該些存取裝置(MA1及MA2)，藉由該儲存元件的低電壓側而被拉低。該些互補的位元線係附接至一感測放大器(未顯示)的輸入，該感測放大器是讀取電路的部分，其係在資料從該記憶體加以讀取時被利用。一感測放大器係感測存在於該位元線上的低位準信號，其係代表被儲存在一給定的記憶胞中的資料值(亦即，一個'1'或是一個'0')，並且放大該小的電壓擺幅至可識別的邏輯位準，因而該資料可以適當地藉由在該記憶體之外的邏輯來加以解釋。在該兩個位元線之間的電壓位準上的差異因此可以藉由該感測放大器來加以感測，並且被用來判斷出該資料值(亦即，'1'或是'0')。代表一個'1'以及一個'0'的判斷位準將會是已經在該電路設計階段期間預設的，並且藉由該感測放大器來加以應用。
圖2係描繪一習知的記憶體單元，其中該些記憶胞係以一由水平的列以及垂直的行所構成的二維的陣列來加以配置。在該陣列中的每一個記憶胞係連接至水平地延伸橫跨該陣列的一列的一字線、以及在該些 行之內垂直地延伸的一對位元線。按照慣例，該些字線總是稱為沿著一記憶胞陣列的列延伸，同時該些位元線總是稱為沿著一記憶胞陣列的行延伸，而不論該陣列的朝向為何。該些字線係藉由一列解碼器來加以驅動，該列解碼器係取得一m位元的位址，並且產生2m個字線致能信號。每一對位元線於是藉由一行解碼器來加以驅動，該行解碼器係取得一n位元的位址，並且產生2n個位元線信號。
為了降低延遲以及功率耗散，一些不同的分割方式已經被採用，其中該記憶體陣列係被分割成為一些較小的區塊，該些區塊可以個別地加以存取。尤其，常見的是一記憶體陣列係藉由分開的/階層式字線以及分開的/階層式位元線的使用來加以分割。
在一階層式字線配置中，其並非是單一字線延伸一列的記憶胞的整個寬度而且連接至該列中的每一個胞，而是一種多層級的結構被使用。單一字線係有效地被拆成多個"局部的字線"，該些局部的字線的每一個係連接至在該陣列的一列的一部分中的一群組的記憶胞。一"全域的字線"係接著延伸該列的寬度，並且經由閘/開關來連接至在該行中的局部的字線的每一個。
類似地，在一階層式位元線配置中，其並非是單一位元線延伸一行的記憶胞的整個高度而且連接至在該行中的每一個胞，而是另一種多層級的結構被使用。單一位元線係有效地被拆成多個"局部的位元線"，該些局部的位元線的每一個係連接至在該陣列的一行的一部分中的一群組的記憶胞。一"全域的位元線"亦延伸該行的高度，並且經由一介面電路來連接至在該行中的局部的位元線的每一個。記憶體的讀取及寫入電路係連接至 該全域的位元線，而並未直接連接至該局部的位元線。在一記憶體存取期間，在該行的相關的部分中只有一局部的位元線係連接至該全域的位元線。
圖3係概要地描繪一分割的記憶胞陣列的一個例子。在此特定的例子中，該陣列係由256列的胞以及512行的胞所構成的，其中該陣列係被分割成為一些局部的'區塊'。在最高層級處，該陣列係被細分成8行(區塊行)乘以16列(區塊列)的這些局部的區塊。因此，每一個區塊係包括16列，其中在每一個列中有64個胞。該16列的每一個係包括交錯的胞，使得每一列係具有兩個具有32胞的個別的字，並且每一列因此係具有兩個個別的局部的字線(LWL)(亦即，每一個字有一個，此係得到每一區塊有32個LWL)。在該區塊中的64行的每一個亦具有其本身的局部的位元線(LBL)。
圖4係接著概要地描繪一用於圖3的分割的陣列之解碼器組織的一個例子。在此三級的解碼器中，三個第一層級的解碼器係被用來解碼該12個位址位元(0：11)成為三組獨熱的(one-hot)輸出線。該行解碼器(column decoder，CD)係解碼三個位址位元(0：2)以產生8個行選擇(Column Select，CS)信號中之一。該區塊列解碼器(bloclk row decoder，BRD)係解碼4個位址位元(3：6)以產生16個區塊列選擇(BRS)信號中之一。該區塊內解碼器(WIBD)係解碼其餘的5個位址位元(7：11)以產生32個區塊內選擇(Within Block Select，WIBS)信號中之一。一行選擇(CS)信號係識別該陣列的區塊行中的哪一個係藉由該位址而被選出/識別出。一區塊列選擇(BRS)信號係識別該陣列的區塊列中的哪一個係藉由該位址而被選出/識別出。一區塊內選擇(WIBS)信號係指出在所選的區塊列內的哪一個字應該被致能(32個字，16列的每一個各有2個字)。
於是有兩個群組的第二層級的解碼器。在該些行底部中，該16個BRS信號係和該行選擇(CS)信號組合以產生該activateBlock信號，其中這些activateBlock信號的每一個係針對於被用來控制該區塊操作所在的單一區塊。在該區塊列標頭中，該32個WIBS信號係和該些BRS信號組合，以產生用於此區塊列的全域的字線(GWL)信號。因此，該些BRS信號係在此解碼器中被利用兩次，一次是用來獲得該GWL信號，並且一次是用來獲得該activateBlock信號。此係產生一較深的邏輯深度，但是在一較低的電容性負載以及能量消耗下。最後一層級的解碼器係接著結合該activateBlock信號與該GWL信號，以啟動在該區塊內的列的單一LWL。
通常，最後一層級的解碼器係包括一字線驅動器電路，其係在該解碼器組織中作用為最後一個組合的級，並且緩衝前往該字線的信號。圖5a係概要地描繪一習知的用於一記憶體陣列之驅動器電路的一個例子。此習知的驅動器電路係包括一NAND閘以及一反相器。該NAND閘係結合兩個個別的位址信號(分別定址記憶胞陣列的一不同的部分/子集合)，藉此產生藉由該反相器加以緩衝之適當的字線信號。圖5b係描繪一CMOS字線驅動器電路的一個例子，其係結合兩個輸入位址信號(SA及SB，其分別可以是該GWL以及activateBlock信號)，以產生該局部的字線信號(LWL)。
如同在以上簡短論述的，將資料寫入一記憶胞內係藉由迫使一高電壓到BLA或BLB中之一上，同時迫使一低電壓到另一個上，並且接著驅動該字線(WL)為高的以啟動該存取路徑來加以達成。因此，在該些位元線中之一上的低電壓係需要透過相關的存取電晶體(MA1或MA2)來加以導通，同時對抗對應的PMOS上拉裝置(MP1或MP2)。對於小型的6個電晶 體的胞而言，全部的電晶體的尺寸都被最小化，並且先進的技術現在係使得PMOS裝置具有和NMOS裝置大約相同的強度。因此，可能難以確保該NMOS存取電晶體在一寫入操作期間能夠過驅動(overdrive)對應的PMOS上拉裝置。因此，某種"寫入輔助"的手段現在是經常被採用，以便於確保可靠的操作。
一常見的寫入輔助設計是"字線(WL)升壓"，其係牽涉到增高在存取電晶體的閘極上的驅動電壓，因而此係大於藉由一外部電源供應器而被提供至該記憶體單元的操作電壓(Vdd)。利用一字線升壓可以改善胞的可寫入性以及讀取速度兩者，其中此設計的益處係隨著供應電壓被縮小而顯著地增加。圖6a及6b係概要地描繪使用一習知的驅動器電路以用於提供一升壓的電壓的例子。在圖6a的例子中，字線升壓係藉由提供一升壓的電壓(Vdd+)作為用於一習知的字線驅動器電路的NAND閘以及反相器的供應電壓來加以達成。在圖6b的例子中，字線升壓係藉由只提供一升壓的電壓(Vdd+)作為用於一習知的字線驅動器電路的反相器的供應電壓來加以達成。
當該升壓的電壓係以一種脈波的方式提供時，圖6b的配置是最適當的。其係在該升壓的電壓(Vdd+)上具有一較低的寄生的負載，因為NAND閘並不需要被升壓。然而，當該升壓的電壓(Vdd+)是一靜態較高的電壓時(或是當該升壓位準是非常高的時候)，此配置並無法被使用。由於該局部的字線(LWL)在待機期間是處於0V(因為實際狀況是最後一個解碼器級是一AND閘)，因此在該NAND以及反相器之間的節點將會是處於該NAND閘的高的輸出位準，其係該較低的操作電壓(Vdd)。此係表示在該反相器中的PMOS電晶體的Vgs於是為Vg=Vdd，Vs=Vdd+，此係造成在漏電流上的 一顯著的增加。圖6a的配置係在該升壓的電壓(Vdd+)上具有一較大的負載(因此較不適合用於脈波式Vdd+的操作)，但是當一靜態升壓的電壓(Vdd+)被施加時，其並不會遭受到巨大的靜態漏電流。
本案發明人已經開發出一種用於實施字線升壓之改良的記憶體單元及方法，其係透過合併該字線解碼功能以及該升壓功能來解決以一種有效的方式施加此升壓的挑戰。此係藉由施加一升壓或輔助電壓作為一提供一解碼功能的驅動器電路的輸入信號中之一來加以達成。再者，本案發明人係提出一種特殊的1級的2個輸入的驅動器電路，其可被利用以實施此種字線升壓的方法，其係最佳化面積、動態功率、漏電流以及存取操作(亦即，讀取及寫入操作)的速度。尤其，在一較佳實施例中，在此所述的驅動器電路只需要兩個電晶體，其係遠小於需要六個電晶體(4個在該NAND閘中，2個在該反相器中)的習知的驅動器電路。此提出的驅動器電路的實施方式亦不遭受到增大的靜態漏電流，因為吾人係具有一脈波式供應電壓。
因此，根據一第一特點，其係提供有一種記憶體單元。該記憶體單元係包括一記憶胞陣列、以及一驅動器電路，其係被配置以輸出一輸出位址信號，其係定址該記憶胞陣列的一部分/子集合。該驅動器電路係包括一邏輯閘，其係被配置以接收一或多個輸入位址信號，並且依據該一或多個輸入位址信號來提供一輸出位址信號，並且其中該邏輯閘係被配置以在該邏輯閘的輸出是真(true)/高的時候，輸出由該一或多個輸入位址信號的一第一輸入位址信號所提供的一驅動電壓作為該輸出位址信號。
該記憶體單元可以進一步包括一電壓控制電路，其係被配置以提供用於該一或多個輸入位址信號的該第一輸入位址信號的該驅動電壓，其中由該電壓控制電路所提供的該驅動電壓係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。較佳的是，該電壓控制電路係包括一用於接收控制信號(例如，其係來自一外部的控制系統)的控制介面，其係界定一用於該驅動電壓的值，藉由該控制信號所界定的該值係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
該邏輯閘可包括一反相器，其係被配置以接收該第一輸入位址信號作為一供應電壓、接收一第二輸入位址信號作為一輸入，並且依據該第二輸入位址信號來輸出該第一輸入位址信號。較佳的是，該邏輯閘係由該反相器所組成的。
該反相器可包括一或多個場效電晶體(FET)，其中該第一輸入位址信號係被提供至該一或多個場效電晶體的一第一場效電晶體的一源極。較佳的是，該邏輯閘係包括一CMOS反相器，其係被配置以接收該第一輸入位址信號作為一供應電壓、接收該第二位址信號作為一輸入，以及依據該第二位址信號來輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。該邏輯閘因此可以包括一PMOS電晶體以及一NMOS電晶體，該PMOS電晶體的一源極係被配置以接收該第一輸入位址信號，該PMOS電晶體的一閘極係連接至該第二位址信號，並且該PMOS電晶體的一汲極係連接至該驅動器電路的一輸出；以及該NMOS電晶體的一源極係連接至接地/一負供應電壓，該NMOS電晶體的一閘極係連接至該第二位 址信號，並且該NMOS電晶體的一汲極係連接至該驅動器電路的該輸出。
該記憶體單元可以進一步包括一位址解碼電路，其係被配置以解碼一位址(例如是複數個位址位元)，並且藉此產生一或多個位址信號(亦即，其係分別定址記憶胞陣列的一不同的部分/子集合)。
該一或多個輸入位址信號分別可以定址該陣列的一行、該陣列的一列、該陣列的一區塊、該陣列的一區塊行、該陣列的一區塊列，以及該陣列的一全域的字線的任一個。該輸出位址信號於是可以定址該陣列的一行、該陣列的一列、該陣列的一區塊、該陣列的一區塊行、該陣列的一區塊列、該陣列的一全域的字線，以及該陣列的一局部的字線的任一個。
該驅動器電路可被配置以將該輸出位址信號輸出在該陣列的一字線上(亦即，其係被配置以運作為一字線驅動器)。該些記憶胞可被分組成為複數個記憶胞群組，一記憶胞群組係關連到一局部的字線，該局部的字線係在操作上經由該驅動器電路來連接至一對應的全域的字線，該驅動器電路係被配置以接收一全域的字線信號作為一第二輸入位址信號，並且在該邏輯閘的輸出是真/高的時候，輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
該記憶體單元可以進一步包括一閘電路，其係被配置以提供該第一輸入位址信號至該驅動器電路，其中該閘電路係包括一另一邏輯閘，其係被配置以接收一初始的位址信號，並且依據該初始的位址信號來輸出該第一輸入位址信號，並且其中該驅動電壓係被提供至該另一邏輯閘作為一供應電壓，並且在該另一邏輯閘的該輸出是真/高的時候輸出作為該第一輸入位址信號。該另一邏輯閘可包括一CMOS反相器，其係被配置以 接收該驅動電壓作為一供應電壓、接收該位址信號作為一輸入，以及依據該位址信號來輸出該驅動電壓作為該第一輸入位址信號。該邏輯閘因此可以包括一PMOS電晶體以及一NMOS電晶體，該PMOS電晶體的一源極係被配置以接收該驅動電壓，該PMOS電晶體的一閘極係連接至該位址信號，並且該PMOS電晶體的一汲極係連接至該閘電路的一輸出；以及該NMOS電晶體的一源極係連接至接地/一負供應電壓，該NMOS電晶體的一閘極係連接至該位址信號，並且該NMOS電晶體的一汲極係連接至該閘電路的該輸出。
該閘電路可被配置以從該電壓控制電路接收該驅動電壓作為該供應電壓。該閘電路因此可被設置在該電壓控制電路以及該驅動器電路之間。該閘電路於是可以輸出該第一輸入位址信號至該驅動器電路。
該記憶體單元可包括一序列的兩個或多個驅動器電路，其中藉由一前面的驅動器電路所產生的該輸出位址信號，係被提供至一緊接在後的驅動器電路作為該第一輸入位址信號。在該序列的驅動器電路中的一第一個驅動器電路，於是可被配置以從該閘電路接收一第一輸入位址信號，並且依據一被提供為該第一驅動器電路的一輸入的第二輸入位址信號，來提供該輸出位址信號至一緊接在後的驅動器電路。在該序列的驅動器電路中的一最後一個驅動器電路，於是可被配置以從一緊接在前的驅動器電路接收該輸出位址信號作為一第一輸入位址信號，並且依據一被提供為該最後一個驅動器電路的一輸入的第二輸入位址信號，來提供一另一輸出位址信號。
根據一第二特點，其係提供有一種操作一包括一記憶胞陣列 的記憶體單元之方法。該方法係包括提供一或多個輸入位址信號至一驅動器電路，該一或多個輸入位址信號的一第一輸入位址信號係提供一驅動電壓，該驅動器電路係依據該一或多個輸入位址信號來提供一輸出位址信號，其中該邏輯閘係在該邏輯閘的該輸出是真/高的時候，輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
該方法可以進一步包括產生用於該第一輸入位址信號的該驅動電壓，其中該驅動電壓係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。該方法接著可以進一步包括接收一控制信號，其係定義一用於該驅動電壓的值，藉由該控制信號所界定的該值係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。該些控制信號可以是接收自一外部的控制系統。
該驅動電壓可以藉由一電壓控制電路來加以產生，並且較佳的是其中該電壓控制電路係包括一用於接收控制信號的控制介面，該些控制信號係定義一用於該驅動電壓的值，藉由該控制信號所界定的該值係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
該驅動器電路可包括一邏輯閘，其係被配置以接收該一或多個輸入位址信號，並且依據該一或多個輸入位址信號來提供一輸出位址信號，並且其中該邏輯閘係被配置以在該邏輯閘的該輸出是真/高的時候，輸出由該些第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
根據一第三特點，其係提供有一種操作一包括一記憶胞陣列的記憶體單元之方法。該方法係包括： 在該記憶體單元的一電壓控制電路之處，接收定義一驅動電壓的一量/值的控制信號，該驅動電壓係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓；在該記憶體單元的該電壓控制電路之處，根據該些控制信號來產生該驅動電壓，並且提供該驅動電壓以供使用作為一第一輸入位址信號；以及在該記憶體單元的該驅動器電路之處，接收該第一輸入位址信號以及一或多個另外的輸入位址信號，並且依據該些輸入位址信號來提供一輸出位址信號；其中在該邏輯閘的該輸出是真/高的時候，該驅動器電路係輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
11a、11b、12a、12b‧‧‧反相器
13、14‧‧‧資料儲存節點
16a、16b‧‧‧存取電晶體
100‧‧‧記憶體單元
110‧‧‧記憶胞陣列
120、120a、120b、120c、120d、120e‧‧‧驅動器電路
121、121a、121b、121c、121d、121e‧‧‧PMOS電晶體
122‧‧‧NMOS電晶體
130‧‧‧閘電路
131‧‧‧PMOS電晶體
132‧‧‧NMOS電晶體
140‧‧‧位址解碼電路
150‧‧‧電壓控制電路
151‧‧‧控制介面
200‧‧‧外部電源供應器
本發明現在將會僅藉由舉例來參考所附的圖式而更特定地加以敘述，其中：圖1係描繪一標準的6個電晶體的記憶胞；圖2係描繪一習知的記憶胞陣列的一個例子：圖3係概要地描繪一分割的記憶胞陣列的一個例子；圖4係概要地描繪用於圖3的分割的陣列之解碼器組織的一個例子；圖5a係概要地描繪一用於記憶體陣列之習知的驅動器電路的一個例子；圖5b係描繪一CMOS驅動器電路的一個例子；圖6a及6b係概要地描繪使用一習知的驅動器電路以用於提供一升壓的電壓的例子； 圖7係概要地描繪如同在此所述的一種記憶體單元的一個例子；圖8係描繪一適合用於如同在此所述的記憶體單元之驅動器電路的一個例子；圖9係描繪一適合用於如同在此所述的記憶體單元之電壓供應電路的一個例子；圖10係描繪適合用於如同在此所述的記憶體單元之一電壓供應電路和一序列的驅動器電路組合的一個例子；以及圖11係描繪如同在此所述的驅動器電路作為在一種包括階層式字線之記憶體單元中的字線驅動器的一個例子。
如上所述，本案發明人已經開發出一種用於實施字線升壓之改良的記憶體單元及方法，其係透過合併該字線解碼功能以及該升壓功能來解決以一種有效的方式施加此升壓的挑戰。此係藉由施加一升壓或輔助電壓作為一提供一解碼功能的驅動器電路的輸入信號中之一來加以達成，並且圖7係概要地描繪一種適合用於實施此字線升壓的方法之記憶體單元的一個例子。
圖7係描繪一種記憶體單元100，其係包括一記憶胞陣列110、以及至少一驅動器電路120。該驅動器電路120係被配置以輸出一輸出位址信號，其係定址該記憶胞陣列110的一部分/子集合。為了實施在此所述的提供一升壓的電壓之方法，該驅動器電路120係包括一邏輯閘，其係被配置以接收一或多個輸入位址信號，並且依據該一或多個輸入位址信號來提供一輸出位址信號。該邏輯閘於是被配置以在該邏輯閘的輸出係為 真/高的時候，輸出由該一或多個輸入位址信號的一第一輸入位址信號所提供的一驅動電壓以作為該輸出位址信號。由該第一輸入位址信號所提供的驅動電壓於是可以是一升壓或輔助電壓，其在致能改善的寫入及讀取操作上是有用的。
在一較佳實施例中，該邏輯閘係包括一反相器，其係被配置以接收該第一輸入位址信號作為一供應電壓、接收一第二輸入位址信號作為一輸入，以及依據該第二輸入位址信號來輸出該第一輸入位址信號。因此，該反相器係被配置以運作為一AND閘，因為其係有效地在該第一及第二輸入位址信號上執行一AND函數。在此實施例中，該第二輸入位址信號因此將會需要是一位址信號的一反相的版本。該驅動器電路120因此可以進一步包括另一反相器，其係依傳統地加以配置以便於反相一進入的位址信號，其中此反相的位址信號係接著被提供至該邏輯閘以作為該第二輸入位址信號。或者是，該位址信號可以在被提供至該驅動器電路120以作為該第二輸入位址信號之前，在該記憶體單元100之內的別處加以反相。
在其中該邏輯閘係包括一反相器的情形中，該反相器可以包括一或多個場效電晶體(FET)，其中該第一輸入位址信號係被提供至該一或多個場效電晶體的一第一場效電晶體的一源極。尤其，該邏輯閘可以包括一CMOS反相器，其係被配置以接收該第一輸入位址信號來作為一供應電壓、接收該第二位址信號以作為一輸入，以及依據該第二位址信號來輸出由該第一輸入位址信號所提供的驅動電壓以作為該輸出位址信號。
圖8係描繪一驅動器電路120的一個例子，其係由此種CMOS反相器所組成，其中該驅動器電路係包括一PMOS電晶體121以及一 NMOS電晶體122，其係具有一電路拓撲是對應於一習知的CMOS反相器的電路拓撲。在圖8的例子中，該PMOS電晶體的源極係被配置以接收該第一輸入位址信號，該PMOS電晶體的閘極係被配置以接收該第二輸入位址信號，並且該PMOS電晶體的汲極係連接至該驅動器電路的一輸出以及該NMOS電晶體的汲極。該NMOS電晶體的源極係連接至接地/一負供應電壓，該NMOS電晶體的閘極係被配置以接收該第二輸入位址信號，並且該NMOS電晶體的汲極係連接至該驅動器電路的輸出。
在同圖7中所示的，該記憶體單元100可進一步包括一電壓控制電路150，其係被配置以提供用於該一或多個輸入位址信號的該第一輸入位址信號的驅動電壓。尤其，該電壓控制電路150係被配置以提供一驅動電壓是等於、大於或是小於藉由一外部電源供應器200而被提供至該記憶體單元100的一電壓。就此點而言，藉由一外部電源供應器200而被提供至該記憶體單元100的電壓將會是該記憶體單元100所使用的操作電壓(Vdd)，其中此操作電壓通常是被供應至構成該記憶體單元100的各種電路元件的電壓。然而，在此例子中，該電壓控制電路150係被設置以使得一與該供應電壓不同的'升壓的'驅動電壓(Vdd+)可以依照所需以及當需要時，被供應至驅動器電路120。例如，該電壓控制電路150可以利用電容性耦合，而在內部提供該'升壓的'驅動電壓(Vdd+)。
較佳的是，該電壓控制電路150係包括一控制介面151，以用於接收界定一用於該驅動電壓的值之控制信號。藉由該控制信號所界定的值將會是等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓(Vdd)。就此點而言，當該記憶體單元被使用在一系統單晶 片(SoC)環境中，通常將會有一功率控制器，其係調整在一系統的各種部分中的操作電壓位準，以便於節省電力。儘管降低的操作電壓通常將會是與記憶體操作不相容的，但是在此所述的記憶體單元仍然提供一種手段以容許該記憶體能夠繼續操作，甚至是在一降低的電源下繼續操作，因為該功率控制器可以根據該記憶體被配置所在的電源是否已經被降低/降低多少，來決定一用於該升壓/輔助電壓的值。
在此所述的電路及方法的優點是其係致能在一較廣的整體電壓範圍上的操作，而不施加根據該記憶體單元的需要之特定的要求(其一般是更為限制性的)，因此在該SoC功率最佳化上容許有更多的彈性。再者，在此所述的電路及方法亦提供一升壓的/輔助電壓的使用可被致能或是禁能，並且任何藉由該功率控制器依據操作狀況(例如是Vdd、溫度、角落等等)、依據正被執行的操作所選擇的升壓的/輔助電壓的位準甚至可被用來選擇性地強化具有弱的記憶胞之特定的字。再者，所要的升壓/輔助的位準可以是正或負的(亦即，大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓)，其中一負的升壓/降低的驅動電壓是特別有用於避免讀取干擾。
在圖7的例子中，該記憶體單元100進一步包括一閘電路130，其係被配置以提供該第一輸入位址信號至一驅動器電路120。該閘電路130係包括另一邏輯閘，其係被配置以接收一初始的位址信號，並且依據該初始的位址信號來輸出該第一輸入位址信號，並且其中該驅動電壓係被提供至該另一邏輯閘作為一供應電壓，並且當該另一邏輯閘的輸出是真/高的時候，被輸出作為該第一輸入位址信號。因此，該閘電路130係被設 置以便於產生一位址信號相依的驅動電壓，其係被使用作為該第一輸入位址信號。尤其，該閘電路130係作用以便於結合將被驅動器電路120使用的驅動電壓(如同在圖7中所示，其可以是由該電壓控制電路150所提供的一升壓/輔助電壓)以及一位址信號。
在一較佳實施例中，該另一邏輯閘可包括一反相器，其係被配置以接收該驅動電壓作為一供應電壓、接收一初始的位址信號作為一輸入，以及依據該位址信號來輸出該驅動電壓作為該第一輸入位址信號。在此實施例中，該初始的位址信號因此將會需要是一位址信號的一反相的版本。該閘電路130因此可以進一步包括另一反相器，其係如傳統地被配置以便於反相一進入的位址信號，其中此反相的位址信號於是被提供至該另一邏輯閘以作為該初始的位址信號。或者是，該位址信號可以在被提供至該閘電路130作為該初始的位址信號之前，先在該記憶體單元100內的別處加以反相。
在其中該另一邏輯閘係包括一反相器的情形中，該反相器可以包括一或多個場效電晶體(FET)，其中該驅動電壓係被提供至該一或多個場效電晶體的一第一場效電晶體的一源極。尤其，該另一邏輯閘可以包括一CMOS反相器，其係被配置以接收該驅動電壓作為一供應電壓、接收該初始的位址信號作為一輸入，以及依據該位址信號來輸出該驅動電壓作為該第一輸入位址信號。
圖9係描繪一閘電路130的一個例子，其係由此種CMOS反相器所組成，其中該閘電路係包括一PMOS電晶體131以及一NMOS電晶體132，其係具有一電路拓撲是對應於一習知的CMOS反相器的電路拓 撲。在圖9的例子中，該PMOS電晶體的源極係被配置以接收該驅動電壓，該PMOS電晶體的閘極係被配置以接收該初始的位址信號，並且該PMOS電晶體的汲極係連接至該閘電路的一輸出以及該NMOS電晶體的汲極。該NMOS電晶體的源極係連接至接地/一負供應電壓，該NMOS電晶體的閘極係被配置以接收該初始的位址信號，並且該NMOS電晶體的汲極係連接至該閘電路的輸出。
圖10係描繪一閘電路130依序與一些驅動器電路120a、120b組合的一個例子。在此例子中，該閘電路130係在該PMOS電晶體131的源極之處接收一'升壓的'驅動電壓作為該供應電壓，並且結合其與一被接收作為一輸入的初始的位址信號，以便於產生一'升壓的'位址信號相依的驅動電壓。在此例子中，被接收作為一輸入的初始的位址信號是一反相的區塊行選擇(/BCS)信號，其係在高/真提供該'升壓的'電壓時，產生一區塊行選擇(BCS)信號的輸出。該閘電路130的輸出係接著在該PMOS電晶體121a、121b的源極之處，被提供至兩個個別的驅動器電路120a、120b來作為該第一輸入位址信號以作為該供應電壓。
該些驅動器電路的第一驅動器電路120a亦接收一第二輸入位址信號作為一輸入，並且結合此與該'升壓的'第一輸入位址信號，以便於在高/真係提供該'升壓的'電壓時產生一輸出位址信號。在此例子中，該第一輸入位址信號是該'升壓的'區塊行選擇(BCS)信號，並且該第二輸入位址信號是一反相的第一區塊列選擇信號(/BRS0)，其係在高/真係提供該'升壓的'電壓時，產生一第一區塊選擇(BS0)信號(亦即activateBlock信號)的輸出。
相應地，該些驅動器電路的第二驅動器電路120b係接收一 第二輸入位址信號作為一輸入，並且結合此與該'升壓的'第一輸入位址信號，以便於在高/真係提供該'升壓的'電壓時產生一輸出位址信號。在此例子中，該第一輸入位址信號是該'升壓的'區塊行選擇(BCS)信號，並且該第二輸入位址信號是一反相的第二區塊列選擇信號(/BRS1)，其係在高/真係提供該'升壓的'電壓時，產生一第二區塊選擇(BS1)信號(亦即activateBlock信號)的輸出。
圖11係接著描繪一些另外的驅動器電路120c、120d、120e依序與圖10的第一驅動器電路120a連接的一個例子。在此例子中，在圖10中所示的第一驅動器電路120a的輸出係在三個另外的驅動器電路的PMOS電晶體121c、121d、121e的源極之處，被提供至該三個另外的驅動器電路120c、120d、120e以作為該'升壓的'第一輸入位址信號。這些另外的驅動器電路120c、120d、120e的每一個於是亦接收一第二輸入位址信號作為一輸入，並且結合此與該'升壓的'第一輸入位址信號，以便於在高/真係提供該'升壓的'電壓時產生一輸出位址信號。在此例子中，該第一輸入位址信號是該'升壓的'區塊選擇(BS0)信號，並且該些第二輸入位址信號的每一個是反相的全域的字線信號(分別是/GWL0、/GWL1、/GWL2)，其係在高/真係提供該'升壓的'電壓時，產生一局部的字線信號(BS0_WL0、BS0_WL1、BS0_WL2)信號的輸出。該些驅動器電路120c、120d、120e因此是局部的字線驅動器電路，其係提供該'升壓的'電壓至構成一所選的字的該些記憶胞的存取電晶體的閘極。
因此，該驅動器電路120可被配置以在該陣列的一字線上輸出該輸出位址信號(亦即，其係被配置以運作為一字線驅動器)。再者，在一 利用階層式字線配置的記憶體陣列中，該驅動器電路可被配置以接收一全域的字線信號作為一第二輸入位址信號，並且在該邏輯閘的輸出是真/高的時候，輸出由該第一輸入位址信號所提供的驅動電壓以作為該輸出位址信號(亦即作為一局部的字線信號)。
在圖7的例子中，該記憶體單元100亦包括一位址解碼電路140，其係被配置以解碼一位址(亦即複數個位址位元)，並且藉此產生一或多個位址信號，其係分別定址記憶胞陣列的一不同的部分/子集合。藉由該位址解碼電路140所產生的位址信號接著將會被提供至驅動器電路120以及該閘電路130。例如，被提供至驅動器電路120的一或多個輸入位址信號可以分別定址該陣列的一行、該陣列的一列、該陣列的一區塊、該陣列的一區塊行、該陣列的一區塊列、以及該陣列110的一全域的字線的任一個。由驅動器電路120所提供的輸出位址信號於是可以定址該陣列的一行、該陣列的一列、該陣列的一區塊、該陣列的一區塊行、該陣列的一區塊列、該陣列的一全域的字線、以及該陣列110的一局部的字線的任一個。
將會體認到的是，上述個別的項目可以就其本身、或者是結合在圖式中所展示、或是在該說明中所敘述的其它項目來加以利用，並且彼此在相同的段落、或是彼此在相同的圖中被提及的項目並不必要彼此組合地利用。此外，任何對於"包括"或"組成"的參照無論如何都不欲以任何方式而為限制性的，並且讀者應該依此解釋該說明以及申請專利範圍。再者，儘管本發明已經就以上所闡述的較佳實施例來加以敘述，但應瞭解的是這些實施例只是舉例說明的而已。
熟習此項技術者在考慮到本揭露內容下將會能夠進行修改 及替代，該些修改及替代係被思及為落入在所附的申請專利範圍的範疇內。例如，熟習此項技術者將會體認到上述的發明可以等同地可應用於其它類型的記憶體。
100‧‧‧記憶體單元
110‧‧‧記憶胞陣列
120‧‧‧驅動器電路
130‧‧‧閘電路
140‧‧‧位址解碼電路
150‧‧‧電壓控制電路
151‧‧‧控制介面
200‧‧‧外部電源供應器

Claims (24)

  1. 一種記憶體單元，其係包括：一記憶胞陣列；以及一驅動器電路，其係被配置以輸出一輸出位址信號，其係定址該記憶胞陣列的一部分/子集合；其中該驅動器電路係包括一邏輯閘，其係被配置以接收一或多個輸入位址信號，並且依據該一或多個輸入位址信號來提供一輸出位址信號，並且其中該邏輯閘係被配置以在該邏輯閘的輸出是真/高的時候，輸出一由該一或多個輸入位址信號的一第一輸入位址信號所提供的驅動電壓作為該輸出位址信號。
  2. 根據申請專利範圍第1項之記憶體單元，並且進一步包括一電壓控制電路，其係被配置以提供用於該一或多個輸入位址信號的該第一輸入位址信號的該驅動電壓，其中由該電壓控制電路所提供的該驅動電壓係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  3. 根據申請專利範圍第2項之記憶體單元，其中該電壓控制電路係包括一用於接收控制信號的控制介面，其係界定一用於該驅動電壓的值，藉由該控制信號所界定的該值係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  4. 根據申請專利範圍第1至3項的任一項之記憶體單元，其中該邏輯閘係包括一反相器，其係被配置以接收一第二輸入位址信號作為一輸入，並且依據該第二輸入位址信號來輸出該第一輸入位址信號。
  5. 根據申請專利範圍第4項之記憶體單元，其中該第一輸入位址信號係 被提供至該反相器作為一供應電壓。
  6. 根據申請專利範圍第5項之記憶體單元，其中該反相器係包括一或多個場效電晶體(FET)，其中該第一輸入位址信號係被提供至該一或多個場效電晶體的一第一場效電晶體的一源極。
  7. 根據申請專利範圍第4項之記憶體單元，其中該邏輯閘係包括一CMOS反相器，其係被配置以接收該第一輸入位址信號作為一供應電壓、接收該第二位址信號作為一輸入，以及依據該第二位址信號來輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
  8. 根據申請專利範圍第7項之記憶體單元，其中該邏輯閘係包括一PMOS電晶體以及一NMOS電晶體，該PMOS電晶體的一源極係被配置以接收該第一輸入位址信號，該PMOS電晶體的一閘極係連接至該第二位址信號，並且該PMOS電晶體的一汲極係連接至該驅動器電路的一輸出；以及該NMOS電晶體的一源極係連接至接地/一負供應電壓，該NMOS電晶體的一閘極係連接至該第二位址信號，並且該NMOS電晶體的一汲極係連接至該驅動器電路的該輸出。
  9. 根據申請專利範圍第4項之記憶體單元，其中該驅動器電路係由該反相器所組成的。
  10. 根據申請專利範圍第1至3項的任一項之記憶體單元，其中該(啟動/選擇)一或多個輸入位址信號(係啟動/選擇)係分別定址該陣列的一行、該陣列的一列、該陣列的一區塊、該陣列的一區塊行、該陣列的一區塊列，以及該陣列的一全域的字線的任一個。
  11. 根據申請專利範圍第1至3項的任一項之記憶體單元，其中該(啟動 /選擇)輸出位址信號(係啟動/選擇)係定址該陣列的一行、該陣列的一列、該陣列的一區塊、該陣列的一區塊行、該陣列的一區塊列、該陣列的一全域的字線，以及該陣列的一局部的字線的任一個。
  12. 根據申請專利範圍第1至3項的任一項之記憶體單元，其中該驅動器電路係被配置以將該輸出位址信號輸出在該陣列的一字線上(亦即，其係被配置以運作為一字線驅動器)。
  13. 根據申請專利範圍第1至3項的任一項之記憶體單元，其中該些記憶胞係被分組成為複數個記憶胞群組，一記憶胞群組係關連到一局部字線，該局部字線係在操作上經由該驅動器電路來連接至一對應的全域字線，該驅動器電路係被配置以接收一全域字線信號作為一第二輸入位址信號，並且在該邏輯閘的該輸出係被選擇/真/高的時候，輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
  14. 根據申請專利範圍第2項之記憶體單元，並且進一步包括：一閘(位址閘/閘解碼器)電路，其係被配置以提供該第一輸入位址信號至該驅動器電路，其中該閘電路係包括一另一邏輯閘，其係被配置以接收一初始的位址信號，並且依據該初始的位址信號來輸出該第一輸入位址信號，並且其中該驅動電壓係被提供至該另一邏輯閘作為一供應電壓，並且在該另一邏輯閘的該輸出是真/高的時候，輸出作為該第一輸入位址信號。
  15. 根據申請專利範圍第14項之記憶體單元，其中該另一邏輯閘係包括一CMOS反相器，其係被配置以接收該驅動電壓作為一供應電壓、接收該位址信號作為一輸入，以及依據該位址信號來輸出該驅動電壓作為該第一輸入位址信號。
  16. 根據申請專利範圍第15項之記憶體單元，其中該邏輯閘係包括一PMOS電晶體以及一NMOS電晶體，該PMOS電晶體的一源極係被配置以接收該驅動電壓，該PMOS電晶體的一閘極係連接至該位址信號，並且該PMOS電晶體的一汲極係連接至該閘電路的一輸出；以及該NMOS電晶體的一源極係連接至接地/一負供應電壓，該NMOS電晶體的一閘極係連接至該位址信號，並且該NMOS電晶體的一汲極係連接至該閘電路的該輸出。
  17. 根據申請專利範圍第14項之記憶體單元，其中該閘電路係被配置以從該電壓控制電路接收該驅動電壓以作為該供應電壓。
  18. 根據申請專利範圍第1至3項的任一項之記憶體單元，並且進一步包括一序列的兩個或多個驅動器電路，其中藉由一前面的驅動器電路所產生的該輸出位址信號，係被提供至一緊接在後的驅動器電路以作為該第一輸入位址信號。
  19. 一種操作一包括一記憶胞陣列的記憶體單元之方法，該方法係包括：提供一或多個輸入位址信號至一驅動器電路，該一或多個輸入位址信號的一第一輸入位址信號係提供一驅動電壓；該驅動器電路係依據該一或多個輸入位址信號來提供一輸出位址信號，其中該邏輯閘係在該邏輯閘的輸出是真/高的時候，輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
  20. 根據申請專利範圍第19項之方法，並且進一步包括產生用於該第一輸入位址信號的該驅動電壓，其中該驅動電壓係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  21. 根據申請專利範圍第20項之方法，並且進一步包括：接收一控制信號，其係界定一用於該驅動電壓的值，藉由該控制信號所界定的該值係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  22. 根據申請專利範圍第19至21項的任一項之方法，其中該驅動電壓係藉由一電壓控制電路而被產生，並且較佳的是其中該電壓控制電路係包括一用於接收控制信號的控制介面，該些控制信號係定義一用於該驅動電壓的值，藉由該控制信號所界定的該值係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  23. 根據申請專利範圍第19至21項的任一項之方法，其中該驅動器電路係包括一邏輯閘，其係被配置以接收該一或多個輸入位址信號，並且依據該一或多個輸入位址信號來提供一輸出位址信號，並且其中該邏輯閘係被配置以在該邏輯閘的輸出是真/高的時候，輸出由該些第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
  24. 一種操作一包括一記憶胞陣列的記憶體單元之方法，該方法係包括：在該記憶體單元的一電壓控制電路之處，接收定義一驅動電壓的一個量/值的控制信號，該驅動電壓係等於、大於或是小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓；在該記憶體單元的該電壓控制電路之處，根據該些控制信號來產生該驅動電壓，並且提供該驅動電壓以供使用作為一第一輸入位址信號；以及在該記憶體單元的該驅動器電路之處，接收該第一輸入位址信號以及 一或多個另外的輸入位址信號，並且依據該些輸入位址信號來提供一輸出位址信號；其中在該邏輯閘的輸出是真/高的時候，該驅動器電路係輸出由該第一輸入位址信號所提供的該驅動電壓作為該輸出位址信號。
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