JP2009230848A

JP2009230848A - ビットラインプリチャージ回路

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Publication number: JP2009230848A
Application number: JP2008301592A
Authority: JP
Inventors: Seung Bong Kim; 承鳳金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2008-03-21
Filing date: 2008-11-26
Publication date: 2009-10-08
Also published as: TWI379308B; US20090238019A1; US7729187B2; TW200941494A; KR20090101014A; KR100919812B1

Abstract

【課題】プリチャージ素子を備えるビットラインセンスアンプの外部にプリチャージ素子を追加することで、ビットラインプリチャージ特性を改善できるビットラインプリチャージ回路を開示する。
【解決手段】第１プリチャージ信号に応答して第１ビットラインをプリチャージする第１プリチャージ素子と、第２プリチャージ信号に応答して第２及び第３ビットラインをプリチャージするプリチャージ部と、第３プリチャージ信号に応答して第４ビットラインをプリチャージする第２プリチャージ素子と、を含んでビットラインプリチャージ回路を構成する。
【選択図】図１

Description

本発明は、半導体メモリ装置に関するもので、より具体的には、ビットラインプリチャージ特性を改善できるビットラインプリチャージ回路に関するものである。

一般的に、半導体メモリ装置のビットラインプリチャージ回路は、例えば下記特許文献１に例示されるように、プリチャージ動作時に各ビットライン対を電源電圧ＶＣＣの半分レベルにプリチャージする。ここで、プリチャージ動作時にビットライン対のプリチャージ電圧レベルを電源電圧ＶＣＣの半分レベルに一定に維持することは、半導体メモリ装置の動作において重要である。

ビットライン対のプリチャージ電圧レベルが電源電圧ＶＣＣの半分レベルより高くなると、ハイレベルのデータマージンが悪くなり、ビットライン対のプリチャージ電圧レベルが電源電圧ＶＣＣの半分レベルより低くなると、ローレベルのデータマージンが悪くなる。

すなわち、ビットライン対が電源電圧ＶＣＣの半分レベルにプリチャージされた状態で、アクティブ動作時にワードラインが選択されると、選択されたワードラインに連結されたメモリセルとビットライン対との間で電荷共有動作が行われる。このとき、プリチャージ電圧レベルが電源電圧ＶＣＣの半分レベルより高い状態で、ビットラインセンスアンプがビットライン対のハイレベルのデータを増幅するようになると、ビットライン対のハイレベルのデータを電源電圧ＶＣＣのレベルに充分に増幅できないか、増幅動作が正確に行われない。これと同様に、プリチャージ電圧レベルが電源電圧ＶＣＣの半分レベルより低い状態で、ビットラインセンスアンプがビットライン対のローレベルのデータを増幅するようになると、ビットライン対のローレベルのデータを接地電圧レベルに充分に増幅できないか、増幅動作が正確に行われない。
米国特許第５，４２６，３８５号公報

従来の半導体メモリ装置は、ビットラインをプリチャージするとき、ビットラインセンスアンプに含まれたプリチャージ素子を用いてビットラインをプリチャージする。しかしながら、半導体メモリ装置の集積度が増加するにつれて、ビットラインの抵抗が増加し、結果的にビットラインプリチャージ特性が低下する現象をもたらした。

したがって、本発明は、プリチャージ素子を備えるビットラインセンスアンプの外部にプリチャージ素子を追加することで、ビットラインプリチャージ特性を改善できるビットラインプリチャージ回路を開示する。

このために、本発明は、第１プリチャージ信号に応答して第１ビットラインをプリチャージする第１プリチャージ素子と、第２プリチャージ信号に応答して第２及び第３ビットラインをプリチャージするプリチャージ部と、第３プリチャージ信号に応答して第４ビットラインをプリチャージする第２プリチャージ素子と、を備えることを特徴とするビットラインプリチャージ回路を提供する。

本発明において、前記第１プリチャージ信号は、第１セルブロック及び前記第１セルブロックに隣接した第２セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることが好ましい。

本発明において、前記第２プリチャージ信号は、前記第１セルブロック及び前記第１セルブロックに隣接した第３セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることが好ましい。

本発明において、前記第３プリチャージ信号は、前記第３セルブロック及び前記第３セルブロックに隣接した第４セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることが好ましい。

本発明において、前記第１及び第２ビットラインは、前記第１セルブロックのメモリセル上に形成されることが好ましい。

本発明において、前記第３及び第４ビットラインは、前記第３セルブロックのメモリセル上に形成されることが好ましい。

本発明において、前記プリチャージ部は、前記第１セルブロックのビットラインセンスアンプに含まれることが好ましい。

また、本発明は、第１セルブロックに対するアクティブ命令に応答して第１乃至第３プリチャージ信号を生成するセルプリチャージ信号生成部と、前記第１プリチャージ信号に応答して第１ビットラインをプリチャージする第１プリチャージ素子と、前記第２プリチャージ信号に応答して第２ビットライン及び前記第２ビットラインの相補ビットラインをプリチャージする第１プリチャージ部と、前記第３プリチャージ信号に応答して第３ビットラインをプリチャージする第２プリチャージ素子と、を備えるビットラインプリチャージ回路を提供する。

本発明において、前記セルプリチャージ信号生成部は、前記アクティブ命令に応答して第１セルブロック信号を生成するセルブロック信号生成部と、前記第１セルブロック信号に応答して第１乃至第３プリチャージ信号を生成するプリチャージ制御部と、を備える。

本発明において、前記プリチャージ制御部は、前記第１セルブロックに隣接した第２セルブロックに対するアクティブ命令に応答して生成される第２セルブロック信号及び前記第１セルブロック信号の入力を受け、前記第１プリチャージ信号を生成する第１プリチャージ信号生成部と、前記第１セルブロック信号及び前記第１セルブロックに隣接した第３セルブロックに対するアクティブ命令に応答して生成される第３セルブロック信号の入力を受け、前記第２プリチャージ信号を生成する第２プリチャージ信号生成部と、前記第３セルブロック信号及び前記第３セルブロックに隣接した第４セルブロックに対するアクティブ命令に応答して生成される第４セルブロック信号の入力を受け、前記第３プリチャージ信号を生成する第３プリチャージ信号生成部と、を備える。

本発明において、前記第１プリチャージ信号生成部は、前記第１セルブロック信号及び前記第２セルブロック信号のうち少なくとも一つがイネーブルされるときにディセーブルされる第１プリチャージ信号を生成することが好ましい。

本発明において、前記第１プリチャージ信号生成部は、前記第１セルブロック信号及び前記第２セルブロック信号の入力を受けて論理演算を行う論理部と、前記論理部の出力信号をレベルシフティングして出力するレベルシフターと、を備える。

本発明において、前記第２プリチャージ信号生成部は、前記第１セルブロック信号及び前記第３セルブロック信号のうち少なくとも一つがイネーブルされるときにディセーブルされる第２プリチャージ信号を生成することが好ましい。

本発明において、前記第２プリチャージ信号生成部は、前記第１セルブロック信号及び前記第３セルブロック信号の入力を受けて論理演算を行う論理部と、前記論理部の出力信号をレベルシフティングして出力するレベルシフターと、を備える。

本発明において、前記第３プリチャージ信号生成部は、前記第３セルブロック信号及び前記第４セルブロック信号のうち少なくとも一つがイネーブルされるときにディセーブルされる第３プリチャージ信号を生成することが好ましい。

本発明において、前記第３プリチャージ信号生成部は、前記第３セルブロック信号及び前記第４セルブロック信号の入力を受けて論理演算を行う論理部と、前記論理部の出力信号をレベルシフティングして出力するレベルシフターと、を備える。

本発明において、前記第２ビットラインの相補ビットライン及び前記第３ビットラインは、前記第３セルブロックに連結されることが好ましい。

本発明において、前記第１プリチャージ部は、前記第１セルブロックのビットラインセンスアンプに含まれることが好ましい。

本発明のビットラインプリチャージ回路は、前記第１プリチャージ信号をバッファリングして前記第１プリチャージ素子に伝達する第１インバータと、前記第２プリチャージ信号をバッファリングして前記第１プリチャージ部に伝達する第２インバータと、前記第３プリチャージ信号をバッファリングして前記第２プリチャージ素子に伝達する第３インバータと、をさらに備える。また、ビットラインプリチャージ回路は、前記第２セルブロックに隣接した第５セルブロックに含まれ、第４プリチャージ信号に応答して前記第１ビットラインの相補ビットラインをプリチャージする第３プリチャージ素子と、前記第２セルブロックに含まれ、第５プリチャージ信号に応答して前記第１ビットライン及び前記第１ビットラインの相補ビットラインをプリチャージする第２プリチャージ部と、前記第２セルブロックに含まれ、第６プリチャージ信号に応答して前記第２ビットラインをプリチャージする第４プリチャージ素子と、前記第３セルブロックに含まれ、第７プリチャージ信号に応答して前記第２ビットラインの相補ビットラインをプリチャージする第５プリチャージ素子と、前記第３セルブロックに含まれ、第８プリチャージ信号に応答して前記第３ビットラインをプリチャージする第３プリチャージ部と、をさらに備える。

本発明において、前記第４乃至第８プリチャージ信号は、前記第１セルブロック信号のイネーブルに応答してディセーブルされることが好ましい。

また、本発明は、第１乃至第４ビットラインが形成されたマットと、第１プリチャージ信号に応答して前記第１及び第３ビットラインをプリチャージするプリチャージ素子と、第２プリチャージ信号に応答して前記第２及び第４ビットラインをプリチャージするプリチャージ部と、を備えるビットラインプリチャージ回路を提供する。

本発明に係るビットラインプリチャージ回路によると、プリチャージ素子を備えるビットラインセンスアンプの外部にプリチャージ素子を追加することで、ビットラインプリチャージ特性を改善できるという効果がある。

以下、実施例を通して本発明を一層詳細に説明する。これら実施例は、本発明を例示するためのものに過ぎなく、本発明の権利保護範囲がこれら実施例によって制限されることはない。

図１は、本発明の一実施例に係るビットラインプリチャージ回路の構成を示したブロック図である。

図１に示すように、本実施例に係るビットラインプリチャージ回路は、セルプリチャージ信号生成部１及びセルプリチャージ部２で構成される。

セルプリチャージ信号生成部１は、第１乃至第ｉセルプリチャージ信号生成部（Precharge Signal Generating Unit（１:ｉ））で構成され、アクティブ命令に応答して第１乃至第ｉハイプリチャージ信号ＣＨＢ１−ＣＨＢｉ、第１乃至第ｉ中間プリチャージ信号ＣＭＢ１−ＣＭＢｉ及び第１乃至第ｉロープリチャージ信号ＣＬＢ１−ＣＬＢｉを生成する。

セルプリチャージ部２は、第１乃至第ｉハイプリチャージ信号ＣＨＢ１−ＣＨＢｉ、第１乃至第ｉ中間プリチャージ信号ＣＭＢ１−ＣＭＢｉ及び第１乃至第ｉロープリチャージ信号ＣＬＢ１−ＣＬＢｉの入力を受けてプリチャージされる第１乃至第ｉセルブロック（Cell Block（１:ｉ））で構成される。

以下、本実施例のビットラインプリチャージ回路を一層具体的に説明する。図２に基づいて第ｎセルプリチャージ信号生成部１２及び第ｎセルブロック２２を中心に説明すると、次の通りである。実際の回路では各セルブロックが多数の行と列で存在するが、本実施例では、ロー（Row）方向に３個、カラム（Column）方向に１個と単純化して説明する。

第ｎセルプリチャージ信号生成部１２は、第ｎセルブロック信号生成部１０６及び第ｎプリチャージ制御部１０８で構成される。第ｎセルブロック信号生成部１０６は、第ｎセルブロック２２に対するアクティブ命令が入力される場合、ハイレベルからローレベルに遷移された第ｎセルブロック信号Ｃｎを生成する。第ｎプリチャージ制御部１０８は、第ｎ−１乃至第ｎ＋２セルブロック信号Ｃｎ−１、Ｃｎ、Ｃｎ＋１、Ｃｎ＋２の入力を受けて第ｎハイプリチャージ信号ＣＨｎ、第ｎ中間プリチャージ信号ＣＭｎ及び第ｎロープリチャージ信号ＣＬｎを生成する。ここで、第ｎ−１乃至第ｎ＋２セルブロック信号Ｃｎ−１、Ｃｎ、Ｃｎ＋１、Ｃｎ＋２は、それぞれ第ｎ−１乃至第ｎ＋２セルブロックに対するアクティブ命令が入力される場合、ハイレベルからローレベルに遷移する信号である。

第ｎプリチャージ制御部１０８は、図３に示すように、第１乃至第３プリチャージ信号生成部１０８０、１０８４、１０８８で構成される。

第１プリチャージ信号生成部１０８０は、第ｎ−１セルブロック信号Ｃｎ−１及び第ｎセルブロック信号Ｃｎの入力を受けて論理積演算を行う論理部１０８１と、論理部１０８１の出力信号の入力を受けてレベルシフティングするレベルシフター１０８２と、レベルシフター１０８２の出力信号をバッファリングして出力するバッファ１０８３とを含んで構成される。ここで、第１プリチャージ信号生成部１０８０は、第ｎ−１セルブロック信号Ｃｎ−１または第ｎセルブロック信号Ｃｎのうち少なくとも一つがローレベルにディセーブルされるとき、ローレベルからハイレベルに遷移する第ｎハイプリチャージ信号ＣＨｎを生成する。

第２プリチャージ信号生成部１０８４は、第ｎセルブロック信号Ｃｎ及び第ｎ＋１セルブロック信号Ｃｎ＋１の入力を受けて論理積演算を行う論理部１０８５と、論理部１０８５の出力信号の入力を受けてレベルシフティングするレベルシフター１０８６と、レベルシフター１０８６の出力信号をバッファリングして出力するバッファ１０８７とを含んで構成される。ここで、第２プリチャージ信号生成部１０８４は、第ｎセルブロック信号Ｃｎまたは第ｎ＋１セルブロック信号Ｃｎ＋１のうち少なくとも一つがローレベルにディセーブルされるとき、ローレベルからハイレベルに遷移する第ｎ中間プリチャージ信号ＣＭｎを生成する。

第３プリチャージ信号生成部１０８８は、第ｎ＋１セルブロック信号Ｃｎ＋１及び第ｎ＋２セルブロック信号Ｃｎ＋２の入力を受けて論理積演算を行う論理部１０８９と、論理部１０８９の出力信号の入力を受けてレベルシフティングするレベルシフター１０９０と、レベルシフター１０９０の出力信号をバッファリングして出力するバッファ１０９１とを含んで構成される。ここで、第３プリチャージ信号生成部１０８８は、第ｎ＋１セルブロック信号Ｃｎ＋１または第ｎ＋２セルブロック信号Ｃｎ＋２のうち少なくとも一つがローレベルにディセーブルされるとき、ローレベルからハイレベルに遷移する第ｎロープリチャージ信号ＣＬｎを生成する。

第ｎセルブロック２２は、第ｎサブワードライン信号生成部２２０、第ｎマット２２２、第ｎバッファ部２２４、第ｎアッププリチャージ素子２２６、第ｎビットラインセンスアンプ２２８及び第ｎダウンプリチャージ素子２３０を含んで構成される。

第ｎサブワードライン信号生成部２２０は、第ｎセルブロック２２に対するアクティブ命令が入力される場合、ハイレベルにイネーブルされるワードライン信号ＷＬ０〜ＷＬｊを生成する。

第ｎマット２２２は、多数のメモリセルが形成された領域で、実際に多数のビットラインが位置するが、本実施例では、説明の便宜のために第１ビットラインＢＬ０及び第２ビットラインＢＬ１のみを示す。

第ｎバッファ部２２４は、図４を参考にすると、第ｎハイプリチャージ信号ＣＨｎ、第ｎ中間プリチャージ信号ＣＭｎ及び第ｎロープリチャージ信号ＣＬｎの入力を受けてバッファリングし、バッファリングされた第ｎハイプリチャージ信号ＣＨＢｎ、第ｎ中間プリチャージ信号ＣＭＢｎ及び第ｎロープリチャージ信号ＣＬＢｎを生成するインバータＩＶ３０、ＩＶ３１、ＩＶ３２で構成される。

第ｎアッププリチャージ素子２２６、第ｎビットラインセンスアンプ２２８及び第ｎダウンプリチャージ素子２３０の構成は、図５に示す通りである。

第ｎアッププリチャージ素子２２６は、第１ビットラインＢＬ０とビットラインプリチャージ電圧ＶＢＬＰとの間に連結され、第ｎハイプリチャージ信号ＣＨＢｎに応答してターンオンされるＮＭＯＳトランジスタＮ３０で構成される。第１ビットラインＢＬ０の相補ビットラインＢＬ０Ｂは第ｎ−１マット２１０上に位置する。

第ｎビットラインセンスアンプ２２８は、センスアンプラッチ２２８０及びプリチャージ部２２８２で構成される。プリチャージ部２２８２は、第２ビットラインＢＬ１とビットラインプリチャージ電圧ＶＢＬＰとの間に連結され、第ｎ中間プリチャージ信号ＣＭＢｎに応答してターンオンされるＮＭＯＳトランジスタＮ３１と、第２ビットラインＢＬ１の相補ビットラインＢＬ１Ｂとビットラインプリチャージ電圧ＶＢＬＰとの間に連結され、第ｎ中間プリチャージ信号ＣＭＢｎに応答してターンオンされるＮＭＯＳトランジスタＮ３２とを含んで構成される。プリチャージ部２２８２に含まれたＮＭＯＳトランジスタＮ３１及びＮＭＯＳトランジスタＮ３２がハイレベルの第ｎ中間プリチャージ信号ＣＭＢｎによってターンオンされ、第２ビットラインＢＬ１及び第２ビットラインＢＬ１の相補ビットラインＢＬ１Ｂにビットラインプリチャージ電圧ＶＢＬＰが供給されるとき、第ｎビットラインセンスアンプ２２８はプリチャージ状態にあると定義する。ここで、第２ビットラインＢＬ１の相補ビットラインＢＬ１Ｂは第ｎ＋１マット２３４上に位置する。

第ｎダウンプリチャージ素子２３０は、第３ビットラインＢＬ２の相補ビットラインＢＬ２Ｂとビットラインプリチャージ電圧ＶＢＬＰとの間に連結され、第ｎロープリチャージ信号ＣＬＢｎに応答してターンオンされるＮＭＯＳトランジスタＮ３３で構成される。ここで、第３ビットラインＢＬ２は第ｎ＋２マット（図示せず）上に位置し、第３ビットラインＢＬ２の相補ビットラインＢＬ２Ｂは第ｎ＋１マット２３４上に位置する。

以上、第ｎセルプリチャージ信号生成部１２及び第ｎセルブロック２２を中心に本実施例のビットラインプリチャージ回路の構成を説明したが、具体的に説明されていない図２の他の構成も、第ｎセルプリチャージ信号生成部１２及び第ｎセルブロック２２の構成を通して充分に類推することができる。

以下、上記のように構成されたビットラインプリチャージ回路の動作を図２乃至図６に基づいて説明する。

まず、プリチャージ状態でビットラインプリチャージ回路に含まれた全てのセルブロック信号生成部（CBSG（１:ｉ））は、ハイレベルの第１乃至第ｉセルブロック信号Ｃ１−Ｃｉを生成する。したがって、第１乃至第ｉプリチャージ制御部（PCU（１:ｉ））は、ローレベルの第１乃至第ｉハイプリチャージ信号ＣＨ１−ＣＨｉ、第１乃至第ｉ中間プリチャージ信号ＣＭ１−ＣＭｉ及び第１乃至第ｉロープリチャージ信号ＣＬ１−ＣＬｉを生成する。

したがって、第１乃至第ｉバッファ部（Buffer（１:ｉ））で生成されるバッファリングされた第１乃至第ｉハイプリチャージ信号ＣＨＢ１−ＣＨＢｉ、第１乃至第ｉ中間プリチャージ信号ＣＭＢ１−ＣＭＢｉ及び第１乃至第ｉロープリチャージ信号ＣＬＢ１−ＣＬＢｉはハイレベルになり、第１乃至第ｉアッププリチャージ素子（UPDP（１:ｉ））、第１乃至第ｉビットラインセンスアンプ（Ｓ／Ａ（１:ｉ））及び第１乃至第ｉダウンプリチャージ素子（DNDP（１:ｉ））に含まれた全てのＮＭＯＳトランジスタがターンオンされ、セルプリチャージ部２に含まれた全てのビットラインがビットラインプリチャージ電圧ＶＢＬＰにプリチャージされる。すなわち、プリチャージ状態にある全てのビットラインは、プリチャージ電圧ＶＢＬＰにプリチャージされた状態にある。

上記のようなプリチャージ状態で、図２に示した第ｎセルブロック２２に対するアクティブ命令が入力されると、第ｎセルブロック信号生成部１０６で生成される第ｎセルブロック信号Ｃｎはハイレベルからローレベルに遷移する。

図３を参考にすると、ローレベルの第ｎセルブロック信号Ｃｎが入力された第ｎプリチャージ制御部１０８は、ローレベルからハイレベルに遷移される第ｎハイプリチャージ信号ＣＨｎ及び第ｎ中間プリチャージ信号ＣＭｎを生成する。より具体的に説明すると、ローレベルの第ｎセルブロック信号Ｃｎによって論理部１０８１及び論理部１０８５はローレベルを出力し、これによってＮＭＯＳトランジスタＮ２０、Ｎ２２及びＰＭＯＳトランジスタＰ２１、Ｐ２３がターンオンされ、第ｎハイプリチャージ信号ＣＨｎ及び第ｎ中間プリチャージ信号ＣＭｎがハイレベルに遷移される。このとき、レベルシフター１０８２、１０８６、１０９０から出力される信号は、高いレベルの電源電圧ＨＶＤＤレベルにレベルシフティングされた信号である。

ハイレベルに遷移された第ｎハイプリチャージ信号ＣＨｎ及び第ｎ中間プリチャージ信号ＣＭｎは、図４に示した第ｎバッファ部２２４を通してバッファリングされ、第ｎアッププリチャージ素子２２６及び第ｎビットラインセンスアンプ２２８のプリチャージ状態が解除される。これを図５に基づいて具体的に説明すると、第ｎバッファ部２２４を通してバッファリングされた第ｎハイプリチャージ信号ＣＨＢｎ及び第ｎ中間プリチャージ信号ＣＭＢｎはローレベルになり、ＮＭＯＳトランジスタＮ３０、Ｎ３１、Ｎ３２がターンオフされるので、第１ビットラインＢＬ０、第２ビットラインＢＬ１及び第２ビットラインＢＬ１の相補ビットラインＢＬ１Ｂに供給されるビットラインプリチャージ電圧ＶＢＬＰが遮断される。

また、ローレベルの第ｎセルブロック信号Ｃｎの入力を受けた第ｎ−２プリチャージ制御部１００は、ハイレベルに遷移された第ｎ−２ロープリチャージ信号ＣＬｎ−２を生成する。ハイレベルに遷移された第ｎ−２ロープリチャージ信号ＣＬｎ−２が第ｎ−２バッファ部２００を通してバッファリングされ、第ｎ−２ダウンプリチャージ素子２０６のプリチャージ状態が解除される。したがって、第１ビットラインＢＬ０の相補ビットラインＢＬ０Ｂに供給されるビットラインプリチャージ電圧ＶＢＬＰが遮断される。

また、ローレベルの第ｎセルブロック信号Ｃｎの入力を受けた第ｎ−１プリチャージ制御部１０４は、ハイレベルに遷移された第ｎ−１中間プリチャージ信号ＣＭｎ−１及び第ｎ−１ロープリチャージ信号ＣＬｎ−１を生成する。ハイレベルに遷移された第ｎ−１中間プリチャージ信号ＣＭｎ−１及び第ｎ−１ロープリチャージ信号ＣＬｎ−１が第ｎ−１バッファ部２１２を通してバッファリングされ、第ｎ−１ビットラインセンスアンプ２１６及び第ｎ−１ダウンプリチャージ素子２１８のプリチャージ状態が解除される。したがって、第１ビットラインＢＬ０、第１ビットラインＢＬ０の相補ビットラインＢＬ０Ｂ及び第２ビットラインＢＬ１に供給されるビットラインプリチャージ電圧ＶＢＬＰが遮断される。

また、ローレベルの第ｎセルブロック信号Ｃｎの入力を受けた第ｎ＋１プリチャージ制御部１１２は、ハイレベルに遷移された第ｎ＋１ハイプリチャージ信号ＣＨｎ＋１を生成する。ハイレベルに遷移された第ｎ＋１ハイプリチャージ信号ＣＨｎ＋１が第ｎ＋１バッファ部２３６を通してバッファリングされ、第ｎ＋１アッププリチャージ素子２３８のプリチャージ状態が解除される。したがって、第２ビットラインＢＬ１の相補ビットラインＢＬ１Ｂに供給されるビットラインプリチャージ電圧ＶＢＬＰが遮断される。

以上説明した内容を図６に基づいて整理すると、第ｎセルブロック信号Ｃｎはハイレベルからローレベルに遷移し、ローレベルの第ｎセルブロック信号Ｃｎによってバッファリングされた第ｎ−２ロープリチャージ信号ＣＬＢｎ−２、第ｎ−１中間プリチャージ信号ＣＭＢｎ−１、第ｎ−１ロープリチャージ信号ＣＬＢｎ−１、第ｎハイプリチャージ信号ＣＨＢｎ、第ｎ中間プリチャージ信号ＣＭＢｎ及び第ｎ＋１ハイプリチャージ信号ＣＨＢｎ＋１はローレベルに遷移される。したがって、第ｎマット２２２上に形成された第１ビットラインＢＬ０及び第２ビットラインＢＬ１のプリチャージ状態が解除される。これと同時に、第ｎ−１マット２１０上に形成された第１ビットラインＢＬ０の相補ビットラインＢＬ０Ｂと、第ｎ＋１マット２３４上に形成された第２ビットラインＢＬ１の相補ビットラインＢＬ１Ｂのプリチャージ状態が解除される。

上記のように、本実施例のプリチャージ素子は、ビットラインセンスアンプと一緒に、アッププリチャージ素子及びダウンプリチャージ素子で構成されたプリチャージ素子を付加してビットラインプリチャージ動作を行うので、ビットラインセンスアンプに含まれたプリチャージ素子によってビットラインをプリチャージする従来のビットラインプリチャージ回路に比べて向上したビットラインプリチャージ特性を有する。

図７は、図１に示したビットラインプリチャージ回路に含まれたマット、プリチャージ素子及びプリチャージ部の構成を一層詳細に示したブロック図である。

図７に示すように、マット３０上に形成された第１ビットラインＢＬ０及び第３ビットラインＢＬ２はプリチャージ素子３２に連結され、第２ビットラインＢＬ１及び第４ビットラインＢＬ３は、ビットラインセンスアンプに含まれたプリチャージ部３４に連結される。図面に示していないが、マット３０上には、プリチャージ素子３２及びプリチャージ部３４に連結される多数のビットラインが形成される。

プリチャージ素子３２は、ハイプリチャージ信号ＣＨＢに応答して第１ビットラインＢＬ０及び第３ビットラインＢＬ２をプリチャージし、プリチャージ部３４は、中間プリチャージ信号ＣＭＢに応答して第２ビットラインＢＬ１及び第４ビットラインＢＬ３をプリチャージする。ハイプリチャージ信号ＣＨＢは、マット３０を含むセルブロックまたはセルブロックに隣接した第１セルブロックに対するアクティブ命令が入力されるときにディセーブルされ、中間プリチャージ信号ＣＭＢは、マット３０を含むセルブロックまたはセルブロックに隣接した第２セルブロックに対するアクティブ命令が入力されるときにディセーブルされる。

本発明の一実施例に係るビットラインプリチャージ回路の構成を示したブロック図である。図１に示したビットラインプリチャージ回路の詳細ブロック図である。図２に示した第ｎプリチャージ制御部の回路図である。図２に示した第ｎバッファの回路図である。図２に示した第ｎアッププリチャージ素子、第ｎビットラインセンスアンプ及び第ｎダウンプリチャージ素子の回路図である。図１に示したビットラインプリチャージ回路の動作タイミング図である。図１に示したビットラインプリチャージ回路に含まれたマット、プリチャージ素子及びプリチャージ部の構成を詳細に示したブロック図である。

符号の説明

１プリチャージ信号生成部
１０、１２、１４第１、第ｎ及び第ｉセルプリチャージ信号生成部
１００、１０４、１０８、１１２第ｎ−２乃至第ｎ＋１プリチャージ制御部
１０２、１０６、１１０第ｎ−１乃至第ｎ＋１セルブロック信号生成部
２セルプリチャージ部
２０、２２、２４第１、第ｎ及び第ｉセルプリチャージ部
２００、２１２、２２４、２３６第ｎ−２乃至第ｎ＋１バッファ部
２０８、２２０、２３２第ｎ−１乃至第ｎ＋１サブワードライン信号生成部
２０２、２１４、２２６、２３８第ｎ−２乃至第ｎ＋１アッププリチャージ素子
２０４、２１６、２２８、２４０第ｎ−２乃至第ｎ＋１ビットラインセンスアンプ
２０６、２１８、２３０、２４２第ｎ−２乃至第ｎ＋１ダウンプリチャージ素子
２１０、２２２、２３４第ｎ−１乃至第ｎ＋１マット

Claims

第１プリチャージ信号に応答して第１ビットラインをプリチャージする第１プリチャージ素子と、
第２プリチャージ信号に応答して第２及び第３ビットラインをプリチャージするプリチャージ部と、
第３プリチャージ信号に応答して第４ビットラインをプリチャージする第２プリチャージ素子と、
を備えることを特徴とするビットラインプリチャージ回路。
前記第１プリチャージ信号は、第１セルブロック及び前記第１セルブロックに隣接した第２セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることを特徴とする請求項１に記載のビットラインプリチャージ回路。
前記第２プリチャージ信号は、前記第１セルブロック及び前記第１セルブロックに隣接した第３セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることを特徴とする請求項２に記載のビットラインプリチャージ回路。
前記第３プリチャージ信号は、前記第３セルブロック及び前記第３セルブロックに隣接した第４セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることを特徴とする請求項３に記載のビットラインプリチャージ回路。
前記第１及び第２ビットラインは、前記第１セルブロックのメモリセル上に形成されることを特徴とする請求項２に記載のビットラインプリチャージ回路。
前記第３及び第４ビットラインは、前記第３セルブロックのメモリセル上に形成されることを特徴とする請求項３に記載のビットラインプリチャージ回路。
前記プリチャージ部は、前記第１セルブロックのビットラインセンスアンプに含まれることを特徴とする請求項２に記載のビットラインプリチャージ回路。
第１セルブロックに対するアクティブ命令に応答して第１乃至第３プリチャージ信号を生成するセルプリチャージ信号生成部と、
前記第１プリチャージ信号に応答して第１ビットラインをプリチャージする第１プリチャージ素子と、
前記第２プリチャージ信号に応答して第２ビットライン及び前記第２ビットラインの相補ビットラインをプリチャージする第１プリチャージ部と、
前記第３プリチャージ信号に応答して第３ビットラインをプリチャージする第２プリチャージ素子と、
を備えることを特徴とするビットラインプリチャージ回路。
前記セルプリチャージ信号生成部は、
前記アクティブ命令に応答して第１セルブロック信号を生成するセルブロック信号生成部と、
前記第１セルブロック信号に応答して第１乃至第３プリチャージ信号を生成するプリチャージ制御部と、
を備えることを特徴とする請求項８に記載のビットラインプリチャージ回路。
前記プリチャージ制御部は、
前記第１セルブロックに隣接した第２セルブロックに対するアクティブ命令に応答して生成される第２セルブロック信号及び前記第１セルブロック信号の入力を受け、前記第１プリチャージ信号を生成する第１プリチャージ信号生成部と、
前記第１セルブロック信号及び前記第１セルブロックに隣接した第３セルブロックに対するアクティブ命令に応答して生成される第３セルブロック信号の入力を受け、前記第２プリチャージ信号を生成する第２プリチャージ信号生成部と、
前記第３セルブロック信号及び前記第３セルブロックに隣接した第４セルブロックに対するアクティブ命令に応答して生成される第４セルブロック信号の入力を受け、前記第３プリチャージ信号を生成する第３プリチャージ信号生成部と、
を備えることを特徴とする請求項９に記載のビットラインプリチャージ回路。
前記第１プリチャージ信号生成部は、前記第１セルブロック信号及び前記第２セルブロック信号のうち少なくとも一つがイネーブルされるときにディセーブルされる第１プリチャージ信号を生成することを特徴とする請求項１０に記載のビットラインプリチャージ回路。
前記第１プリチャージ信号生成部は、
前記第１セルブロック信号及び前記第２セルブロック信号の入力を受けて論理演算を行う論理部と、
前記論理部の出力信号をレベルシフティングして出力するレベルシフターと、
を備えることを特徴とする請求項１１に記載のビットラインプリチャージ回路。
前記第２プリチャージ信号生成部は、前記第１セルブロック信号及び前記第３セルブロック信号のうち少なくとも一つがイネーブルされるときにディセーブルされる第２プリチャージ信号を生成することを特徴とする請求項１０に記載のビットラインプリチャージ回路。
前記第２プリチャージ信号生成部は、
前記第１セルブロック信号及び前記第３セルブロック信号の入力を受けて論理演算を行う論理部と、
前記論理部の出力信号をレベルシフティングして出力するレベルシフターと、
を備えることを特徴とする請求項１３に記載のビットラインプリチャージ回路。
前記第３プリチャージ信号生成部は、前記第３セルブロック信号及び前記第４セルブロック信号のうち少なくとも一つがイネーブルされるときにディセーブルされる第３プリチャージ信号を生成することを特徴とする請求項１０に記載のビットラインプリチャージ回路。
前記第３プリチャージ信号生成部は、
前記第３セルブロック信号及び前記第４セルブロック信号の入力を受けて論理演算を行う論理部と、
前記論理部の出力信号をレベルシフティングして出力するレベルシフターと、
を備えることを特徴とする請求項１５に記載のビットラインプリチャージ回路。
前記第１及び第２ビットラインは、前記第１セルブロックのメモリセル上に形成されることを特徴とする請求項１０に記載のビットラインプリチャージ回路。
前記第２ビットラインの相補ビットライン及び前記第３ビットラインは、前記第３セルブロック上に形成されたことを特徴とする請求項８に記載のビットラインプリチャージ回路。
前記第１プリチャージ部は、前記第１セルブロックのビットラインセンスアンプに含まれることを特徴とする請求項８に記載のビットラインプリチャージ回路。
前記第１プリチャージ信号をバッファリングして前記第１プリチャージ素子に伝達する第１インバータと、
前記第２プリチャージ信号をバッファリングして前記第１プリチャージ部に伝達する第２インバータと、
前記第３プリチャージ信号をバッファリングして前記第２プリチャージ素子に伝達する第３インバータと、
を更に備えることを特徴とする請求項８に記載のビットラインプリチャージ回路。
前記第２セルブロックに隣接した第５セルブロックに含まれ、第４プリチャージ信号に応答して前記第１ビットラインの相補ビットラインをプリチャージする第３プリチャージ素子と、
前記第２セルブロックに含まれ、第５プリチャージ信号に応答して前記第１ビットライン及び前記第１ビットラインの相補ビットラインをプリチャージする第２プリチャージ部と、
前記第２セルブロックに含まれ、第６プリチャージ信号に応答して前記第２ビットラインをプリチャージする第４プリチャージ素子と、
前記第３セルブロックに含まれ、第７プリチャージ信号に応答して前記第２ビットラインの相補ビットラインをプリチャージする第５プリチャージ素子と、
前記第３セルブロックに含まれ、第８プリチャージ信号に応答して前記第３ビットラインをプリチャージする第３プリチャージ部と、
を更に備えることを特徴とする請求項１０に記載のビットラインプリチャージ回路。
前記第４乃至第８プリチャージ信号は、前記第１セルブロック信号のイネーブルに応答してディセーブルされることを特徴とする請求項２１に記載のビットラインプリチャージ回路。
第１乃至第４ビットラインが形成されたマットと、
第１プリチャージ信号に応答して前記第１及び第３ビットラインをプリチャージするプリチャージ素子と、
第２プリチャージ信号に応答して前記第２及び第４ビットラインをプリチャージするプリチャージ部と、
を備えることを特徴とするビットラインプリチャージ回路。
前記第１プリチャージ信号は、前記マットを備える第１セルブロック及び前記第１セルブロックに隣接した第２セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることを特徴とする請求項２３に記載のビットラインプリチャージ回路。
前記第２プリチャージ信号は、前記第１セルブロック及び前記第１セルブロックに隣接した第３セルブロックのうち少なくとも一つのセルブロックに対するアクティブ命令が入力されるときにディセーブルされることを特徴とする請求項２４に記載のビットラインプリチャージ回路。
前記プリチャージ部は、前記マットを備える第１セルブロックのビットラインセンスアンプに含まれることを特徴とする請求項２３に記載のビットラインプリチャージ回路。