JP2007048436A - 半導体メモリ装置及びそのビットライン制御方法 - Google Patents

半導体メモリ装置及びそのビットライン制御方法 Download PDF

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Abstract

【課題】半導体メモリ装置及びそのビットライン制御方法を提供する。
【解決手段】オープンビットライン構造を有するメモリ装置において、第１メモリセルアレイの第１ビットラインと第２メモリセルアレイの第２ビットラインとを備えるビットライン対と、第１制御信号に応答して、第１ビットラインとセンス増幅器との連結を制御する第１回路と、第２制御信号に応答して、第２ビットラインとセンス増幅器との連結を制御する第２回路と、第１プリチャージ信号に応答して、第１ビットラインを所定の電圧にプリチャージする第３回路と、第２プリチャージ信号に応答して、第２ビットラインを所定の電圧にプリチャージする第４回路と、を備え、活性化された第１メモリセルアレイに対するセンシング動作の完了後、第２回路は、第２ビットラインとセンス増幅器との連結を解除し、第４回路は、センス増幅器との連結が解除された第２ビットラインをプリチャージさせる。
【選択図】図７

Description

本発明は、半導体メモリ装置及びそのビットライン制御方法に係り、特に、オープンビットライン構造を有する半導体メモリ装置及びそのビットライン制御方法に関する。
半導体メモリ装置に備えられるセンス増幅器の配置は、半導体メモリ装置のビットライン構造と密接な関連がある。ビットラインの構造には、折り畳みビットライン(ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ)方式及びオープンビットライン(ｏｐｅｎ ｂｉｔ ｌｉｎｅ)方式がある。オープンビットライン構造を有する半導体メモリ装置におけるセンス増幅動作の後にビットライン対の電圧を調節する方法については、特許文献１に開示されている。
図１は、折り畳みビットライン方式の半導体メモリ装置のセンシング動作を示す図である。図示されたように、折り畳みビットライン方式による半導体メモリ装置は、複数個のメモリセルアレイ１１、１２、１３及び複数個のセンス増幅器２１、２２、２３を備える。特に、各メモリセルアレイの２本のビットライン当り一つのセンス増幅器が配置される。
メモリセルアレイＢ１１が活性化される場合には、メモリセルアレイＢ１１のビットラインＢＬと相補ビットライン／ＢＬが互いに反対レベルとなる。メモリセルアレイＢ１１と連結されたセンス増幅器２１は、ビットラインＢＬのハイレベルＨと相補ビットライン／ＢＬのローレベルＬを感知し、これを増幅して出力することでデータのセンシングが行われる。
一方、活性化されるメモリセルアレイＢ１１に隣接して配置されるメモリセルアレイＡ１２及びメモリセルアレイＣ１３は、分離トランジスタ(図示せず)によってセンス増幅器２１との連結が解除される。したがって、メモリセルアレイＡ１２及びメモリセルアレイＣ１３のすべてのビットラインは、プリチャージ状態、すなわちＰレベルを維持する。
図２は、従来のオープンビットライン方式の半導体メモリ装置を示す回路図である。図示されたように、従来のオープンビットライン方式の半導体メモリ装置は、複数個のメモリセルアレイ３１、３２、センス増幅器４０、及びプリチャージ部５０を備える。図面符号のうちＣＳＬは、カラム選択ラインを示し、ＬＡＮＧ及びＬＡＰＧは、それぞれセンス増幅器４０のプルダウントランジスタＭＮ及びプルアップトランジスタＭＰに印加されるプルダウン信号及びプルアップ信号を示す。
センス増幅器４０は、第１メモリセルアレイ３１のビットラインＢＬ１と第２メモリセルアレイ３２のビットライン／ＢＬ１との間に連結されて、データセンシング動作を行う。特に、第１メモリセルアレイ３１がハイデータを有する場合、第１メモリセルアレイ３１のビットラインＢＬ１及び第２メモリセルアレイ３２のビットライン／ＢＬ１は、それぞれハイレベル及びローレベルとなる。
第１メモリセルアレイ３１のワードラインＷ／Ｌが活性化された後、センス増幅器４０によってセンシング動作が完了すれば、プリチャージ部５０は、プリチャージ制御信号ＰＥＱによってプリチャージ動作を行う。
一方、図３は、オープンビットライン方式の半導体メモリ装置のセンシング動作の一例を示す図である。図３には、３個のメモリセルアレイ３１、３２、３３及び複数個のセンス増幅器４１、４２、４３、４４が示されている。
特に、図３は、メモリセルアレイ３１、３２、３３のうち、メモリセルアレイＢ３１が活性化され、メモリセルアレイＢ３１がいずれもハイデータを有する場合でのビットラインのレベルを示す。メモリセルアレイＢ３１のビットラインＢＬは、すべてハイレベルＨとなる。また、メモリセルアレイＢ３１と隣接したメモリセルアレイＡ３２及びメモリセルアレイＣ３３では、活性化されたメモリセルアレイＢ３１のセンス増幅器４１、４２に連結されたビットラインがそれぞれローレベルとなる。
しかし、メモリセルアレイＡ３２及びメモリセルアレイＣ３３のビットラインのうち、センス増幅器４１、４２と連結されないビットラインは、プリチャージレベルＰを維持する。したがって、メモリセルアレイＡ３２及びメモリセルアレイＣ３３では、ローレベルＬを有するビットラインとプリチャージレベルＰを有するビットラインとが共存する。
一方、図４及び図５は、オープンビットライン方式による半導体メモリ装置のセンシング動作の他の一例を示す図である。特に、図４は、活性化されたメモリセルアレイＢ３１がすべてローデータを有する場合を示し、図５は、活性化されたメモリセルアレイＢ３１がハイデータ及びローデータを有する場合を示す。
図４に示されたように、活性化されたメモリセルアレイＢ３１は、すべてローデータを有することによって、すべてのビットラインＢＬがローレベルＬとなる。しかし、センス増幅器４２と連結されるメモリセルアレイＡ３２のビットラインと、センス増幅器４１と連結されるメモリセルアレイＣ３３のビットラインとは、ハイレバルＨになる。したがって、メモリセルアレイＢ３１と隣接するメモリセルアレイＡ３２及びメモリセルアレイＣ３３では、ハイレバルＨを有するビットラインとプリチャージレベルＰを有するビットラインとが共存する。
また、図５に示されたように、活性化されたメモリセルアレイＢ３１がローデータ及びハイデータを有するので、メモリセルアレイＢ３１のビットラインＢＬは、それぞれハイレベルＨまたはローレベルＬを有する。一方、センス増幅器４２と連結されるメモリセルアレイＡ３２のビットラインは、ハイレベルＨになり、残りのビットライン、すなわちセンス増幅器４３に連結されるビットラインは、プリチャージレベルＰを維持する。したがって、メモリセルアレイＡ３２では、ハイレベルＨを有するビットラインとプリチャージレベルＰを有するビットラインとが共存する。また、センス増幅器４１と連結されるメモリセルアレイＣ３３のビットラインは、ローレベルＬになる。したがって、メモリセルアレイＣ３３では、ローレベルＬを有するビットラインとプリチャージレベルＰを有するビットラインとが共存する。
図６は、図２の従来のオープンビットライン方式による半導体メモリ装置のセンシング動作を示す波形図である。センシング動作を図２及び図６を参照して説明すれば、特定のメモリセルアレイ、例えばメモリセルアレイ３１を活性化させるためのセルブロック選択信号ＰＢＬＳｉが活性化されれば、プリチャージ部５０を制御するプリチャージ制御信号ＰＥＱが非活性化されて、プリチャージ動作を解除させる。その後、センシング開始信号ＰＳによってセンス増幅器４０のセンシング動作が行われ、活性化されたメモリセルアレイ３１が論理ハイのデータを有する場合センス増幅器４０に連結されるビットライン対ＢＬ１、／ＢＬ１は、それぞれハイレベルＨ及びローレベルＬとなる。そして、活性化されたメモリセルアレイ３１と隣接するメモリセルアレイ３２のビットラインは、ローレベルＬを有するビットライン／ＢＬ１とプリチャージレベルＰを有するビットラインＢＬ３が共存する。
前述したように、従来のオープンビットライン方式による半導体メモリ装置では、センシング動作の後に活性化されていないメモリセルアレイでローレベルを有するビットラインとプリチャージレベルを有するビットラインとが共存するか、またはハイレベルを有するビットラインとプリチャージレベルを有するビットラインとが共存する。すなわち、活性化されていないメモリセルアレイのビットラインがディベロップされることで、ワードラインノイズＷ／Ｌ ｎｏｉｓｅが発生し、それによるダイナミック不良などの問題が誘発されうる。
米国特許第５，９５３，２７５号明細書
本発明は、前記のような問題点を解決するためのものであって、オープンビットライン構造を有する半導体メモリ装置において、活性化されたメモリセルアレイに隣接するメモリセルアレイのビットラインが、センシング動作後にそれぞれ他のレベルを有することによって発生する問題点を改善することを目的とする。
オープンビットライン構造を有する半導体メモリ装置において、本発明の一側面による半導体メモリ装置は、第１メモリセルアレイ、第２メモリセルアレイ、前記第１メモリセルアレイの第１ビットラインと前記第２メモリセルアレイの第２ビットラインとを備えるビットライン対、前記ビットライン対の間に連結されるセンス増幅器、第１制御信号に応答して、前記第１ビットラインと前記センス増幅器との連結を制御する第１回路、第２制御信号に応答して、前記第２ビットラインと前記センス増幅器との連結を制御する第２回路、第１プリチャージ信号に応答して、前記第１ビットラインを所定の電圧にプリチャージする第３回路、及び第２プリチャージ信号に応答して、前記第２ビットラインを前記所定の電圧にプリチャージする第４回路を備える。活性化された前記第１メモリセルアレイに対するセンシング動作の完了後、前記第２回路は、前記第２ビットラインと前記センス増幅器との連結を解除し、前記第４回路は、前記センス増幅器との連結が解除された第２ビットラインをプリチャージさせる。
前記第１回路は、前記第１ビットラインに連結される第１電極、前記センス増幅器に連結される第２電極、及び前記第１制御信号を入力される制御電極を備える第１トランジスタを備えうる。前記第２回路は、前記第２ビットラインに連結される第１電極、前記センス増幅器に連結される第２電極及び前記第２制御信号を入力される制御電極を備える第２トランジスタを具備できる。
前記第３回路は、前記第１ビットラインに連結される第１電極、前記所定の電圧に連結される第２電極及び前記第１プリチャージ信号を入力される制御電極を備える第３トランジスタを具備できる。前記第４回路は、前記第２ビットラインに連結される第１電極、前記所定の電圧に連結される第２電極、及び前記第２プリチャージ信号を入力される制御電極を備える第４トランジスタを備えうる。
本発明のある一実施形態において、前記第２制御信号は、前記センシング動作の完了後、前記第２トランジスタをターンオフさせる。また、前記第２プリチャージ信号は、前記センシング動作の完了後、前記第４トランジスタをターンオンさせて、前記第２ビットラインを前記所定の電圧にプリチャージさせる。
オープンビットライン構造を有する半導体メモリ装置において、本発明の他の側面による半導体メモリ装置は、第１メモリセルアレイ、第２メモリセルアレイ、前記第１メモリセルアレイの第１ビットラインと前記第２メモリセルアレイの第２ビットラインとを備えるビットライン対、前記ビットライン対の間に連結されるセンス増幅器、第１制御信号を生成する第１回路、第２制御信号を生成する第２回路、前記第１制御信号に応答して、前記第１ビットラインと前記センス増幅器との連結及び前記第２ビットラインと前記センス増幅器との連結を独立的に制御する第３回路、及び前記第２制御信号に応答して、前記第１ビットライン及び前記第２ビットラインを独立的にプリチャージさせる第４回路を備える。活性化された前記第１メモリセルアレイに対するセンシング動作の完了後、前記第２ビットラインと前記センス増幅器との連結は、解除され、前記センス増幅器との連結が解除された第２ビットラインは、所定の電圧にプリチャージされる。
前記第３回路は、前記第１ビットラインと前記センス増幅器との連結を制御する第１分離部、及び前記第２ビットラインと前記センス増幅器との連結を制御する第２分離部を備えうる。前記第１分離部は、前記第１ビットラインに連結される第１電極及び前記センス増幅器に連結される第２電極を備える第１トランジスタを備え、前記第２分離部は、前記第２ビットラインに連結される第１電極及び前記センス増幅器に連結される第２電極を備える第２トランジスタを備えうる。
前記第４回路は、前記第１ビットラインを前記所定の電圧にプリチャージさせる第１プリチャージ部、及び前記第２ビットラインを前記所定の電圧にプリチャージさせる第２プリチャージ部を備えうる。前記第１プリチャージ部は、前記第１ビットラインに連結される第１電極及び前記所定の電圧に連結される第２電極を備える第３トランジスタを備え、前記第２プリチャージ部は、前記第２ビットラインに連結される第１電極及び前記所定の電圧に連結される第２電極を備える第４トランジスタを備えうる。
前記第１回路は、前記第１トランジスタの制御電極に印加される第１分離制御信号を発生させる第１制御信号発生部、及び前記第２トランジスタの制御電極に印加される第２分離制御信号を発生させる第２制御信号発生部を備え、前記第１分離制御信号及び前記第２分離制御信号は、前記第１制御信号を構成する。
前記第２回路は、前記第３トランジスタの制御電極に印加される第１プリチャージ信号を発生させる第１プリチャージ信号発生部、及び前記第４トランジスタの制御電極に印加される第２プリチャージ信号を発生させる第２プリチャージ信号発生部を備え、前記第１プリチャージ信号及び前記第２プリチャージ信号は、前記第２制御信号を構成する。
本発明のある一実施形態において、前記第２トランジスタは、前記センシング動作の完了後、前記第２分離制御信号のレベル遷移に応答してターンオフされる。また、前記第４トランジスタは、前記センシング動作の完了後、前記第２プリチャージ信号のレベル遷移に応答してターンオンされて、前記第２ビットラインが前記所定の電圧にプリチャージされる。
オープンビットライン構造を有し、第１メモリセルアレイの第１ビットラインと前記第１メモリセルアレイと隣接する第２メモリセルアレイの第２ビットラインとを備えるビットライン対の間に連結されるセンス増幅器を含む半導体メモリ装置のビットライン制御方法において、本発明の他の側面によるビットライン制御方法は、前記第１メモリセルアレイに対するデータ読み出し命令に応答して、前記ビットライン対の電圧差をセンシングする段階、センシング動作の完了後、前記第２ビットラインと前記センス増幅器との連結を解除する段階、及び前記センシング動作の完了後、前記第２ビットラインをプリチャージさせる段階を含む。
前記ビットライン制御方法は、前記センシング動作前に、前記第１ビットライン及び前記第２ビットラインを前記センス増幅器と連結する段階、及び前記第１ビットライン及び前記第２ビットラインのプリチャージ動作を中止する段階をよさらに含みうる。
本発明のある一実施形態において、前記第１ビットラインと前記センス増幅器との連結は、第１制御信号によって制御され、前記第２ビットラインと前記センス増幅器との連結は、前記第１制御信号と異なる第２制御信号によって制御される。また、前記第１ビットラインのプリチャージ動作は、第１プリチャージ信号によって制御され、前記第２ビットラインのプリチャージ動作は、前記第１プリチャージ信号と異なる第２プリチャージ信号によって制御される。前記第２ビットラインのプリチャージ動作は、前記第２ビットラインと前記センス増幅器との連結が解除された後、次のセンシング動作の実行前に行われる。
本発明によれば、オープンビットライン構造を有する半導体メモリ装置において、センシング動作の完了後、活性化されたメモリセルアレイに隣接するメモリセルアレイのディベロップされたビットラインをプリチャージさせることによって、ワードラインノイズ及びこれによるダイナミック不良などが誘発されるという問題を改善できる。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
図７は、本発明によるオープンビットライン方式の半導体メモリ装置を示す回路図である。
本発明による半導体メモリ装置は、一つ以上のメモリセルアレイを備え、図７には互いに隣接して位置する第１メモリセルアレイ１１０と第２メモリセルアレイ１２０とが示されている。半導体メモリ装置は、センス増幅器１３０を備え、図７には、ビットラインＢＬ１とビットライン／ＢＬ１との間に連結される第１センス増幅器１３０’、及びビットラインＢＬ２とビットライン／ＢＬ２との間に連結される第２センス増幅器１３０”が示されている。以下では、説明の便宜上、ビットラインＢＬ１及びビットライン／ＢＬ１に焦点を合せて説明する。
センス増幅器１３０は、ビットライン対ＢＬ１、／ＢＬ１の間の電圧差をセンシング増幅して出力する。センス増幅器１３０は、Ｎ型及びＰ型センス増幅器からなり、図面符号ＬＡＮＧは、Ｎ型センス増幅器と連結されるプルダウントランジスタＭＮを制御するプルダウン信号であり、ＬＡＰＧは、Ｐ型センス増幅器と連結されるプルアップトランジスタＭＰを制御するプルアップ信号である。
また、第１分離制御信号ＰＩＳＯｉに応答して、第１メモリセルアレイ１１０のビットラインＢＬ１とセンス増幅器１３０との連結を制御する第１分離部１５１、及び第２分離制御信号ＰＩＳＯｊに応答して、第２メモリセルアレイ１２０のビットライン／ＢＬ１とセンス増幅器１３０との連結を制御する第２分離部１５２をさらに備える。
また、本発明の半導体メモリ装置は、第１プリチャージ信号ＰＥＱＢｉに応答して、第１メモリセルアレイ１１０のビットラインＢＬ１を所定のレベルＶＢＬにプリチャージするための第１プリチャージ部１６１、及び第２プリチャージ信号ＢＥＱＢｊに応答して、第２メモリセルアレイ１２０のビットライン／ＢＬ１を所定のレベルＶＢＬにプリチャージするための第２プリチャージ部１６２を備える。
図面符号ＣＳＬは、カラム選択ラインを示す。ＣＳＬは、カラム選択ゲート１４０を制御する信号を伝達する。前記信号によってカラム選択ゲート１４０がターンオンされることで、ビットラインＢＬ、／ＢＬをそれぞれデータ入出力ラインＩＯ、／ＩＯと連結する。
前述したように、本発明による半導体メモリ装置は、オープンビットライン方式を採用するので、センス増幅器１３０は、第１メモリセルアレイ１１０のビットラインＢＬ１と第２メモリセルアレイ１２０のビットライン／ＢＬ１とからなるビットライン対ＢＬ１、／ＢＬ１の間に連結される。これによって、第１メモリセルアレイ１１０が活性化されてセンシング動作が行われれば、ビットライン対ＢＬ１、／ＢＬ１の間には電圧差が発生する。第１メモリセルアレイ１１０でＢＬ１に連結されるセルのデータが論理ハイである場合には、第１メモリセルアレイ１１０のビットラインＢＬ１がハイレバルとなり、第２メモリセルアレイ１２０のビットライン／ＢＬ１は、ローレベルとなる。
この場合、第２メモリセルアレイ１２０において、センス増幅器１３０に連結されていないビットラインＢＬ３、ＢＬ４は、プリチャージレベルＶＢＬ状態を維持する。したがって、第２メモリセルアレイ１２０では、ローレベルを有するビットラインとプリチャージレベルを有するビットラインとが共存する。
これを改善するために、前述したように本発明による半導体メモリ装置は、第１メモリセルアレイ１１０のビットラインＢＬ１とセンス増幅器１３０との連結を制御する第１分離部１５１、及び第２メモリセルアレイ１２０のビットライン／ＢＬ１とセンス増幅器１３０との連結を制御する第２分離部１５２をさらに備える。また、第１メモリセルアレイ１１０のビットラインＢＬ１と第２メモリセルアレイ１２０のビットライン／ＢＬ１とをそれぞれ別途に制御して、プリチャージできる第１プリチャージ部１６１及び第２プリチャージ部１６２をさらに備える。
前記のように構成することによって、活性化された第１メモリセルアレイ１１０に対するセンシング動作が完了して、ビットライン対ＢＬ１、／ＢＬ１の間の電圧差が十分に発生すれば、第２分離部１５２は、第２メモリセルアレイ１２０のビットライン／ＢＬ１とセンス増幅器１３０との連結を解除する。また、第２プリチャージ部１６２は、第２メモリセルアレイ１２０のビットライン／ＢＬ１をプリチャージさせる。
一方、第２メモリセルアレイ１２０のビットライン／ＢＬ１をプリチャージさせる区間の間、第１分離部１５１は、第１メモリセルアレイ１１０のビットラインＢＬ１とセンス増幅器１３０との連結を維持するので、さらなるセンシング動作が行われる。
第１分離部１５１は、一実施形態であって、ＮＭＯＳトランジスタからなる第１分離トランジスタ１５１ａが適用されうる。第１分離トランジスタ１５１ａは、第１メモリセルアレイ１１０のビットライン及びセンス増幅器１３０に第１電極及び第２電極がそれぞれ連結され、制御電極に第１分離制御信号ＰＩＳＯｉが印加される。
同様に、第２分離部１５２は、第２メモリセルアレイ１２０のビットライン及びセンス増幅器１３０に第１電極及び第２電極がそれぞれ連結され、制御電極に第２分離制御信号ＰＩＳＯｊが印加される第２分離トランジスタ１５２ａが適用できる。
また、図示されたように、第１プリチャージ部１６１は、第１メモリセルアレイ１１０のビットラインＢＬ及び所定のレベルを有する電圧ＶＢＬに第１電極及び第２電極がそれぞれ連結される第１等化トランジスタ１６１ａを備えうる。また、第２プリチャージ部１６２は、第２メモリセルアレイ１２０のビットライン／ＢＬ１及び電圧ＶＢＬに第１電極及び第２電極がそれぞれ連結される第２等化トランジスタ１６２ａを備えうる。第１プリチャージ部１６１及び第２プリチャージ部１６２は、互いに異なる信号である第１プリチャージ信号ＰＥＱＢｉ及び第２プリチャージ信号ＢＥＱＢｊによって制御される。したがって、第１メモリセルアレイ１１０のビットラインＢＬ１と第２メモリセルアレイ１２０のビットライン／ＢＬ１とは、互いに独立的にプリチャージされうる。
前述したような半導体メモリ装置の動作を図８を参照して説明する。図８は、本発明による半導体メモリ装置のセンシング動作を示すための波形図である。
第１メモリセルアレイ選択信号ＰＢＬＳｉがハイレバルになって、第１メモリセルアレイ１１０が活性化され、第２メモリセルアレイ選択信号ＰＢＬＳｊがローレベルになって、ＰＢＬＳｉｊ信号はハイレバルになる。ＰＢＬＳｉｊは、第１メモリセルアレイ及び第２メモリセルアレイのうちいずれか一つのメモリセルアレイが選択されれば、常にハイレバルを有する信号である。
その後、第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊがハイレバルになる。第１分離部１５１及び第２分離部１５２は、第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊを入力されて、第１メモリセルアレイ１１０及び第２メモリセルアレイ１２０のビットラインをそれぞれセンス増幅器１３０と連結させる。
また、第１プリチャージ信号ＰＥＱＢｉ及び第２プリチャージ信号ＢＥＱＢｊは、それぞれローレベルとなる。第１プリチャージ部１６１及び第２プリチャージ部１６２は、それぞれ第１プリチャージ信号ＰＥＱＢｉ及び第２プリチャージ信号ＢＥＱＢｊを入力されて、第１メモリセルアレイ１１０のビットラインＢＬ１及び第２メモリセルアレイ１２０のビットライン／ＢＬ１のプリチャージ動作を解除する。
その後、センシング開始信号ＰＳがハイレベルになってセンシング動作が行われる。センシング動作が行われれば、センス増幅器１３０に連結された第１メモリセルアレイ１１０のビットラインＢＬ１と第２メモリセルアレイ１２０のビットライン／ＢＬ１とに電圧差が発生する。活性化された第１メモリセルアレイ１１０において、ビットラインＢＬ１に連結されるセルのデータが論理ハイである場合、第１メモリセルアレイ１１０のビットラインＢＬ１は、ハイレバルＨとなり、第２メモリセルアレイ１２０のビットライン／ＢＬ１は、ローレベルＬとなる。
一方、第２メモリセルアレイ１２０のビットラインのうち、センス増幅器１３０と連結されていないビットラインＢＬ３、ＢＬ４は、プリチャージレベルＰ状態、すなわちＶＢＬレベルを維持する。
センシング動作が十分に完了してビットライン対ＢＬ１、／ＢＬ１の間の電圧差が十分に発生すれば、ＰＳＤ信号がハイレベルとなる。ＰＳＤ信号は、センシング開始信号ＰＳを所定の区間だけ遅延させた形態の波形を有する。
また、第１メモリセルアレイ選択信号ＰＢＬＳｉ及びＰＳＤ信号によってＰＢＬＳｉＤ信号が生成される。ＰＢＬＳｉＤ信号は、第１メモリセルアレイ選択信号ＰＢＬＳｉを所定の区間だけ遅延させた波形で生成される。一方、第２メモリセルアレイ選択信号ＰＢＬＳｊ及びＰＳＤ信号によってＰＢＬＳｊＤ信号が生成される。
センシング動作が完了した後、ＰＢＬＳｉＤ信号によって第２分離制御信号ＰＩＳＯｊがローレベルとなる。これによって、第２分離部１５２は、第２メモリセルアレイ１２０のビットライン／ＢＬ１とセンス増幅器１３０との連結を解除させる。
第２メモリセルアレイ１２０のビットライン／ＢＬ１とセンス増幅器１３０との連結が解除された後、第２プリチャージ信号ＢＥＱＢｊがハイレベルとなる。第２プリチャージ信号ＢＥＱＢｊがハイレベルになることによって、第２プリチャージ部１６２は、第２メモリセルアレイ１２０のビットライン／ＢＬ１をプリチャージレベルＰにプリチャージする。
前述したような動作によって、センシング動作が完了した後、第２メモリセルアレイ１２０のビットライン／ＢＬ１とセンス増幅器１３０との連結を解除し、第２メモリセルアレイ１２０のビットライン／ＢＬ１を選択的にプリチャージできるので、第２メモリセルアレイ１２０のビットラインは、いずれも同じプリチャージレベルＰを有するようになる。
図９は、本発明による半導体メモリ装置のセンシング動作の後、ビットラインのレベルを示す図である。半導体メモリ装置において、活性化されたメモリセルアレイを第１メモリセルアレイ１１１とし、第１メモリセルアレイ１１１に隣接したメモリセルアレイをそれぞれ第２メモリセルアレイ１２１及び第３メモリセルアレイ１２２とする。
第１メモリセルアレイ１１１の全てのセルデータが論理ローとした時、センシング動作よって第１メモリセルアレイ１１１のビットラインＢＬは、ローレベルＬとなる。また、センシング動作によってセンス増幅器１３１、１３２と連結された２メモリセルアレイ１２１の一部ビットライン、及び第３メモリセルアレイ１２２の一部ビットラインは、ハイレバルＨとなる。しかし、前述したように第１メモリセルアレイ１１１に対するセンシング動作の完了後、第２メモリセルアレイ１２１及び第３メモリセルアレイ１２２の全ビットラインをプリチャージレベルＰとすることができる。図９に示されたビットラインＢＬのレベルを参照すれば、センス増幅器１３１、１３２に連結された第２メモリセルアレイ１２１のビットライン及び第３メモリセルアレイ１２２それぞれのビットラインは、ハイレバルＨからプリチャージレベルＰに変わることが分かる。
図１０乃至図１５は、本発明の半導体メモリ装置に適用される信号発生回路の一例を示す図である。信号発生回路を図８に示された信号を参照して説明すれば、次の通りである。
図１０は、ＰＢＬＳｉｊ信号を発生させる回路の一例を示す。図１０に示されたように、第１メモリセルアレイ選択信号ＰＢＬＳｉと第２メモリセルアレイ選択信号ＰＢＬＳｊとをＮＯＲ演算及び反転してＰＢＬＳｉｊ信号を発生させる。ＰＢＬＳｉｊ信号は、第１メモリセルアレイと第２メモリセルアレイのうちいずれか一つのメモリセルアレイが活性化されれば、ハイレバルを有する信号となる。
図１１は、第１分離制御信号ＰＩＳＯｉを発生させる回路の一例を示す。図示されたように、ＰＢＬＳｉｊ信号とＰＢＬＳｊＤ信号とをＮＯＲ演算及び反転して第１分離制御信号ＰＩＳＯｉを発生させる。ＰＢＬＳｊＤ信号は、第２メモリセルアレイ選択信号ＰＢＬＳｊを所定の区間だけ遅延させた信号である。
図８に示されたように、第１メモリセルアレイ選択信号ＰＢＬＳｉがハイレバルになれば、ＰＭＯＳトランジスタＰ１の制御電極に印加される信号がローレベルとなって、ＰＭＯＳトランジスタＰ１をターンオンさせる。これにより発生する第１分離制御信号ＰＩＳＯｉは、ハイレバルとなる。一方、ＰＢＬＳｊＤ信号は、センシング動作の完了後にもレベル変化が発生しないので、第１分離制御信号ＰＩＳＯｉは、ハイレバル状態を維持する。
一方、図１２は、第２分離制御信号ＰＩＳＯｊを発生させる回路の一例を示す。第１メモリセルアレイ選択信号ＰＢＬＳｉがハイレバルになれば、ＰＭＯＳトランジスタＰ２がターンオンされて、第２分離制御信号ＰＩＳＯｊもハイレバルとなる。
活性化された第１メモリセルアレイ１１０のセンシング動作が完了して、ビットライン対の間の電圧が十分に大きくなれば、ＰＢＬＳｉＤ信号がローレベルからハイレバルに変わる。この場合、図１２に示されたＰＭＯＳトランジスタＰ２がターンオフされ、ＮＭＯＳトランジスタＮ２がターンオンされる。したがって、発生する第２分離制御信号ＰＩＳＯｊは、ローレベルとなる。第２分離制御信号ＰＩＳＯｊがローレベルになれば、第２メモリセルアレイ１２０のビットラインとセンス増幅器とは分離される。
図１３及び図１４は、ＰＢＬＳｉＤ及びＰＢＬＳｊＤ信号を発生させるための回路の一例を示す。前記したセンシング開始信号ＰＳによってプルダウン信号ＬＡＮＧ及びプルアップ信号ＬＰＮＧのレベルが変わり、図示されたようにプルダウン信号ＬＡＮＧ及びプルアップ信号ＬＰＮＧを入力されて、ＮＡＮＤ演算及び反転してＰＳＤ信号を生成する。ＰＳＤ信号は、センシング開始信号ＰＳを所定の区間だけ遅延させた波形で生成される。ＰＳＤ信号は、センシング動作が十分に完了した後にレベルの変化が発生する。
ＰＢＬＳｉＤ信号は、第１メモリセルアレイ選択信号ＰＢＬＳｉとＰＳＤ信号とをＮＡＮＤ演算及び反転して生成され、ＰＢＬＳｊＤ信号は、第２メモリセルアレイ選択信号ＰＢＬＳｊとＰＳＤ信号とをＮＡＮＤ演算及び反転て生成される。
図１３のように第１メモリセルアレイ選択信号ＰＢＬＳｉが論理ハイの状態でＰＳＤ信号のレベルが変化することによって、ＰＢＬＳｉＤ信号は、論理ロー状態から論理ハイ状態に変化する。ＰＢＬＳｉＤ信号のレベルが変化することによって、第２分離制御信号ＰＩＳＯｊのレベル変化を制御できる。
一方、図１４において第２メモリセルアレイ選択信号ＰＢＬＳｊは、論理ロー状態であるので、ＰＳＤ信号のレベル変化にかかわらずＰＢＬＳｊＤ信号は、論理ロー状態を維持する。
図１５及び図１６は、第１プリチャージ信号ＰＥＱＢｉ及び第２プリチャージ信号ＢＥＱＢｊを発生させる回路図の一例を示す。図１５に示されたように、第１メモリセルアレイ選択信号ＰＢＬＳｉがハイレバルになれば、第１プリチャージ信号ＰＥＱＢｉはローレベルとなって、第１プリチャージ部のプリチャージ動作を解除させる。その後、センシング動作が完了した後にも第１プリチャージ部は、プリチャージ動作の解除を維持する。
しかし、図１６の場合、ＰＳＤ信号及びＰＢＬＳｉＤ信号がローレベルからハイレバルに変わることによって、第２プリチャージ信号ＢＥＱＢｊがローレベルからハイレバルに変わる。したがって、センシング動作が十分に完了した後に第２プリチャージ部が選択的にプリチャージ動作を行うことによって、第２メモリセルアレイの全ビットラインをプリチャージレベルさせる。
一方、図１７は、本発明の他の一面による半導体メモリ装置を示すブロック図である。図示されたように半導体メモリ装置は、センス増幅器２３０、カラム選択ゲート２４０、分離部２５１、２５２、プリチャージ部２６１、２６２、分離制御信号発生部２７１、２７２、及びプリチャージ信号発生部２８１、２８２を備える。
センス増幅器２３０は、第１メモリセルアレイ２１０のビットラインＢＬと第１メモリセルアレイ２１０と隣接する第２メモリセルアレイ２２０のビットライン／ＢＬとからなるビットライン対の間に連結される。ＣＳＬは、カラム選択ラインであって、カラム選択ゲート２４０を制御する信号を伝達する。前記信号によってカラム選択ゲート２４０がターンオンされて、ビットラインＢＬ、／ＢＬをそれぞれデータ入出力ラインＩＯ、／ＩＯと連結する。
分離部は、第１分離部２５１と第２分離部２５２とを備え、第１分離部２５１は、第１メモリセルアレイ２１０のビットラインＢＬとセンス増幅器２３０との連結を制御する。また、第２分離部２５２は、第２メモリセルアレイ２２０のビットライン／ＢＬとセンス増幅器２３０との連結を制御する。
プリチャージ部は、第１プリチャージ部２６１と第２プリチャージ部２６２とを備え、第１プリチャージ部２６１は、第１メモリセルアレイ２１０のビットラインＢＬをＶＢＬレベルにプリチャージさせる。また、第２プリチャージ部２６２は、第２メモリセルアレイ２２０のビットライン／ＢＬをＶＢＬレベルにプリチャージさせる。
一方、分離制御信号発生部２７１、２７２は、分離部２５１、２５２に印加される分離制御信号を発生させるが、分離制御信号発生部は、第１分離制御信号発生部２７１及び第２分離制御信号発生部２７２を備える。第１分離制御信号発生部２７１は、第１分離部２５１を制御する第１分離制御信号ＰＩＳＯｉを発生させ、第２分離制御信号発生部２７２は、第２分離部２５２を制御する第２分離制御信号ＰＩＳＯｊを発生させる。
一方、プリチャージ信号発生部は、第１プリチャージ信号発生部２８１及び第２プリチャージ信号発生部２８２を備える。第１プリチャージ信号発生部２８１は、第１プリチャージ部２６１を制御する信号ＰＥＱＢｉを発生させて、第１メモリセルアレイ２１０のビットラインＢＬをＶＢＬレベルにプリチャージさせる。また、第２プリチャージ信号発生部２８２は、第２プリチャージ部２６２を制御する信号ＢＥＱＢｊを発生させて、第２メモリセルアレイ２２０のビットライン／ＢＬをＶＢＬレベルにプリチャージさせる。
本発明の目的を達成するために、第１分離制御信号発生部２７１及び第２分離制御信号発生部２７２は、第１分離部２５１及び第２分離部２５２に分離制御信号をそれぞれ独立的に印加する。また、第１プリチャージ信号発生部２８１及び第２プリチャージ信号発生部２８２は、第１プリチャージ部２６１及び第２プリチャージ部２６２にプリチャージ信号をそれぞれ独立的に印加する。
特に、センシング動作よってビットライン対ＢＬ、／ＢＬの間の電圧差が発生した後、第２分離制御信号発生部２７２が発生する第２分離制御信号ＰＩＳＯｊは、レベル遷移が起こる。レベル遷移された第２分離制御信号ＰＩＳＯｊを入力されて、第２分離部２５２は、第２メモリセルアレイ２２０のビットライン／ＢＬとセンス増幅器２３０との連結を解除する。
また、センシング動作の完了後、第２プリチャージ信号発生部２８２が発生する第２プリチャージ信号ＢＥＱＢｊで、レベル遷移が起こる。レベル遷移された第２プリチャージ信号ＢＥＱＢｊを入力されて、第２プリチャージ部２６２は、第２メモリセルアレイ２２０のビットライン／ＢＬをプリチャージさせる。
前述したような動作によって、センシング動作の完了後に第２メモリセルアレイ２２０の全ビットラインはプリチャージレベルを有する。
一方、図１８は、本発明による半導体メモリ装置のビットライン制御方法を示すフローチャートである。
まず、第１メモリセルアレイのデータセンシング命令が行われる(Ｓ１)。データセンシング命令によって、第１メモリセルアレイのビットラインがセンス増幅器と連結される。また、第１メモリセルアレイと隣接する第２メモリセルアレイのビットラインがセンス増幅器と連結される(Ｓ２)。
また、第１メモリセルアレイ及び第２メモリセルアレイのビットラインのプリチャージが解除され(Ｓ３)、その後、データセンシング動作が行われる(Ｓ４)。
データセンシング動作が所定時間行われれば、センス増幅器に連結されるビットライン対の間に電圧差が発生する。データのリードができるように、電圧差が十分に発生してセンシング動作が完了すれば、第２メモリセルアレイとセンス増幅器との連結を解除する(Ｓ５)。また、センシング動作の完了後、第２メモリセルアレイのビットラインをプリチャージすることで、センス増幅器と連結された第２メモリセルアレイのビットラインをプリチャージレベルに変化させる(Ｓ６)。
前述したような半導体メモリ装置のビットライン制御方法において、第１メモリセルアレイのビットラインとセンス増幅器とを連結させる制御信号は、第２メモリセルアレイのビットラインとセンス増幅器とを連結させる制御信号と異なる信号であることが望ましい。
また、第１メモリセルアレイのビットラインのプリチャージ動作を制御する信号は、第２メモリセルアレイのビットラインのプリチャージ動作を制御する信号と異なる信号であることが望ましい。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
本発明は、半導体メモリ装置関連の技術分野に好適に用いられる。
折り畳みビットライン方式の半導体メモリ装置のセンシング動作を示す図である。 従来のオープンビットライン方式の半導体メモリ装置を示す回路図である。 オープンビットライン方式による半導体メモリ装置のセンシング動作の一例を示す図である。 オープンビットライン方式による半導体メモリ装置のセンシング動作の他の一例を示す図である。 オープンビットライン方式による半導体メモリ装置のセンシング動作のさらに他の一例を示す図である。 図２の半導体メモリ装置のセンシング動作を示す波形図である。 本発明によるオープンビットライン方式の半導体メモリ装置を示す回路図である。 本発明による半導体メモリ装置のセンシング動作を示すための波形図である。 本発明による半導体メモリ装置のセンシング動作後、ビットラインのレベルを示す図である。 メモリセルアレイ選択信号を論理演算する回路の一例を示す図である。 本発明の半導体メモリ装置に適用される第１分離制御信号を発生させる回路の一例を示す図である。 本発明の半導体メモリ装置に適用される第２分離制御信号を発生させる回路の一例を示す図である。 図１２の第２分離制御信号を制御する信号を発生させる回路図である。 図１１の第１分離制御信号を制御する信号を発生させる回路図である。 本発明の半導体メモリ装置に適用される第１プリチャージ信号を発生させる回路図である。 本発明の半導体メモリ装置に適用される第２プリチャージ信号を発生させる回路図である。 本発明の他の一面による半導体メモリ装置を示すブロック図である。 本発明による半導体メモリ装置のビットライン制御方法を示すフローチャートである。
符号の説明
１１０ 第１メモリセルアレイ
１２０ 第２メモリセルアレイ
１３０ センス増幅器
１４０ カラム選択ライン
１５１ 第１分離部
１５２ 第２分離部
１６１ 第１プリチャージ部
１６２ 第２プリチャージ部

Claims (23)

  1. オープンビットライン構造を有する半導体メモリ装置において、
    第１メモリセルアレイと、
    第２メモリセルアレイと、
    前記第１メモリセルアレイの第１ビットラインと前記第２メモリセルアレイの第２ビットラインとを備えるビットライン対と、
    前記ビットライン対の間に連結されるセンス増幅器と、
    第１制御信号に応答して、前記第１ビットラインと前記センス増幅器との連結を制御する第１回路と、
    第２制御信号に応答して、前記第２ビットラインと前記センス増幅器との連結を制御する第２回路と、
    第１プリチャージ信号に応答して、前記第１ビットラインを所定の電圧にプリチャージする第３回路と、
    第２プリチャージ信号に応答して、前記第２ビットラインを前記所定の電圧にプリチャージする第４回路と、を備え、
    活性化された前記第１メモリセルアレイに対するセンシング動作の完了後、前記第２回路は、前記第２ビットラインと前記センス増幅器との連結を解除し、前記第４回路は、前記センス増幅器との連結が解除された第２ビットラインをプリチャージさせることを特徴とする半導体メモリ装置。
  2. 前記第１回路は、
    前記第１ビットラインに連結される第１電極、前記センス増幅器に連結される第２電極、及び前記第１制御信号を入力される制御電極を備える第１トランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第２回路は、
    前記第２ビットラインに連結される第１電極、前記センス増幅器に連結される第２電極、及び前記第２制御信号を入力される制御電極を備える第２トランジスタを備えることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記第２制御信号は、
    前記センシング動作の完了後、前記第２トランジスタをターンオフさせることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第３回路は、
    前記第１ビットラインに連結される第１電極、前記所定の電圧に連結される第２電極、及び前記第１プリチャージ信号を入力される制御電極を備える第３トランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記第４回路は、
    前記第２ビットラインに連結される第１電極、前記所定の電圧に連結される第２電極、及び前記第２プリチャージ信号を入力される制御電極を備える第４トランジスタを備えることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記第２プリチャージ信号は、
    前記センシング動作の完了後、前記第４トランジスタをターンオンさせて、前記第２ビットラインを前記所定の電圧にプリチャージさせることを特徴とする請求項６に記載の半導体メモリ装置。
  8. オープンビットライン構造を有する半導体メモリ装置において、
    第１メモリセルアレイと、
    第２メモリセルアレイと、
    前記第１メモリセルアレイの第１ビットラインと前記第２メモリセルアレイの第２ビットラインとを備えるビットライン対と、
    前記ビットライン対の間に連結されるセンス増幅器と、
    第１制御信号を生成する第１回路と、
    第２制御信号を生成する第２回路と、
    前記第１制御信号に応答して、前記第１ビットラインと前記センス増幅器との連結及び前記第２ビットラインと前記センス増幅器との連結を独立的に制御する第３回路と、
    前記第２制御信号に応答して、前記第１ビットライン及び前記第２ビットラインを独立的にプリチャージさせる第４回路と、を備え、
    活性化された前記第１メモリセルアレイに対するセンシング動作の完了後、前記第２ビットラインと前記センス増幅器との連結は解除され、前記センス増幅器との連結が解除された第２ビットラインは、所定の電圧にプリチャージされることを特徴とする半導体メモリ装置。
  9. 前記第３回路は、
    前記第１ビットラインと前記センス増幅器との連結を制御する第１分離部と、
    前記第２ビットラインと前記センス増幅器との連結を制御する第２分離部と、を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第４回路は、
    前記第１ビットラインを前記所定の電圧にプリチャージさせる第１プリチャージ部と、
    前記第２ビットラインを前記所定の電圧にプリチャージさせる第２プリチャージ部と、を備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第１分離部は、
    前記第１ビットラインに連結される第１電極及び前記センス増幅器に連結される第２電極を備える第１トランジスタを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記第２分離部は、
    前記第２ビットラインに連結される第１電極及び前記センス増幅器に連結される第２電極を備える第２トランジスタを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第１回路は、
    前記第１トランジスタの制御電極に印加される第１分離制御信号を発生させる第１制御信号発生部と、
    前記第２トランジスタの制御電極に印加される第２分離制御信号を発生させる第２制御信号発生部と、を備え、
    前記第１分離制御信号及び前記第２分離制御信号は、前記第１制御信号を構成することを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第２トランジスタは、
    前記センシング動作の完了後、前記第２分離制御信号のレベル遷移に応答してターンオフされることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記第１プリチャージ部は、
    前記第１ビットラインに連結される第１電極及び前記所定の電圧に連結される第２電極を備える第３トランジスタを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  16. 前記第２プリチャージ部は、
    前記第２ビットラインに連結される第１電極及び前記所定の電圧に連結される第２電極を備える第４トランジスタを備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第２回路は、
    前記第３トランジスタの制御電極に印加される第１プリチャージ信号を発生させる第１プリチャージ信号発生部と、
    前記第４トランジスタの制御電極に印加される第２プリチャージ信号を発生させる第２プリチャージ信号発生部と、を備え、
    前記第１プリチャージ信号及び前記第２プリチャージ信号は、前記第２制御信号を構成することを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第４トランジスタは、
    前記センシング動作の完了後、前記第２プリチャージ信号のレベル遷移に応答してターンオンされて、前記第２ビットラインを前記所定の電圧にプリチャージさせることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. オープンビットライン構造を有し、第１メモリセルアレイの第１ビットラインと前記第１メモリセルアレイと隣接する第２メモリセルアレイの第２ビットラインとを備えるビットライン対の間に連結されるセンス増幅器を含む半導体メモリ装置のビットライン制御方法において、
    前記第１メモリセルアレイに対するデータ読み出し命令に応答して、前記ビットライン対の電圧差をセンシングする段階と、
    センシング動作の完了後、前記第２ビットラインと前記センス増幅器との連結を解除する段階と、
    前記センシング動作の完了後、前記第２ビットラインをプリチャージさせる段階と、を含むことを特徴とする半導体メモリ装置のビットライン制御方法。
  20. 前記センシング動作前に、
    前記第１ビットライン及び前記第２ビットラインを前記センス増幅器と連結する段階と、
    前記第１ビットライン及び前記第２ビットラインのプリチャージ動作を中止する段階と、をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置のビットライン制御方法。
  21. 前記第１ビットラインと前記センス増幅器との連結は、第１制御信号によって制御され、前記第２ビットラインと前記センス増幅器との連結は、前記第１制御信号と異なる第２制御信号によって制御されることを特徴とする請求項２０に記載の半導体メモリ装置のビットライン制御方法。
  22. 前記第１ビットラインのプリチャージ動作は、第１プリチャージ信号によって制御され、前記第２ビットラインのプリチャージ動作は、前記第１プリチャージ信号と異なる第２プリチャージ信号によって制御されることを特徴とする請求項２０に記載の半導体メモリ装置のビットライン制御方法。
  23. 前記第２ビットラインのプリチャージ動作は、
    前記第２ビットラインと前記センス増幅器との連結が解除された後、次のセンシング動作の実行前に行われることを特徴とする請求項１９に記載の半導体メモリ装置のビットライン制御方法。
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