KR20090088263A - 반도체 메모리 장치 및 그 장치에 이용되는 비트라인분리신호 생성 장치 - Google Patents

반도체 메모리 장치 및 그 장치에 이용되는 비트라인분리신호 생성 장치 Download PDF

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KR20090088263A
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신상훈
김관언
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주식회사 하이닉스반도체
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Abstract

본 발명은 두 개 이상의 뱅크가 칼럼 선택 신호를 공유하는 경우에 비트라인 분리 신호를 생성하는 반도체 장치에 관한 것으로서, 본 발명에 따른 반도체 장치는 블록 어드레스 신호와 칼럼 선택 신호를 조합하여 상기 칼럼 선택신호가 인에이블될 때 디스에이블되는 비트라인 분리신호를 제공하는 비트라인 분리신호 제공부; 및 상기 비트라인 분리신호에 응답하여 셀 어레이와 감지 증폭부의 비트라인을 연결 또는 분리하고, 비트라인이 연결될 때 비트라인에 실린 데이터를 증폭하는 감지 증폭 블럭;을 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 그 장치에 이용되는 비트라인 분리신호 생성 장치{Semiconductor Memory Devcie And Device Providing Bit Line Separation Signal Uisng Thereof}
본 발명은 반도체 장치에 관한 것으로서, 특히 두 개 이상의 뱅크가 칼럼 선택 신호를 공유하는 경우에 비트라인 분리 신호를 생성하는 반도체 장치에 관한 것이다.
최근 반도체 메모리 장치가 점점 소형화되고 고 집적화 됨에 따라 서로 다른 뱅크에서 하나의 칼럼 선택 신호를 공유해서 사용하는 방법이 고려되고 있다.
도 1은 칼럼 선택 신호 YI를 두 개의 뱅크가 공유하는 것을 간략히 나타낸 것이다.
도 1을 참조하면, 두 개의 뱅크(10, 12)가 나란히 형성되어 있고 두 뱅크에 각각 형성되어 있는 감지 증폭부(11, 13)에 동일한 칼럼 디코더에서 출력되는 칼럼 선택 신호 YI가 제공된다.
칼럼 디코더(10)는 리드 커맨드, 라이트 커맨드,및 버스트 신호를 입력받아 이들 중 최소한 하나가 인에이블될 때 소정 펄스 폭을 갖는 컬럼 펄스 신호를 생성 하고, 컬럼 펄스 신호와 칼럼 어드레스 CA를 조합하여 컬럼 펄스 신호의 펄스 폭에 대응되는 컬럼 선택 신호 YI로 출력한다. 상기 칼럼 디코더(10)는 이 기술분야에서 통상의 지식을 가진자에게는 자명한 사항이므로 자세한 설명은 생략하기로 한다.
상기 뱅크에는 다수의 메모리 셀 어레이와 다수의 감지 증폭부가 서로 반복하여 배치되어 있다.
도 2는 이러한 뱅크에서 상부, 하부에 존재하는 셀 어레이와 그 사이에 형성되어 있는 하나의 감지 증폭부를 도시한 것이다.
도 2를 참조하면, 상부 셀 어레이(10)와 하부 셀 어레이(11)가 감지 증폭블럭(30)을 공유하고 있고 비트라인 분리신호 BISH, BISL에 의해 제어된다. 셀 어레이들(10, 11) 사이에는 비트라인 분리부(31, 35), 프리차지부(32), 감지 증폭부(33), 칼럼 선택부(34) 등이 존재하는데 이를 통합하여 감지 증폭 블럭(30)이라고 부르기로 한다.
한편, 상기 비트라인 분리신호 BISH, BISL를 제공하는 비트라인 분리신호 제공부(20)는 분리신호 생성부(22) 및 분리신호 구동부(24)를 포함한다.
분리신호 생성부(22)는 셀 어레이(10, 11)에 대응되는 각각의 블록 어드레스 BA<0:1>를 입력받아 분리신호 BISHB, BISLB를 출력하고, 분리신호 구동부(24)는 분리신호 BISHB, BISLB를 반전 구동하여 감지 증폭부(30)에 제공한다.
여기서, 비트라인 분리신호 BISH, BISL는 블록 어드레스 BA<0:1>에 상응하며, 액티브 명령에 의해 인에이블되고 프리차지 명령에 의해 디스에이블된다. 예를 들어, 셀 어레이(10)에 대응되는 블록 어드레스 BA<0>이 인에이블 상태로 인가되 면, 비트라인 분리신호 BISH가 액티브 명령에 의해 인에이블되고 프리차지 명령에 의해 디스에이블된다. 이때, 셀 어레이(11)는 선택되지 않으므로 블록 어드레스 BA<1>은 디스에이블 상태로 인가되며 비트라인 분리신호 BISL은 디스에이블 상태를 유지한다.
상기 감지 증폭부(30)의 구성을 보다 상세히 살펴보면 아래와 같다.
상기 비트라인 분리 신호 BISH가 인에이블되면, 상기 비트라인 분리부(31)가 비트라인 분리신호 BISH에 의해 셀 어레이(10)와 감지 증폭부(33) 간의 비트라인 쌍 BL, BLB을 연결하고, 비트라인 분리부(35)가 비트라인 분리신호 BISL에 의해 셀 어레이(11)와 감지 증폭부(33) 간의 비트라인 BL, /BL을 분리한다. 즉, 감지 증폭부(33)는 셀 어레이(10)와 연결되고, 셀 어레이(11)와는 분리된다.
감지 증폭부(33)는 워드라인이 활성화되어 전달되는 셀 어레이(10)의 셀 데이터에 의해 발생하는 비트라인 쌍 BL, BLB의 전위차(Δ V)를 감지하고, 제어신호 RTO, SB에 의해 구동되어 비트라인 쌍 BL, BLB의 전위를 코아전압 VCORE과 접지전압 VSS로 증폭한다.
컬럼 선택부(34)는 컬럼 선택 신호 YI의 제어에 의해 비트라인 BL, BLB과 데이터 라인 SIO, SIOB를 연결시켜 증폭된 데이터들을 전송한다. 상기 증폭된 데이터를 로컬 입출력 라인과 글로벌 입출력 라인으로 전달된다.
그리고 이후 프리차지 명령이 인가되면 순차적으로 셀 어레이(10)에서 선택된 워드라인이 디스에이블되고, 제어신호 RTO, SB가 디스에이블되어 감지 증폭부(33)의 센싱 동작이 중지된다.
그리고, 프리차지부(32)가 비트라인 이퀄라이즈 신호 BLEQ가 인에이블되어 비트라인 BL, BLB를 비트라인 프리차지 전압 VBLP로 프리차지시키고 비트라인 BL, BLB를 이퀄라이즈 시킨다.
그런데 도 1에 도시된 것과 같이 칼럼 선택 신호 YI를 두 개의 뱅크(10, 11)가 공유하는 경우, 뱅크0(10)에서 데이터를 리드(read) 또는 라이트(write)하기 위해 칼럼 선택 신호를 인에이블시키는 경우 뱅크0의 칼럼 선택부(34)만이 턴 온 되는 것이 아니라 뱅크 1의 칼럼 선택부도 동일하게 동작하게 된다.
만약 이때 뱅크1(11)에서 액티브 동작이 일어나 비트라인이 전하 공유(charge sharing) 상태였다면, 비트라인 BL, BLB의 전하가 그대로 데이터 라인 SIO, SIOB까지 전달되어 셀에 있든 데이터가 파괴되거나, 나중에 뱅크 1(11)의 감지 증폭부가 턴 온 되었을 비트라인 BL, BLB가 충분한 전위차를 갖지 못해 데이터 페일(fail)을 유발할 가능성이 생기게 된다.
도 3은 페일이 발생하는 것을 나타낸 동작 파형도이다.
도 3을 참조하면, 뱅크0의 액티브 동작 후 뱅크1이 액티브 되면 뱅크1의 비트라인 분리신호 BISH_BK1, BISL_BK1 중 어느 하나는 오프된된다. 그리고 이때 뱅크0에 리드 명령 RD 또는 라이트 명령 WT가 인가되면 칼럼 선택 신호 YI가 도시된 것과 같이 인에이블된다. 이때 칼럼 선택 신호 YI는 뱅크1에도 공통으로 들어가므로 칼럼 선택 신호 YI가 인에이블될 때 마다 뱅크1의 비트라인이 데이터 라인과 연결되어 충분한 델타 V확보가 어렵게 되는 것이다.
본 발명은 두 개 이상의 뱅크가 하나의 칼럼 선택 신호를 공유하는 경우, 원하는 뱅크 외의 다른 뱅크가 칼럼 선택 신호에 의해 에러가 발생하는 것을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 어느 한 뱅크에서 라이트 또는 리드 동작을 수행하는 경우 다른 뱅크에 입력되는 비트라인 분리신호를 디스에이블시켜 데이터 페일이 발생하는 것을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 칼럼 어드레스가 인에이블되는 비트라인 분리신호를 디스에이블시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 블록 어드레스 신호와 칼럼 선택 신호를 조합하여 상기 칼럼 선택신호가 인에이블될 때 디스에이블되는 비트라인 분리신호를 제공하는 비트라인 분리신호 제공부; 및 상기 비트라인 분리신호에 응답하여 셀 어레이와 감지 증폭부의 비트라인을 연결 또는 분리하고, 비트라인이 연결될 때 비트라인에 실린 데이터를 증폭하는 감지 증폭 블럭;을 포함하는 것을 특징으로 한다.
여기서, 상기 비트라인 분리 신호 제공부는 상기 블록 어드레스 신호에 대응하여 반전 비트라인 분리 신호를 생성하는 비트라인 분리신호 생성부; 뱅크의 동작 여부를 표시하는 뱅크 인에이블 신호와 상기 칼럼 선택 신호를 조합하여 상기 비트라인 분리신호를 제어하는 제어신호를 생성하는 제어신호 생성부; 및 상기 반전 비 트라인 분리신호와 상기 제어신호를 조합하여 비트라인 분리신호를 출력하는 출력부;를 포함할 수 있다.
여기서, 상기 제어신호 생성부는 상기 뱅크 인에이블 신호가 디스에이블될 때 상기 제어신호를 인에이블시키는 것이 바람직하다.
상기 제어신호는 상기 인에이블되고 상기 칼럼 선택신호가 인에이블될 때는 디스에이블되는 것이 바람직하다.
상기 출력부는 상기 제어신호가 인에이블될 때 상기 비트라인 분리신호를 디스에이블시키는 것이 바람직하다.
상기 출력부는 상기 제어신호가 디스에이블될 때 상기 입력되는 반전 비트라인 분리신호를 반전하여 출력하는 것이 바람직하다.
상기 칼럼 선택 신호에 갈음하여 뱅크 리드 또는 뱅크 라이트 정보를 갖는 다른 신호가 입력될 수 있다.
상기 칼럼 선택 신호는 둘 이상의 뱅크에 공유되는 것이 바람직하다.
또한, 본 발명에 따른 비트라인 분리신호 생성 장치는 블록 어드레스 신호에 대응하여 반전 비트라인 분리 신호를 생성하는 비트라인 분리신호 생성부; 뱅크의 동작 여부를 표시하는 뱅크 인에이블 신호와 칼럼 선택 신호를 조합하여 상기 비트라인 분리신호를 제어하는 제어신호를 생성하는 제어신호 생성부; 및 상기 반전 비트라인 분리신호와 상기 제어신호를 조합하여 비트라인 분리신호를 출력하는 출력부;를 포함하는 것을 특징으로 한다.
상기 제어신호 생성부는 상기 뱅크 인에이블 신호가 디스에이블될 때 상기 제어신호를 인에이블시키는 것이 바람직하다.
상기 제어신호는 상기 인에이블되고 상기 칼럼 선택신호가 인에이블될 때는 디스에이블되는 것이 바람직하다.
상기 출력부는 상기 제어신호가 인에이블될 때 상기 비트라인 분리신호를 디스에이블시키는 것이 바람직하다.
상기 출력부는 상기 제어신호가 디스에이블될 때 상기 입력되는 반전 비트라인 분리신호를 반전하여 출력하는 것이 바람직하다.
상기 칼럼 선택 신호에 갈음하여 뱅크 리드 또는 뱅크 라이트 정보를 갖는 다른 신호가 입력될 수 있다.
본 발명에 의하면, 칼럼 어드레스를 공유하는 뱅크에서 어느 하나의 뱅크에서 리드 또는 라이트 동작을 수행하고 칼럼 어드레스 신호가 인에이블될 때 다른 뱅크의 비트라인 분리신호를 디스에이블 시킬 수 있다.
따라서 본 발명에 의하면 다른 뱅크의 동작으로 인한 데이터 페일을 방지할 수 있다.
본 발명은 칼럼 어드레스가 인에이블될 때 비트라인 분리신호를 디스에이블시키는 반도체 장치에 대해 기재한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 살펴보기로 한다.
도 4는 본 발명의 실시에 따른 반도체 장치에서 다수의 셀 어레이와 다수의 감지 증폭 블록을 포함하는 뱅크에서 하나의 감지 증폭 블럭(30)과 그 주위의 셀 어레이(10, 11) 및 상기 셀 어레이와 감지 증폭 블럭을 연결 및 분리하기 위한 비트라인 분리신호를 출력하는 비트라인 분리신호 제공부(20)를 도시한 것이다.
도 4를 참조하면, 상기 감지 증폭 블럭(30)은 상부 비트라인 분리부(31), 프리차지부(32), 감지 증폭부(33), 칼럼 선택부(34), 및 하부 비트라인 분리(35)를 포함하고, 상기 비트라인 분리신호 제공부(40)는 비트라인 분리신호 생성부(42), 제어신호 생성부(44) 및 비트라인 분리신호 출력부(46)를 포함한다.
상부 비트라인 분리부(31)는 상부 비트라인 분리신호 BISH에 응답하여 상부 메모리 셀 어레이(10)의 비트라인 BL, BLB와 감지 증폭부(33)를 분리 또는 연결하기 위해 2개의 NMOS 트랜지스터로 구성되며, 하부 비트라인 분리부(35)는 하부 비트라인 분리신호 BISL에 응답하여 하부 셀 어레이(11)의 비트라인을 감지 증폭부(33)와 연결하기 위한 2개의 NMOS 트랜지스터로 구성된다.
상기 프리차지부(32)는 이퀄라이즈 신호 BLEQ가 인에이블될 때 턴 온되어 비트라인 BL, BLB의 레벨이 같아지도록 하는 이퀄라이즈 트랜지스터와 상기 이퀄라이즈 신호가 인에이블될 때 턴 온되어 프리차지 전압 VBLP를 비트라인에 공급하는 2개의 트랜지스터를 포함한다.
상기 감지 증폭부(33)는 풀업 전원라인 RTO에 접속된 두 개의 풀업 PMOS 트랜지스터와 풀다운 전원라인 SB에 접속된 두 개의 풀다운 NMOS 트랜지스터가 크로스 접속된 래치 구조를 가지며, 감지증폭부(33) 인에이블 신호(미도시)가 활성되어 상기 SB와 RTO가 예정된 전압 레벨로 구동되면 비트라인 BL, BLB의 전압차를 감지하여 코아전압 레벨과 접지전압 레벨로 증폭한다.
상기 칼럼 선택부(34)는 칼럼 선택신호가 인에이블될 때 턴 온 되는 2개의 트랜지스터를 포함한다. 하나는 비트라인 BL에 연결되고, 다른 하는 비트라인 BLB에 연결된다. 따라서 칼럼 선택신호가 인에이블되면 비트라인 BL, BLB에 실린 데이터가 데이터 라인 SIO, SIOB로 전달된다.
상기 비트라인 분리신호 생성부(42)는 셀 어레이(10, 11)에 대응되는 각각의 블럭 어드레스 BA<0:1>를 입력받아 반전된 비트라인 분리신호 BISHB, BISLB를 생성하여 출력한다.
상기 제어신호 생성부(44)는 뱅크 인에이블 신호 BKEN과 칼럼 선택신호 YI를 조합하여 비트라인 분리신호의 출력을 제어하는 제어신호 CTRL을 출력한다. 상기 제어신호 생성부(44)는 칼럼 선택신호 YI가 인에이블될 때 뱅크 인에이블 신호 BKEN이 디스에이블되면, 제어신호 CTRL을 인에이블시킨다. 그리고 상기 뱅크 인에이블 신호 BKEN이 인에이블되고 칼럼 선택신호 YI가 인에이블되면 제어신호 CTRL을 디스에이블시킨다. 따라서 상기 제어신호 생성부(44)는 상기 뱅크 인에이블 신호 BK_EN과 칼럼 선택신호 YI를 입력으로 하는 낸드 게이트 NAND를 포함하는 것이 바람직하다. 즉, 다른 뱅크의 리드 또는 라이트 동작으로 인해 칼럼 선택 신호 YI가 입력될 때 뱅크 인에이블 신호 BK_EN은 디스에이블되고 제어신호 CTRL은 인에이블된다. 이때 제어신호 생성부(44)에 입력되는 칼럼 선택 신호 YI는 칼럼 디코더를 통해 출력되는 최종 신호일 필요는 없고 프리차지 신호와 같이 뱅크 리드나 라이트 정보를 갖는 어떤 다른 신호로도 구현이 가능하다.
상기 비트라인 분리신호 출력부(46)는 상기 반전된 비트라인 분리신호 BISHB, BISLB와 제어신호 CTRL을 입력받아 비트라인 분리신호 BISH, BISL을 출력한다. 상기 비트라인 분리신호 출력부(46)는 제어신호 CTRL이 인에이블될 때는 비트라인 분리신호 BISH, BISL을 디스에이블시키고, 상기 제어신호 CTRL이 디스에이블될 때에는 입력되는 반전 비트라인 분리신호 BISHB, BISLB를 반전하여 출력한다. 이러한 동작을 위해 상기 비트라인 분리신호 출력부(46)는 반전 상부 비트라인 분리신호 BISHB와 상기 제어신호 CTRL을 입력으로 하는 노아 게이트 NOR1과 반전 하부 비트라인 분리신호 BISLB와 상기 제어신호 CTRL을 입력으로 하는 노아 게이트 NOR2를 포함할 수 있다.
따라서 어느 한 뱅크에서 라이트 또는 리드 명령이 인가되어 칼럼 선택신호 YI가 인에이블될 때 다른 뱅크의 비트라인 분리신호 BISH, BISL은 디스에이블되어 셀 어레이와 감지 증폭 블럭이 연결되지 않고 따라서 전하 공유도 발생하지 않으므로 앞서 언급한 것과 같은 문제점도 발생하지 않게 된다.
예를 들어, 뱅크0에 리드 또는 라이트 명령이 인가되면, 상기 칼럼 선택 신호 YI가 인에이블되어 뱅크0과 뱅크1에 동시에 입력된다.
따라서, 뱅크0에서는 뱅크 인에이블 신호 BKEN와 칼럼 선택 신호 YI가 모두 인에이블되어 제어신호 CTRL이 디스에이블된다. 따라서 비트라인 분리신호 생성부에서 생성된 반전 비트라인 분리신호 BISHB, BISLB는 출력부(46)를 통해 반전되어 비트라인 분리신호 BISH, BISL로 출력된다.
반면에, 뱅크1에서는 뱅크 인에이블 신호 BKEN이 디스에이브되어 제어신호 CTRL이 인에이블된다. 따라서 출력부(46)로 입력된 반전 비트라인 분리신호 BISHB,, BISLB는 제어신호 CTRL에 의해 디스에이블되어 출력된다.
따라서 뱅크0에서는 칼럼 선택 신호 YI에 의해 칼럼 선택부(34)가 정상적으로 동작하여 비트라인 BL, BLB가 데이터 라인 SIO, SIOB와 정상적으로 연결되고 뱅크1에는 인에이블된 칼럼 선택 신호 YI가 입력된다고 하더라도 비트라인 분리신호 BISH, BISL이 디스에이블되어 셀 어레이가 감지 증폭부와 연결되지 않으므로 데이터의 전달은 일어나지 않는다. 따라서 종래에서와 같은 데이터 페일을 방지할 수 있다.
도 5는 이러한 반도체 장치의 동작 타이밍도를 도시한 것이다.
도 5를 참조하면, 칼럼 선택 신호 YI가 인에이블되면 뱅크1의 제어신호 CTRL_BK1은 칼럼 선택신호 YI가 인에이블되는 시점에 디스에이블된다.
뱅크1에 액티브 명령이 인가되면 비트라인 분리 신호 중 어느 하나 BISH_BK1은 액티브 명령이 인가되는 시점에 디스에이블되고 나머지 하나 BISL_BK1은 칼럼 선택 신호 YI가 인에이블되는 시점에서만 디스에이블된다.
따라서 뱅크0의 비트라인 BL_BK0, BLB_BK0과 뱅크1의 비트라인 BL_BK1, BLB_BK1 모두 정상적으로 동작하게 된다.
도 1은 두 개의 뱅크가 하나의 칼럼 선택 신호를 공유하는 일반적인 메모리 장치의 블럭도
도 2는 종래기술에 뱅크에 해당하는 감지 증폭 블럭과 비트라인 분리신호 제공부를 나타낸 도면
도 3은 종래기술에 의해 에러가 발생하는 것을 도시한 동작 파형도
도 4는 본 발명에 의한 감지 증폭 블럭과 비트라인 분리신호 제공부를 나타낸 도면
도 5는 본 발명에 반도체 장치의 동작 파형도

Claims (15)

  1. 블록 어드레스 신호와 칼럼 선택 신호를 조합하여 상기 칼럼 선택신호가 인에이블될 때 디스에이블되는 비트라인 분리신호를 제공하는 비트라인 분리신호 제공부; 및
    상기 비트라인 분리신호에 응답하여 셀 어레이와 감지 증폭부의 비트라인을 연결 또는 분리하고, 비트라인이 연결될 때 비트라인에 실린 데이터를 증폭하는 감지 증폭 블럭;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 비트라인 분리 신호 제공부는 상기 블록 어드레스 신호에 대응하여 반전 비트라인 분리 신호를 생성하는 비트라인 분리신호 생성부;
    뱅크의 동작 여부를 표시하는 뱅크 인에이블 신호와 상기 칼럼 선택 신호를 조합하여 상기 비트라인 분리신호를 제어하는 제어신호를 생성하는 제어신호 생성부; 및
    상기 반전 비트라인 분리신호와 상기 제어신호를 조합하여 비트라인 분리신호를 출력하는 출력부;를 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제어신호 생성부는 상기 뱅크 인에이블 신호가 디스에이블될 때 상기 제어신호를 인에이블시키는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제어신호는 상기 인에이블되고 상기 칼럼 선택신호가 인에이블될 때는 디스에이블되는 반도체 장치.
  5. 제 2항에 있어서,
    상기 출력부는 상기 제어신호가 인에이블될 때 상기 비트라인 분리신호를 디스에이블시키는 반도체 장치.
  6. 제 2항에 있어서,
    상기 출력부는 상기 제어신호가 디스에이블될 때 상기 입력되는 반전 비트라인 분리신호를 반전하여 출력하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 칼럼 선택 신호에 갈음하여 뱅크 리드 또는 뱅크 라이트 정보를 갖는 다른 신호가 입력되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 칼럼 선택 신호는 둘 이상의 뱅크에 공유되는 반도체 장치.
  9. 블록 어드레스 신호에 대응하여 반전 비트라인 분리 신호를 생성하는 비트라인 분리신호 생성부;
    뱅크의 동작 여부를 표시하는 뱅크 인에이블 신호와 칼럼 선택 신호를 조합하여 상기 비트라인 분리신호를 제어하는 제어신호를 생성하는 제어신호 생성부; 및
    상기 반전 비트라인 분리신호와 상기 제어신호를 조합하여 비트라인 분리신호를 출력하는 출력부;를 포함하는 것을 특징으로 하는 비트라인 분리신호 생성 장치.
  10. 제 9항에 있어서,
    상기 제어신호 생성부는 상기 뱅크 인에이블 신호가 디스에이블될 때 상기 제어신호를 인에이블시키는 비트라인 분리신호 생성 장치.
  11. 제 9항에 있어서,
    상기 제어신호는 상기 인에이블되고 상기 칼럼 선택신호가 인에이블될 때는 디스에이블되는 비트라인 분리신호 생성 장치.
  12. 제 9항에 있어서,
    상기 출력부는 상기 제어신호가 인에이블될 때 상기 비트라인 분리신호를 디 스에이블시키는 비트라인 분리신호 생성 장치.
  13. 제 9항에 있어서,
    상기 출력부는 상기 제어신호가 디스에이블될 때 상기 입력되는 반전 비트라인 분리신호를 반전하여 출력하는 비트라인 분리신호 생성 장치.
  14. 제 9항에 있어서,
    상기 칼럼 선택 신호에 갈음하여 뱅크 리드 또는 뱅크 라이트 정보를 갖는 다른 신호가 입력되는 비트라인 분리신호 생성 장치.
  15. 제 9항에 있어서,
    상기 칼럼 선택 신호는 둘 이상의 뱅크에 공유되는 비트라인 분리신호 생성 장치.
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* Cited by examiner, † Cited by third party
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KR20160099949A (ko) * 2015-02-13 2016-08-23 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
KR20190092224A (ko) * 2018-01-29 2019-08-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 차동 판독 전용 메모리(rom) 디바이스

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