KR100762904B1 - 뱅크 활성화 시점을 제어할 수 있는 반도체 메모리 장치 - Google Patents

뱅크 활성화 시점을 제어할 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 뱅크 활성화 시점을 제어할 수 있는 반도체 메모리 장치를 개시한다. 이 장치는, 컬럼 정보, 즉, 읽기, 쓰기, 및 프리차지 제어 신호를 이용하여 입출력 라인 쌍이 프리차지될 때만 뱅크를 활성화시킴으로써, 입출력 라인 쌍에 데이터가 실릴 때 뱅크 액티브 신호와 충돌하는 것을 방지할 수 있다.

Description

뱅크 활성화 시점을 제어할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR BANK ACTIVE TIME CONTROL}
도 1은 종래 기술에 따른 로컬 입출력 라인 쌍(LIO,LIOB)을 공유하는 스택 뱅크 구조의 반도체 메모리 장치를 나타내는 블럭도.
도 2는 도 1의 뱅크 활성화 시점과 입출력 라인 쌍(SIO,SIOB,LIO,LIOB)의 프리차지 시점을 설명하기 위한 파형도.
도 3은 본 발명에 따른 로컬 입출력 라인 쌍(LIO,LIOB)을 공유하는 스택 뱅크 구조의 반도체 메모리 장치를 나타내는 블럭도.
도 4는 도 3의 활성화 시점 제어부(400)의 일 예를 나타내는 회로도.
도 5는 도 4의 활성화 시점 제어부(400)에 의한 뱅크 활성화 시점과 입출력 라인 쌍(SIO,SIOB,LIO,LIOB)의 프리차지 시점을 설명하기 위한 파형도.
도 6은 도 3의 활성화 시점 제어부(400)의 다른 예를 나타내는 회로도.
도 7은 도 6의 활성화 시점 제어부(400)에 의한 뱅크 활성화 시점과 입출력 라인 쌍(SIO,SIOB,LIO,LIOB)의 프리차지 시점을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 뱅크 활성화 시점을 제어할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 입력 또는 출력되는 데이터 값에 따라 각 입출력 라인에 걸리는 전압의 전위가 달라지며, 반도체 메모리 장치에서 읽거나 쓰는 작업이 끝날 때 모든 입출력 라인을 특정한 레벨의 프리차지(precharge) 전압으로 변환하여 다음 입출력 명령을 기다리게 된다.
이때, 데이터를 전달하는 세그먼트 입출력 라인 쌍(SIO,SIOB)과 로컬 입출력 라인 쌍(LIO,LIOB)은 각각 다른 프리차지 전압을 가지며, 도 1에 도시된 바와 같이, 뱅크 활성화 제어부(10)에서 제공되는 뱅크 활성화 신호에 응답하여 입출력 라인 연결 제어부(20)는 연결 제어 신호를 출력하고, 이 연결 제어 신호에 의해 입출력 라인 연결부(30)는 읽기 또는 쓰기 명령이 들어오기 전까지 두 라인 쌍(SIO,SIOB,LIO,LIOB)이 모두 로컬 입출력 라인 쌍(LIO,LIOB)의 프리차지 전압을 갖도록 세그먼트 입출력 라인 쌍(SIO,SIOB)과 로컬 입출력 라인 쌍(LIO,LIOB)을 연결한다.
하지만, 하나의 컬럼 제어부(40)에 의해 제어되고 로컬 입출력 라인 쌍(LIO,LIOB)을 공유하는 스택 뱅크(stack bank) 구조의 경우, 종래의 뱅크 활성화 제어부(10)를 사용하여 각 뱅크(BANK0,BANK1)를 제어하게 되면, 도 2에 도시된 바와 같이, 한 뱅크에서 읽은 데이터가 로컬 입출력 라인 쌍(LIO,LIOB)으로 나올 때 로컬 입출력 라인 쌍(LIO,LIOB)을 서로 공유하고 있는 다른 뱅크의 액티브 신호가 인에이블될 수 있으며, 이러한 인에블된 액티브 신호와 데이터의 타이밍 충돌이 인 하여 로컬 입출력 라인 쌍(LIO,LIOB)의 프리차지 전압의 변화가 발생하여 데이터 오류를 유발할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 입출력 라인 쌍이 프리차지될 때만 뱅크 액티브 신호를 인에이블시킴으로써, 입출력 라인 쌍의 프리차지 전압을 일정하게 유지시키고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 메모리 셀에 연결되는 제 1 입출력 라인 쌍이 로우 및 컬럼 정보에 따라 제 2 입출력 라인 쌍에 연결되어 데이터를 입출력하는 반도체 메모리 장치에 있어서, 상기 로우 정보를 입력받아서 상기 제 1 및 제 2 입출력 라인 쌍이 프리차지될 때 특정 뱅크를 활성화시키기 위한 뱅크 활성화 신호를 제공하는 뱅크 활성화 제어부; 상기 컬럼 정보를 이용하여 상기 뱅크 활성화 신호가 인에이블되는 시점을 제어하는 활성화 시점 제어부; 상기 컬럼 정보와 상기 뱅크 활성화 신호를 입력받아서 상기 데이터의 입출력을 위해 상기 제 1 입출력 라인 쌍과 상기 제 2 입출력 라인 쌍간의 연결을 제어하는 입출력 라인 연결 제어부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제 2 입출력 라인 쌍은 다수의 뱅크에 공유되도록 배치됨이 바람직하다.
상기 구성에서, 상기 활성화 시점 제어부는 상기 컬럼 정보로써 리드, 라이트, 및 프리차지 명령이 인가될 때 발생하는 리드, 라이트, 및 프리차지 활성화 신 호를 이용하여 상기 뱅크 활성화 신호를 인에이블시킴이 바람직하다.
상기 구성에서, 상기 활성화 시점 제어부는, 상기 컬럼 정보를 가진 신호를 반전하는 제 1 인버터; 상기 컬럼 정보를 가진 신호와 상기 제 1 인버터의 출력 신호의 상태에 따라 상기 뱅크 활성화 신호의 전달 여부를 결정하는 트랜스미션 게이트; 상기 뱅크 활성화 신호와 상기 트랜스미션 게이트에서 전달된 신호를 앤드 조합하는 앤드 게이트; 상기 앤드 게이트의 출력 신호를 반전하여 상기 트랜스미션 게이트의 출력 노드로 전달하는 제 2 인버터; 및 상기 앤드 게이트의 출력 신호를 반전하여 상기 뱅크 활성화 신호로 출력하는 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 활성화 시점 제어부는 상기 컬럼 정보로써 리드, 라이트, 및 프리차지 명령이 인가될 때 발생하는 리드, 라이트, 및 프리차지 활성화 신호가 내부 동작에 맞게 지연된 신호를 이용하여 상기 뱅크 활성화 신호를 인에이블시킴이 바람직하다.
상기 구성에서, 상기 활성화 시점 제어부는, 상기 뱅크 활성화 신호의 상태에 따라 제 1 노드의 전위를 상승시키는 PMOS 트랜지스터; 상기 뱅크 활성화 신호의 상태에 따라 상기 제 1 노드와 제 2 노드 사이의 전류 경로를 형성시키는 NMOS 트랜지스터; 상기 컬럼 정보를 가진 신호의 상태에 따라 제 2 노드의 전위를 하강시키는 NMOS 트랜지스터; 및 상기 제 1 노드의 전위를 래치하여 상기 뱅크 활성화 신호로 출력하는 래치;를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로써 도 3의 구조가 개시되며, 본 발명의 실시 예는 컬럼 정보, 즉, 읽기, 쓰기, 및 프리차지 제어 신호를 이용하여 입출력 라인 쌍이 프리차지될 때만 뱅크를 활성화시킴으로써, 입출력 라인 쌍에 데이터가 실릴 때 뱅크 액티브 신호와 충돌하는 것을 방지할 수 있다.
구체적으로, 도 3의 실시 예는 다수의 셀 블럭(CELL BLOCK)과 이에 연결되는 다수의 비트라인 감지증폭기(BLSA)를 각각 포함하는 뱅크들(BANK0,BANK1)이 다수의 로컬 입출력 라인 쌍(LIO,LIOB)을 공유하는 스택 뱅크 구조를 가지며, 하나의 컬럼 제어부(100)가 뱅크들(BANK0,BANK1)의 읽기, 쓰기, 및 프리차지 동작을 제어한다.
그리고, 각 뱅크(BANK0,BANK1)에는 워드 라인(WL)이 활성화됨에 따라 셀 블럭(CELL BLOCK)에 입출력되는 데이터의 경로를 제공하는 세그먼트 입출력 라인 쌍(SIO,SIOB)이 배치되며, 이 세그먼트 입출력 라인 쌍(SIO,SIOB)과 다수의 로컬 입출력 라인 쌍(LIO,LIOB)을 연결하는 다수의 입출력 라인 연결부(200)가 세그먼트 입출력 라인 쌍(SIO,SIOB)과 로컬 입출력 라인 쌍(LIO,LIOB)이 연결되는 부분에 위치한다.
또한, 각 입출력 라인 연결부(200)는 로우 정보 ROW를 입력받아서 특정 뱅크를 활성화시키기 위한 뱅크 활성화 신호 BANK_ACT를 제공하는 뱅크 활성화 제어부(300), 컬럼 제어부(100)에서 제공되는 컬럼 제어 신호 COLUMN_CTRL를 입력받아서 뱅크 활성화 신호 BANK_ACT가 인에이블되는 시점을 제어하여 뱅크 활성화 신호 BANK_ACTO로 출력하는 활성화 시점 제어부(400), 및 뱅크 활성화 신호 BANK_ACTO와 컬럼 제어 신호 COLUMN_CTRL를 입력받아서 데이터의 입출력을 위해 세그먼트 입출 력 라인 쌍(SIO,SIOB)과 로컬 입출력 라인 쌍(LIO,LIOB)간의 연결을 제어하는 입출력 라인 연결 제어부(500)에 의해 연결 동작이 제어된다.
여기서, 활성화 시점 제어부(400)는 뱅크 활성화 신호 BANK_ACTO가 세그먼트 입출력 라인 쌍(SIO,SIOB)과 로컬 입출력 라인 쌍(LIO,LIOB)이 프리차지될 때 인에이블되도록 제어하며, 이러한 활성화 시점 제어부(400)는 아래와 같은 실시 예로 구성될 수 있다.
일 예로, 활성화 시점 제어부(400)는 도 4에 도시된 바와 같이, 컬럼 정보인 이전 컬럼 제어 신호 PRE_COLUMN_CTRL를 반전하는 인버터(IV1), 이전 컬럼 제어 신호 PRE_COLUMN_CTRL와 인버터(IV1)의 출력 신호의 상태에 따라 뱅크 활성화 신호 BANK_ACT의 전달 여부를 결정하는 트랜스미션 게이트(TG), 뱅크 활성화 신호 BANK_ACT와 트랜스미션 게이트(TG)에서 전달된 신호를 앤드 조합하는 앤드 게이트(AN), 앤드 게이트(AN)의 출력 신호를 반전하여 트랜스미션 게이트(TG)의 출력 노드로 전달하는 인버터(IV2), 및 앤드 게이트(AN)의 출력 신호를 반전하여 뱅크 활성화 신호 BANK_ACTO로 출력하는 인버터(IV3)로 구성될 수 있다. 여기서, 이전 컬럼 제어 신호 PRE_COLUMN_CTRL는 읽기 명령, 쓰기 명령, 또는 프리차지 명령이 인가됨에 따라 발생하는 신호이며, 이러한 컬럼 정보를 가진 신호 PRE_COLUMN_CTRL가 컬럼 제어부(100)에서 내부 동작에 맞게 지연되어 컬럼 제어 신호 COLUMN_CTRL로 제공된다.
이러한 구성을 갖는 활성화 시점 제어부(400)는 이전 컬럼 제어 신호 PRE_COLUMN_CTRL가 인에이블되는 시점에 뱅크 활성화 신호 BANK_ACTO를 인에이블시 킨다. 즉, 도 5에 도시된 바와 같이, 이전 컬럼 제어 신호 PRE_COLUMN_CTRL가 내부 동작에 맞게 지연되기 전에는 세그먼트 및 로컬 입출력 라인 쌍(SIO,SIOB,LIO,LIOB)이 프리차지 상태이고, 이러한 프리차지 상태에서 뱅크 활성화 신호 BANK_ACTO가 인에이블됨으로써, 세그먼트 및 로컬 입출력 라인 쌍(SIO,SIOB,LIO,LIOB)에 데이터가 실릴 때 오류가 발생하는 것을 줄일 수 있다.
활성화 시점 제어부(400)는 다른 예로, 도 6에 도시된 바와 같이, 뱅크 활성화 신호 BANK_ACT의 상태에 따라 노드(ND1)의 전위를 상승시키는 PMOS 트랜지스터(PM), 뱅크 활성화 신호 BANK_ACT의 상태에 따라 노드(ND1)와 노드(ND2) 사이의 전류 경로를 형성시키는 NMOS 트랜지스터(NM1), 컬럼 정보 COLUMN인 컬럼 제어 신호 COLUMN_CTRL의 상태에 따라 노드(ND2)의 전위를 하강시키는 NMOS 트랜지스터(NM2), 노드(ND1)의 전위를 래치하고 뱅크 활성화 신호 BANK_ACTO로 출력하는 래치(LAT)로 구성될 수 있다.
이러한 구성을 갖는 활성화 시점 제어부(400)는 컬럼 제어 신호 COLUMN_CTRL가 인에이블 상태일 때 뱅크 활성화 신호 BANK_ACTO를 디스에이블시키고, 컬럼 제어 신호 COLUMN_CTRL가 디스에이블 상태일 때 뱅크 활성화 신호 BANK_ACTO를 인에이블시킨다. 즉, 도 7에 도시된 바와 같이, 컬럼 제어 신호 COLUMN_CTRL가 인에이블되어 로컬 입출력 라인 쌍(LIO,LIOB)에 데이터가 실릴 때 뱅크 활성화 신호 BANK_ACTO는 디스에이블 상태를 유지하고, 로컬 입출력 라인 쌍(LIO,LIOB)에 실린 데이터가 입출력된 이후 프리차지 구간에서 뱅크 활성화 신호 BANK_ACTO가 인에이블된다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 스택 뱅크 구조에 적용되어 입출력 라인 쌍이 프리차지될 때 뱅크 활성화 신호를 인에이블시킴으로써, 입출력 라인 쌍에 데이터가 실릴 때 뱅크 활성화 신호에 의해 데이터 오류가 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 스택 뱅크 구조가 아닌 일반적인 반도체 메모리 장치에서 각 뱅크의 컬럼 정보를 해당 뱅크의 활성화 시점에 이용함으로써, 입출력 라인 쌍에 데이터가 실릴 때 뱅크 활성화 신호에 의해 데이터 오류가 발생하는 것을 방지할 수 있는 효과가 있다.
이와 같이, 본 발명은 입출력 라인 쌍이 프리차지될 때 뱅크를 활성화시킴으로써, 한 뱅크에서 입출력되는 데이터가 동일한 뱅크 또는 다른 뱅크를 활성화시키기 위한 뱅크 활성화 신호와 충돌하여 생기는 데이터 오류 유발을 방지할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (6)

  1. 비트 라인 쌍에 연결되는 제 1 입출력 라인 쌍이 로우 및 컬럼 정보에 따라 제 2 입출력 라인 쌍에 연결되어 데이터를 입출력하는 반도체 메모리 장치에 있어서,
    상기 로우 정보를 입력받아서 상기 제 1 및 제 2 입출력 라인 쌍이 프리차지될 때 특정 뱅크를 활성화시키기 위한 뱅크 활성화 신호를 제공하는 뱅크 활성화 제어부;
    상기 컬럼 정보를 이용하여 상기 뱅크 활성화 신호가 인에이블되는 시점을 제어하는 활성화 시점 제어부;
    상기 컬럼 정보와 상기 뱅크 활성화 신호를 입력받아서 상기 데이터의 입출력을 위해 상기 제 1 입출력 라인 쌍과 상기 제 2 입출력 라인 쌍간의 연결을 제어하는 입출력 라인 연결 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 입출력 라인 쌍은 다수의 뱅크에 공유되도록 배치됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 활성화 시점 제어부는 상기 컬럼 정보로써 리드, 라이트, 및 프리차지 명령이 인가될 때 발생하는 리드, 라이트, 및 프리차지 활성화 신호를 이용하여 상기 뱅크 활성화 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 활성화 시점 제어부는,
    상기 컬럼 정보를 가진 신호를 반전하는 제 1 인버터;
    상기 컬럼 정보를 가진 신호와 상기 제 1 인버터의 출력 신호의 상태에 따라 상기 뱅크 활성화 신호의 전달 여부를 결정하는 트랜스미션 게이트;
    상기 뱅크 활성화 신호와 상기 트랜스미션 게이트에서 전달된 신호를 앤드 조합하는 앤드 게이트;
    상기 앤드 게이트의 출력 신호를 반전하여 상기 트랜스미션 게이트의 출력 노드로 전달하는 제 2 인버터; 및
    상기 앤드 게이트의 출력 신호를 반전하여 상기 뱅크 활성화 신호로 출력하는 제 3 인버터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 활성화 시점 제어부는 상기 컬럼 정보로써 리드, 라이트, 및 프리차지 명령이 인가될 때 발생하는 리드, 라이트, 및 프리차지 활성화 신호가 내부 동작에 맞게 지연된 신호를 이용하여 상기 뱅크 활성화 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 활성화 시점 제어부는,
    상기 뱅크 활성화 신호의 상태에 따라 제 1 노드의 전위를 상승시키는 PMOS 트랜지스터;
    상기 뱅크 활성화 신호의 상태에 따라 상기 제 1 노드와 제 2 노드 사이의 전류 경로를 형성시키는 제 1 NMOS 트랜지스터;
    상기 컬럼 정보를 가진 신호의 상태에 따라 제 2 노드의 전위를 하강시키는 제 2 NMOS 트랜지스터; 및
    상기 제 1 노드의 전위를 래치하여 상기 뱅크 활성화 신호로 출력하는 래치 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051178A (ko) * 1995-12-28 1997-07-29 김광호 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR19990055767A (ko) * 1997-12-27 1999-07-15 김영환 다중 뱅크 제어장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051178A (ko) * 1995-12-28 1997-07-29 김광호 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR19990055767A (ko) * 1997-12-27 1999-07-15 김영환 다중 뱅크 제어장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100933684B1 (ko) 2007-12-27 2009-12-23 주식회사 하이닉스반도체 반도체 소자

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