KR20060065249A - 반도체메모리소자 - Google Patents

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KR20060065249A
KR20060065249A KR1020040104048A KR20040104048A KR20060065249A KR 20060065249 A KR20060065249 A KR 20060065249A KR 1020040104048 A KR1020040104048 A KR 1020040104048A KR 20040104048 A KR20040104048 A KR 20040104048A KR 20060065249 A KR20060065249 A KR 20060065249A
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이성준
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주식회사 하이닉스반도체
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Abstract

본 발명은 용도에 따라 물리적 변경없이 고속동작을 지원하거나, 데이터의 높은 신뢰성을 지원할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 읽기신호, 또는 쓰기신호의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성수단; 피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하기 위한 리셋신호 생성수단; 상기 셋-신호 및 상기 리셋-신호에 응답하여 출력신호를 생성하고, 상기 출력신호를 셋신호 생성수단에 상기 피드백 컬럼선택신호로 인가하기 위한 신호 생성수단; 및 펄스폭 선택신호에 응답하여 상기 출력신호가 갖는 활성화 펄스폭을 조절하여 출력하기 위한 출력제어부를 구비하는 반도체메모리소자를 제공한다.
컬럼선택신호, 펄스폭, 용도, 고주파, 신뢰성

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적으로 반도체메모리소자의 메모리셀 데이터가 글로벌 라인으로 전달되기까지의 경로를 간략화하여 도시한 도면.
도 2는 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 3은 본 발명의 제1 실시예에 따른 반도체메모리소자 내 컬럼선택신호 생성부의 내부 회로도.
도 4는 본 발명의 제2 실시 예에 따른 반도체메모리소자 내 컬럼선택신호 생성부의 내부 회로도.
도 5는 제1 실시예에 따른 컬럼선택신호 생성부 내 펄스폭 조절부(240)의 내부 회로도.
도 6은 도 5의 펄스폭 조절부의 동작 파형도.
도 7은 본 발명의 제1 및 제2 실시예에 따른 반도체메모리소자가 고속동작을 지원하는 경우에 따른 동작 파형도.
도 8은 본 발명의 제1 및 제2 실시 예에 따른 반도체메모리소자가 높은 신뢰성을 갖는 데이터을 공급하는 경우에 따른 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
600 : 출력 제어부
240, 620 : 펄스폭 조절부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 용도에 따라 물리적 변경없이 고속동작을 지원하거나, 데이터의 높은 신뢰성을 지원할 수 있는 반도체메모리소자에 관한 것이다.
도 1은 일반적으로 반도체메모리소자의 메모리셀 데이터가 글로벌 라인으로 전달되기까지의 경로를 간략화하여 도시한 도면이다.
도 1를 참조하면, 일반적인 반도체메모리소자는 단위메모리셀(1)과, 단위메모리셀(1)의 데이터를 인가받기 위한 비트라인 쌍(BLB, /BLT)과, 균등화신호(bleq)에 응답하여 비트라인 쌍(BLB, /BLT)을 프리차지전압 VBLP로 프리차지 시키고, 균등화시키기 위한 비트라인 균등화/프리차지부(3)와, 비트라인 쌍(BLB, /BLT)의 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기(2)와, 입/출력될 데이터의 전송을 위한 글로벌라인 쌍(lio, /lio)과, 컬럼선택신호(ys)에 응답하여 비트라인 쌍(BLB, /BLT)과 데이터버스 쌍(lio, /lio)을 연결시키기 위한 게이트(4)와, 라인 프리차지신호(liopcg)에 응답하여 데이터버스 쌍(lio, /lio)을 프리차지시키기 위한 라인 프리차지부(5)와, 메인 감지증폭기 구동신호(MAE)에 응답하여 데이터버스 쌍(lio, /lio)의 데이터를 감지 및 증폭하기 메인 감지증폭기(6)를 구비한다.
다음에서는 도 1을 참조하여 메모리셀의 데이터를 읽는 과정을 간략히 살펴보도록 한다.
먼저, 워드라인(WL)이 활성화되면 이에 연결된 메모리셀(1)의 데이터가 비트라인 쌍(BLB, /BLT)에 미세전압으로 인가된다.
이어, 비트라인 감지증폭기(2)에 의해 감지 및 증폭된 비트라인 쌍(BL, /BL)의 데이터는 컬럼선택신호(ys)에 의해 액티브된 게이트(4)를 통해 데이터버스 쌍(lio, /lio)으로 전송된다.
이어, 활성화된 메인 감지증폭기 구동신호(MAE)에 응답하여 메인 감지증폭기(6)가 데이터버스 쌍(lio, /lio)의 전압레벨 차이를 감지하여 증폭하여 글로벌 라인(도면에 도시 되지 않음)으로 전송한다.
반도체메모리소자는 전술한 바와 같은 과정을 통해 데이터를 입/출력하게 되는데, 그 중 컬럼선택신호의 펄스폭은 소자의 동작 주파수에 큰 영향을 미치기 때문에, 이에 의해 소자의 동작속도 및 신뢰성이 결정된다.
즉, 컬럼선택신호는 비트라인 쌍의 데이터를 글로벌라인 쌍으로 전달을 제어하기 위한 신호로서, 컬럼선택신호의 펄스폭이 길어지면 비트라인 쌍의 데이터가 글로벌라인 쌍으로 충분히 인가되므로 고속동작의 지원은 어려우나 데이터의 신뢰성이 높아지며, 컬럼선택신호의 펄스폭이 짧아지면 글로벌라인 쌍으로 데이터가 인가되는데 소요되는 시간을 줄일 수 있어 데이터의 신뢰성은 상대적으로 낮아지나 고속동작의 지원이 가능하다.
그러므로, 다음에서는 컬럼선택신호(YS)를 생성하는 블록에 대해 도면을 통해 살펴보도록 한다.
도 2는 종래기술에 따른 반도체메모리소자의 블록 구성도로서, 특히 컬럼선택신호 생성부의 내부 회로도를 도시한 것이다.
도 2를 참조하면, 종래기술에 따른 컬럼선택신호 생성부는 읽기신호(iRD) 또는 쓰기신호(iWT)의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성부(10)와, 피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하기 위한 리셋신호 생성부(20)와, 셋-신호 및 리셋-신호에 응답하여 컬럼선택신호(YS)를 생성하고, 리셋신호 생성부(20)에 피드백 컬럼선택신호를 인가하기 위한 신호 생성부(30)를 구비한다.
신호 생성부(30)는 셋-신호에 응답하여 정출력을 활성화시키고, 리셋-신호에 응답하여 정출력을 비활성화시키기 위한 RS 래치부(32)와, RS 래치부(32)의 정출력을 버퍼링하여 출력하기 위한 버퍼(buf1)를 구비한다. 그리고 RS 래치부(32)는 크로스 커플드된 제1 및 제2 낸드게이트(ND2, ND3)로 구현된다.
셋신호 생성부(10)는 읽기신호(iRD) 또는 쓰기신호(iWT)의 활성화 시 출력신호를 활성화시키기 위한 논리합게이트(OR1)와, 논리합게이트(OR1)의 출력신호를 지연시키고 반전시켜 출력하기 위한 반전/지연부(12)와, 논리합게이트(OR1)의 출력신호와 반전/지연부(12)의 출력신호를 입력으로 가져 셋-신호를 출력하기 위한 낸드게이트(ND1)를 구비한다.
리셋신호 생성부(20)는 RS 래치부(32)의 정출력을 피드백 입력받아 이를 소정시간 지연시키기 위한 지연부(22)와, 지연부(22)의 출력신호를 지연시키고 반전시켜 출력하기 위한 반전/지연부(24)와, 지연부(22) 및 반전/지연부(24)의 출력신호를 입력으로 가져 리셋-신호로 출력하기 위한 낸드게이트(ND4)를 구비한다.
참고적으로, RS 래치부(32)의 정출력은 리셋신호 생성부(20)에 인가되는 피드백 컬럼선택신호를 의미한다.
컬럼선택신호 생성부의 동작을 살펴보면, 읽기신호(iRD), 또는 쓰기신호(iWT)가 인가되면 셋신호 생성부(10)가 이에 응답하여 반전/지연부(12)가 갖는 지연시간 만큼의 활성화 펄스폭을 갖는 셋-신호를 생성한다. 따라서, 신호 생성부(30)는 셋-신호에 응답하여 컬럼선택신호(YS)를 활성화시킨다.
이어, 리셋신호 생성부(20)는 RS 래치부(32)의 정신호를 지연부(22)의 지연량만큼 지연시킨 뒤, 반전/지연부(24)가 갖는 지연량 만큼의 활성화 펄스폭을 갖는 리셋-신호를 생성한다. RS 래치부(32)가 리셋-신호의 활성화에 응답하여 컬럼선택신호(YS)를 비활성화시킨다.
이와같이 컬럼선택신호 생성부에 의해 생성되는 컬럼선택신호의 활성화 펄스폭은 지연부의 지연량에 의해 물리적으로 고정되는 것을 알 수 있다.
따라서, 현재와 같이 고속동작이 요구되는 추세에 의해 지연부의 지연량은 고속동작을 지원하기 위해 데이터의 판별이 가능한 범위 내에서의 최소한의 시간을 갖도록 설계된다.
그러나, 소자의 용도에 따라 서버에 사용되는 경우에는 고속동작 보다는 데 이터의 높은 신뢰성이 요구되어지는데, 전술한 바와 같이 제품의 생산 후 컬럼선택신호의 펄스폭은 고정되기 때문에, 사용자의 요구에 따라 이를 조정할 수 없다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 용도에 따라 물리적 변경없이 고속동작을 지원하거나, 데이터의 높은 신뢰성을 지원할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 읽기신호, 또는 쓰기신호의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성수단; 피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하기 위한 리셋신호 생성수단; 상기 셋-신호 및 상기 리셋-신호에 응답하여 출력신호를 생성하고, 상기 출력신호를 셋신호 생성수단에 상기 피드백 컬럼선택신호로 인가하기 위한 신호 생성수단; 및 펄스폭 선택신호에 응답하여 상기 출력신호가 갖는 활성화 펄스폭을 조절하여 출력하기 위한 출력제어부를 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 읽기신호, 또는 쓰기신호의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성수단; 피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하되, 펄스폭 선택신호에 응답하여 리셋-신호의 활성화시점을 조절하는 리셋신호 생성수단; 및 상기 셋-신호 및 상기 리셋-신호에 응 답하여 컬럼선택신호를 생성하고, 상기 리셋신호 생성수단에 상기 피드백 컬럼선택신호를 인가하기 위한 신호 생성수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
(제1 실시 예)
도 3은 본 발명의 제1 실시예에 따른 반도체메모리소자 내 컬럼선택신호 생성부의 내부 회로도이다.
도 3을 참조하면, 본 발명의 제1 실시 예에 따른 컬럼선택신호 생성부는 읽기신호(iRD) 또는 쓰기신호(iWT)의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성부(100)와, 피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하되, 펄스폭 선택신호(X4)에 응답하여 리셋-신호의 활성화시점을 조절하는 리셋신호 생성부(200)와, 셋-신호 및 리셋-신호에 응답하여 컬럼선택신호(YS)를 생성하고, 이를 리셋신호 생성부(200)에 피드백 컬럼선택신호를 인가하기 위한 신호 생성부(300)를 구비한다.
그리고 리셋신호 생성부(200)는 신호 생성부의 피드백 컬럼선택신호를 입력받아 이를 소정시간 지연시키기 위한 지연부(220)와, 펄스폭 선택신호(X4)에 응답하여 지연부(220)의 출력신호가 추가 지연을 갖도록 하거나, 추가 지연없이 출력되도록 하는 펄스폭 조절부(240)와, 펄스폭 조절부(240)의 출력신호를 지연시키고 반 전시켜 출력하기 위한 반전/지연부(260)와, 펄스폭 조절부(240) 및 반전/지연부(260)의 출력신호를 입력으로 가져 리셋-신호로 출력하기 위한 낸드게이트(ND5)를 구비한다.
이와같이, 제1 실시예에 따른 컬럼선택신호 생성부를 구비하는 반도체메모리소자는 컬럼선택신호(YS)를 비활성화시키기 위한 리셋-신호의 활성화 시점을 펄스폭 선택신호(X4)를 통해 조절하므로서, 물리적 변경없이 용도에 따라 고속동작 및 높은 신뢰성을 갖는 데이터를 지원할 수 있다.
구체적으로 살펴보면, 컬럼선택신호 생성부는 리셋신호 생성부(200) 내 펄스폭 조절부(240)를 더 구비하고, 펄스폭 선택신호(X4)의 활성화 여부에 따라 입력된 지연부(220)의 출력신호를 추가적으로 지연시키거나, 지연부(220)의 출력신호를 지연없이 출력시킨다.
즉, 펄스폭 선택신호(X4)에 의해 지연부(220)의 출력신호가 추가적인 지연을 가지고 출력되게 되면 펄스폭 조절부(240)가 갖는 지연량 만큼 리셋-신호의 활성화 시점이 늦춰지므로, 컬럼선택신호(YS)의 펄스폭이 지연부(220)만의 지연을 갖고 생성된 경우에 비해 확장되는 것이다.
따라서, 본 발명의 제1 실시 예에 따른 컬럼선택신호 생성부를 구비하는 반도체메모리소자는 고속동작의 지원이 필요한 경우 지연부만의 지연을 활성화 펄스폭으로 갖는 컬럼선택신호가 생성되도록 하며, 서버에 사용되어 데이터의 높은 신뢰성이 요구되는 경우에는 펄스폭 선택신호를 통해 컬럼선택신호의 펄스폭이 지연부 뿐만 아니라 펄스폭 조절부의 지연량 만큼 추가적으로 확장되도록 한다.
(제2 실시 예)
도 4는 본 발명의 제2 실시 예에 따른 반도체메모리소자 내 컬럼선택신호 생성부의 내부 회로도이다.
도면에 도시된 바와 같이, 본 발명의 제2 실시 예에 따른 컬럼선택신호 생성부는 종래의 컬럼선택신호 생성부(도 1참조)에 출력 제어부(600)를 더 구비하는 것을 알 수 있다.
출력 제어부(600)는 펄스폭 선택신호(X4)에 따라 RS 래치부(500)의 출력신호가 추가지연을 가지고 출력되거나, 지연없이 출력되도록 하기 위한 펄스폭 조절부(620)와, 펄스폭 조절부(620)의 출력신호와 RS 래치부(500)의 출력신호를 입력으로 갖는 논리합게이트(OR2)를 구비한다.
참고적으로, 셋신호 생성부(300)와, 리셋신호 생성부(400)와, RS 래치부(500)는 종래와 동일하므로, 이에 대한 구체적인 언급은 생략하도록 한다.
전술한 바와 같이 제2 실시 예에 따른 반도체메모리소자는 종래의 컬럼선택신호 생성부의 출력노드에 출력제어부(600)를 더 구비하고, 펄스폭 선택신호(X4)에 따라 RS 래치부(500)의 정출력의 비활성화 시점을 펄스폭 조절부(620)가 갖는 지연만큼 늦추거나 지연없이 출력하므로서, 컬럼선택신호(YS)의 활성화 펄스폭을 조절한다.
그러므로, 제2 실시 예에 따른 반도체메모리소자는 물리적 변경없이 펄스폭 선택신호의 인가만으로 소자의 용도에 따라 컬럼선택신호의 펄스폭을 조절하여, 고속동작 또는 높은 신뢰성을 갖는 데이터에 대한 요구를 지원한다.
도 5는 제1 실시예에 따른 컬럼선택신호 생성부 내 펄스폭 조절부(240)의 내부 회로도이다.
도 5를 참조하면, 펄스폭 조절부(240)는 입력신호(IN)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 펄스폭 조절신호(X4)를 입력으로 갖는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력신호를 지연시키기 위한 지연부(242)와, 입력신호(IN)와 지연부(242)의 출력신호를 입력으로 갖는 앤드게이트(AD1)를 구비한다.
도 6은 도 5의 펄스폭 조절부(240)의 동작 파형도로서, 이를 참조하여 펄스폭 조절부(240)의 동작을 살펴보도록 한다.
먼저, 펄스폭 선택신호(X4)가 비활성화된 경우, 펄스폭 조절부(240)는 입력신호(IN)를 추가적 지연없이 출력신호(OUT)로 바로 출력시키는 것을 알수 있다. 이때, 지연부(242)의 출력신호(extd)는 입력신호(IN)와 관계없이 비활성화되는데, 이는 펄스폭 선택신호(X4)의 비활성화에 의해 지연부(242)에 입력신호(IN)가 전달되지 못하기 때문이다.
그리고 펄스폭 선택신호(X4)가 활성화 되면, 펄스폭 조절부(240)는 입력신호(IN)의 활성화 시점에 출력신호(OUT)가 활성화시키며, 지연부(242)의 출력신호(extd)의 비활성화 시점에 출력신호(OUT)를 비활성 것을 알 수 있다.
즉, 펄스폭 조절부(240)는 펄스폭 선택신호(X4)에 응답하여 입력신호(IN)를 추가 지연없이 출력시키거나, 또는 추가적 지연을 통해 출력신호(OUT)의 펄스폭을 확장하여 출력한다.
참고적으로, 제2 실시 예에 따른 컬럼선택신호 생성부 내 펄스폭 조절부(620)도 도 5에 도시된 바와 같은 구성을 가지며, 도 6에 도시된 바와 같은 동작을 동일하게 갖는다.
그러므로, 이와같이 제1 및 제2 실시예에 따른 컬럼선택신호 생성부는 각각 다른 위치에 펄스폭 조절부(240, 620)를 구비하나, 펄스폭 선택신호(X4)에 따라 컬럼선택신호(YS)의 펄스폭이 조절되는 동일한 동작을 갖는 것을 알 수 있다.
다음에서는 제1 및 제2 실시 예에 따른 컬럼선택신호 생성부를 갖는 반도체메모리소자의 용도에 따른 동작을 도면을 참조하여 살펴보도록 한다.
도 7은 본 발명의 제1 및 제2 실시예에 따른 반도체메모리소자가 고속동작을 지원하는 경우에 따른 동작 파형도로서, 도 7 및 도 1을 참조하여 동작을 살펴보도록 한다. 참고적으로, 본 반도체메모리소자가 고속동작을 지원하도록 펄스폭 선택신호(X4)를 비활성시킨다.
먼저, 액티브 커맨드(ACT)와 함께 로우 어드레스가 인가되면, 로우 어드레스에 응답하여 해당 워드라인(WL)이 활성화된다. 그리고 활성화된 워드라인(WL)에 연결된 메모리셀(1)의 데이터가 비트라인 쌍(BLB, /BLT)에 미세전압(1/2VCC 및 1/2VCC + dV, 1/2VCC 및 1/2VCC - dV; 프리차지 전압이 1/2VCC인 경우)으로 인가된다.
이어, 비트라인 감지증폭기(2)는 비트라인 쌍(BLB, /BLT)의 전압레벨 차이를 감지하여 증폭시킨다.
이어, 인가된 읽기커맨드(RD)에 의해 읽기신호(iRD)가 활성화된다.
즉, 컬럼선택신호 생성부가 읽기신호(iRD)에 응답하여 컬럼선택신호(YS)를 활성화시키므로, 게이트(4)는 컬럼선택신호(YS)의 활성화 구간 동안 비트라인 쌍(BLB, /BLT)과 데이터버스 쌍(lio, /lio)을 연결시킨다. 이때, 컬럼선택신호(YS)의 활성화 동안 비트라인 쌍(BLB, /BLT) 및 데이터버스 쌍(lio, /lio) 사이에 차지 쉐어링(Charge Sharing)이 이루어져, 정 데이터버스(lio)가 부 데이터버스(/lio)에 대해 △V만큼의 전압 차이를 갖게된다.
이어, 메인 감지증폭기 구동신호(MAE)에 의해 메인 감지증폭기(6)가 액티브되어 데이터버스 쌍(lio, /lio) 사이의 전압레벨 차이를 감지하고, 이를 증폭하여 글로벌라인(도면에 도시되지 않음)으로 출력한다.
도 8은 본 발명의 제1 및 제2 실시 예에 따른 반도체메모리소자가 높은 신뢰성을 갖는 데이터을 공급하는 경우에 따른 동작 파형도로서, 펄스폭 선택신호(X4)가 활성화된 경우이다.
이를 도 7의 동작 파형도와 비교하여 보면 동일한 동작을 갖되, 컬럼선택신호(YS)의 펄스폭 'b'가 도 7의 펄스폭 'a'보다 긴 것을 알 수 있다.
이는 펄스폭 선택신호(X4)의 활성화에 의한 것으로, 컬럼선택신호 생성부가 펄스폭 선택신호(X4)에 응답하여 펄스폭 조절부(240, 600)가 갖는 지연량 만큼 컬럼선택신호(YS)의 펄스폭을 확장하여 출력하기 때문이다.
한편, 전술한 바와 같이 펄스폭 선택신호(YS)의 펄스폭이 길어지기 때문에, 정 데이터버스(lio)이 부 데이터버스(/lio)에 비해 갖는 전압레벨의 차이가 △V + α여서, 도 7의 경우보다 + α만큼 큰 것을 알 수 있다.
이와같이, 데이터버스 쌍(lio, /lio)의 전압레벨 차이가 커지면, 메인 감지증폭기(6)에 의해 보다 잘 데이터가 판별되기 때문에 데이터의 신뢰성이 향상된다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 고속동작에 대한 요구, 혹은 데이터의 높은 신뢰성에 대한 요구에 따라, 펄스폭 선택신호의 인가하여 컬럼선택신호의 펄스폭을 조절하므로 동작 주파수를 변경하여 요구를 만족시킨다.
따라서, 본 발명에 따른 반도체메모리소자는 물리적인 변경없이도 고속동작에 대한 요구, 또는 높은 신뢰성을 갖는 데이터에 대한 요구를 만족시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 물리적 변경없이 신호의 입력을 통해 반도체메모리소자의 동작 주파수를 변경하여 고속동작에 대한 요구, 또는 높은 신뢰성을 갖는 데이터에 대한 요구를 각각 만족시킨다.

Claims (6)

  1. 읽기신호, 또는 쓰기신호의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성수단;
    피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하되, 펄스폭 선택신호에 응답하여 리셋-신호의 활성화시점을 조절하는 리셋신호 생성수단; 및
    상기 셋-신호 및 상기 리셋-신호에 응답하여 컬럼선택신호를 생성하고, 상기 리셋신호 생성수단에 상기 피드백 컬럼선택신호를 인가하기 위한 신호 생성수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 리셋신호 생성수단은,
    상기 신호 생성수단읜 피드백 컬럼선택신호를 입력받아 이를 소정시간 지연시키기 위한 제1 지연부와,
    상기 펄스폭 선택신호에 응답하여 상기 제1 지연부의 출력신호가 추가 지연을 갖도록 하거나, 추가 지연없이 출력되도록 하는 펄스폭 조절부와,
    상기 펄스폭 조절부의 출력신호를 지연시키고 반전시켜 출력하기 위한 반전/지연부와,
    상기 펄스폭 조절부 및 상기 반전/지연부의 출력신호를 입력으로 가져 상기 리셋-신호로 출력하기 위한 제1 낸드게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 펄스폭 조절부는,
    상기 제1 지연부의 출력신호를 반전시키기 위한 인버터와,
    상기 인버터의 출력신호와 상기 펄스폭 선택신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호를 입력으로 가져 출력신호를 생성하기 위한 앤드게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 읽기신호, 또는 쓰기신호의 활성화에 응답하여 셋-신호를 생성하기 위한 셋신호 생성수단;
    피드백 컬럼선택신호에 응답하여 리셋-신호를 생성하기 위한 리셋신호 생성수단;
    상기 셋-신호 및 상기 리셋-신호에 응답하여 출력신호를 생성하고, 상기 출 력신호를 셋신호 생성수단에 상기 피드백 컬럼선택신호로 인가하기 위한 신호 생성수단; 및
    펄스폭 선택신호에 응답하여 상기 출력신호가 갖는 활성화 펄스폭을 조절하여 출력하기 위한 출력제어부
    를 구비하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 출력제어부는
    상기 펄스폭 선택신호에 따라 상기 신호 생성수단의 출력신호가 추가지연을 가지고 출력되거나, 지연없이 출력되도록 하기 위한 펄스폭 조절부와,
    상기 펄스폭 조절부의 출력신호와 상기 신호 생성수단의 출력신호를 입력으로 갖는 논리합게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 펄스폭 조절부는,
    상기 신호 생성수단의 출력신호를 반전시키기 위한 인버터와,
    상기 인버터의 출력신호와 상기 펄스폭 조절신호를 입력으로 갖는 낸드게이 트와,
    상기 낸드게이트의 출력신호를 지연시키기 위한 지연부와,
    상기 신호 생성수단 및 상기 지연부의 출력신호를 입력으로 가져 출력신호를 출력하기 위한 앤드게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
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