KR100921828B1 - 반도체 소자와 그의 구동 방법 - Google Patents

반도체 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단과, 상기 소오스 리셋신호를 상기 제1 및 제2 내부클럭신호에 동기화시켜 최종 리셋신호로서 생성하기 위한 최종 리셋신호 생성수단을 구비하는 반도체 소자를 제공한다.
Figure R1020080040895
리셋신호, 셋업 타임, 출력인에이블 신호

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자에서 도메인 크로싱 동작을 수행하는 출력 인에이블 신호 생성 회로의 리셋신호를 생성하기 위한 리셋신호 생성회로와 리셋신호 생성방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 외부클럭신호에 응답하여 외부로부터 데이터를 입력받고, 내부클럭신호에 응답하여 내부에 저장된 데이터를 외부로 출력한다. 즉, 반도체 소자 내부에서는 데이터를 출력하는데 있어서 외부클럭신호가 아닌 내부클럭신호를 이용한다. 데이터 입장에서 보면 외부클럭신호에 동기화되어 입력된 데이터가 내부클럭신호에 동기화되어 출력되는 것이다. 이렇듯, 데이터를 전달하는 클럭신호가 어떤 클럭신호에서 다른 클럭 신호로 바뀌는 것을 "도메인 크로싱(domain crossing)"이라 한다.
반도체 소자 내에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로가 구비되어 있으며, 이러한 회로 중에는 출력 인에이블 신호 생성 회로가 있다. 출력 인에이블 신호 생성 회로는 외부클럭신호에 동기화되어 전달된 읽기명령을 내부클럭신호에 도메인 크로싱하여 출력 인에이블 신호로서 생성한다. 이렇게 도메인 크로싱이 완료된 출력인에이블 신호는 출력될 데이터가 마치 외부클럭신호에 동기화되고 카스 레이턴시(CAS Latency)에 맞게 출력될 수 있도록 해준다. 카스 레이턴시는 외부클럭신호의 한 주기를 단위 시간으로, 읽기명령이 인가되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있다.
한편, 외부클럭신호와 내부클럭신호 사이에는 반도체 소자 내의 지연 요소로 인하여 스큐가 발생할 수 있으며, 반도체 소자 내에는 이를 보상해주기 위한 내부클럭신호 생성회로를 구비하고 있다. 내부클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)등이 있다. 본 명세서에는 내부클럭신호로 지연 고정 루프에서 생성되는 DLL 클럭신호를 일례로 사용하기로 한다.
도 1은 기존 반도체 소자의 출력 인에이블 신호 생성 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 출력 인에이블 신호 생성 회로는 카운터 리셋신호 생성부(110)와, 초기화부(120)와, DLL클럭 카운팅부(130)와, 지연 모델부(140)와, 외부클럭 카운팅부(150), 래칭부(160), 및 비교부(170)를 구비하고 있다.
카운터 리셋신호 생성부(110)는 리셋신호(RST_OE)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 DLL 클럭카운터 리셋신호(RST_DLL)를 생성한다. 여기서, 리셋신 호(RST_OE)는 외부명령신호인 칩 셀렉트(Chip Select, /CS) 신호와, 로우 어드레스 스트로브(Row Address Strobe, /RAS) 신호와, 컬럼 어드레스 스트로브(Colunm Address Strobe, /CAS) 신호, 및 라이트 인에이블(Write Enable, /WE) 신호를 디코딩(decoding)하여 활성화되거나 지연 고정 루프의 락킹(locking) 동작 완료 시점 등에서 활성화된다.
초기화부(120)는 카스 레이턴시(CL)에 대응하는 초기 카운팅 값을 DLL클럭 카운팅부(130)에 제공한다. 아래 [표 1]는 카스 레이턴시(CL) 3에서 카스 레이턴시(CL) 6에 대응하는 초기 카운팅 값과 그에 따라 초기화부(120)에서 출력되는 신호(S<0:2>)를 나타내고 있다. 카스 레이턴시(CL)에 대응하는 초기 카운팅 값은 설계에 따라 변할 수 있다.
CL 초기 카운팅 값 S<2> S<1> S<0>
3 4 5 6 5 4 3 2 1 1 0 0 0 0 1 1 1 0 1 0
DLL클럭 카운팅부(130)는 DLL 클럭카운터 리셋신호(RST_DLL)에 응답하여 리셋되고, 초기화부(120)의 출력신호(S<0:2>)에 대응하는 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)에 응답하여 카운팅 동작을 수행한다. 예컨데, 카스 레이턴시(CL) 3에 대응하여 초기 카운팅 값이 5로 설정되면, DLL클럭 카운팅부(130)는 DLL 클럭신호(CLK_DLL)에 응답하여 5에서부터 카운팅되는 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 생성한다. 그리고, 카스 레이턴시(CL) 4에 대응하여 초기 카운팅 값이 4로 설정되면, DLL클럭 카운팅부(130)는 DLL 클럭신호(CLK_DLL)에 응답하여 4에서부터 카운팅되는 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 생성한다. 즉, DLL클럭 카운팅부(130)는 카스 레이턴시(CL)에 따라 설정된 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)에 응답하여 카운팅 동작을 수행한다. 여기서, DLL클럭 카운팅부(130)는 일반적인 카운터 회로(counter circuit)로 구성된다.
지연 모델부(140)는 도메인 크로싱 회로에서 외부클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL) 사이의 지연 차이 값을 모델링(modeling)한 것으로, DLL 클럭카운터 리셋신호(RST_DLL)를 비동기(asynchronous) 지연 시간만큼 지연시켜 외부 클럭카운터 리셋신호(RST_EXT)를 생성한다.
외부클럭 카운팅부(150)는 외부 클럭카운터 리셋신호(RST_EXT)에 응답하여 리셋되고 외부클럭신호(CLK_EXT)에 응답하여 카운팅 동작을 수행한다. 여기서, 외부클럭 카운팅부(150)의 초기 카운팅 값은 0으로 셋팅되며, 외부클럭 카운팅부(150)는 일반적인 카운터 회로로 구성된다.
래칭부(160)는 읽기명령(RD)에 응답하여 외부클럭 카운팅부(150)의 출력신호인 외부클럭 카운팅 값(CNT_EXT<0:2>)를 래칭(latching)하고, 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>)으로서 출력한다.
비교부(170)는 DLL클럭 카운팅 값(CNT_DLL<0:2>)과 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>)을 비교하여 두 값이 동일해 지는 시점에 출력인에이블 신호(OE)를 활성화시킨다. 이때, 출력되는 출력인에이블 신호(OE)는 DLL 클럭신호(CLK_DLL)에 동기화된 신호로서 카스 레이턴시(CL) 정보를 가지고 있다. 참고로, 출력인에이블 신호(OE)는 나중에 버스트 랭스(burst length) 정보와 함께 데이터를 출력하는데 사용된다.
도 2는 도 1의 출력 인에이블 신호 생성 회로에 관련된 신호들을 설명하기 위한 타이밍도이다. 도 2에는 외부클럭신호(CLK_EXT)와, DLL 클럭신호(CLK_EXT)와, 리셋신호(RST_OE)와, DLL 클럭카운터 리셋신호(RST_DLL)와, 외부 클럭카운터 리셋신호(RST_EXT)와, DLL클럭 카운팅 값(CNT_DLL<0:2>)과, 외부클럭 카운팅 값(CNT_EXT<0:2>)과, 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>), 및 출력인에이블 신호(OE)가 도시되어 있다. 설명의 편의를 위해 카스레이턴시(CL)가 3인 경우를 예로 설명하기로 한다. 즉, [표 1]에 따라 DLL클럭 카운팅부(130)의 초기 카운팅 값은 5로 설정된다.
도 1과 도 2를 참조하면, 카운터 리셋신호 생성부(110)는 논리'하이(high)'에서 논리'로우(low)'로 천이하는 DLL 클럭신호(CLK_DLL)의 폴링 에지(falling edge)에 응답하여 논리'로우'로 활성화되는 리셋신호(RST_OE)를 래칭(latching)하고 DLL 클럭카운터 리셋신호(RST_DLL)로서 출력한다. DLL클럭 카운팅부(130)는 DLL 클럭카운터 리셋신호(RST_DLL)에 응답하여 초기 카운팅 값인 5에서부터 DLL 클럭신호(CLK_DLL)에 따라 카운팅 동작을 수행한다. 즉, DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 5에서부터 카운팅되는 DLL클럭 카운팅 값(CNT_DLL<0:2>)이 생성된다.
한편, DLL 클럭카운터 리셋신호(RST_DLL)는 지연모델부(140)에서 지연되고, 외부 클럭신호(CLK_EXT)의 로우 레벨에서 래칭되어 외부 클럭카운터 리셋신호(RST_EXT)가 된다. 외부클럭 카운팅부(150)는 외부 클럭카운터 리셋신호(RST_EXT)에 응답하여 초기 카운팅 값인 0에서부터 외부클럭신호(CLK_EXT)에 따라 카운팅 동작을 수행한다. 즉, 외부클럭 카운팅부(150)는 외부클럭신호(CLK_EXT)의 라이징 에지에 응답하여 0에서부터 카운팅되는 외부클럭 카운팅 값(CNT_EXT<0:2>)을 생성한다.
이때, 읽기명령(RD)이 인가되면 래칭부(160)는 외부클럭 카운팅 값(CNT_EXT<0:2>)인 2를 래칭한다. 즉, 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>)은 2가 된다. 이어서, 비교부(170)는 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>)과 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 비교하여 DLL클럭 카운팅 값(CNT_DLL<0:2>)이 2가 되는 시점에 출력인에이블 신호(OE)를 활성화시키게 된다.
이하, 본 발명을 통해 개선하고자 하는 카운터 리셋신호 생성부(110)에 대하여 좀더 자세히 알아보도록 한다.
도 3은 도 1의 카운터 리셋신호 생성부(110)를 설명하기 위한 회로도이다.
도 3을 참조하면, 카운터 리셋신호 생성부(110)는 제1 디 플립플롭(310)과 제2 디 플립플롭(330)을 구비한다. 제1 및 제2 디 플립플롭(310, 330)은 일반적인 디 플립플롭(D Flip Flop, DFF)으로써, 입력되는 신호를 클럭 신호의 라이징 에지(rising edge) 또는 폴링 에지에 동기화시켜 출력한다.
제1 디 플립플롭(310)은 입력되는 리셋신호(RST_OE)를 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 출력하고, 제2 디 플립플롭(330)은 입력되는 제1 디 플립플롭(310)의 출력신호(DF_OUT)를 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 DLL 클럭카운터 리셋신호(RST_DLL)로서 출력한다.
도 4는 도 3의 카운터 리셋신호 생성부(110)와 관련된 신호들을 설명하기 위한 타이밍도이다. 도 4에는 DLL 클럭신호(CLK_DLL)와, 리셋신호(RST_OE)와, 제1 디 플립플롭(310, 도 3참조)의 출력신호(DF_OUT), 및 DLL 클럭카운터 리셋신호(RST_DLL)가 도시되어 있다.
도 3과 도 4를 참조하면, 리셋신호(RST_OE)가 논리'로우'로 활성화되고 제1 디 플립플롭(310)은 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 리셋신호(RST_OE)를 래칭하여 출력한다. 제2 디 플립플롭(330)는 다시 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 제1 디 플립플롭(310)의 출력신호(DF_OUT)를 래칭하여 DLL 클럭카운터 리셋신호(RST_DLL)로서 출력한다.
여기서, DLL클럭 카운팅부(130, 도 1참조)는 DLL 클럭카운터 리셋신호(RST_DLL)에 의하여 리셋이 풀리게 되고, 이후 DLL 클럭신호(CLK_DLL)의 라이징 에지 즉, ㉠시점부터 카운팅 동작을 수행하게 된다.
도 5는 도 3의 카운터 리셋신호 생성부(110)와 관련하여 문제가 발생하는 부분을 설명하기 위한 타이밍도로서, 리셋신호(RST_OE)가 도 4에서 보다 늦게 활성화되는 경우를 도시하였다.
도 3 내지 도 5를 참조하면, 리셋신호(RST_OE)가 DLL 클럭신호(CLK_DLL)의 폴링 에지 근처에서 논리'로우'로 활성화된다. 즉, 리셋신호(RST_OE)는 DLL 클럭신호(CLK_DLL)에 대응하여 셋업 타임(setup time)이 부족하게 된다. 한편, 디 플립 폴롭의 특성상 충분한 셋업 타임을 확보하지 못한 입력 신호는 그 출력 신호가 늦어지는 현상이 발생한다. 때문에, 셋업 타임이 부족한 리셋신호(RST_OE)는 제1 디 플립플롭(310)을 지나 늦게 활성화되는 현상이 발생한다. 즉, 제1 디 플립플롭(310)의 출력신호(DF_OUT)가 늦게 활성화된다. 이어서, 제1 디 플립플롭(310)의 출력신호(DF_OUT)도 셋업 타임이 부족하게 제2 디 플립플롭(330)에 인가될 수 있으며, 제2 디 플립플롭(330)의 출력신호인 DLL 클럭카운터 리셋신호(RST_DLL)가 늦게 활성화되는 현상이 발생한다. 이렇게 늦게 활성화되는 DLL 클럭카운터 리셋신호(RST_DLL)는 DLL클럭 카운팅부(130, 도 1참조)를 ㉠시점이 아닌 ㉡시점에 동작시키는 문제점을 유발한다.
또한, 늦게 활성화되는 DLL 클럭카운터 리셋신호(RST_DLL)가 DLL클럭 카운팅부(130)를 ㉠시점에 동작시킨다 하더라도 아래와 같은 문제점이 발생한다.
다시 도 1과 도 2를 참조하면, 지연 모델부(140)는 도메인 크로싱 회로에서 외부클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL) 사이의 지연 차이 값을 모델링(modeling)한 것으로, DLL 클럭카운터 리셋신호(RST_DLL)를 비동기(asynchronous) 지연시간만큼 지연시켜 외부 클럭카운터 리셋신호(RST_EXT)를 생성한다. 즉, 도 2의 외부 클럭카운터 리셋신호(RST_EXT)도 DLL 클럭카운터 리셋신호(RST_DLL)가 늦게 활성화된 만큼 지연되어 활성화된다. 때문에 읽기명령(RD)가 인가되기 전에 외부클럭 카운팅부(150)를 활성화시키지 못하는 문제점이 발생할 수 있다. 만약, 읽기명령(RD)이 늦게 인가되어 위와 같은 문제점이 발생하지 않는다 하더라도 외부클럭 카운팅 값(CNT_EXT<0:2>)은 한 클럭 늦은 외부클럭신호(CLK_EXT)에 응답하여 카운팅 동작을 수행하기 때문에 출력인에이블 신호(OE)가 원하는 시점에 활성화되지 못하게 된다.
다시 설명하면, 기존의 카운터 리셋신호 생성부(110)는 DLL 클럭신호(CLK_DLL)에 대응하여 입력되는 리셋신호(RST_OE)의 셋업 타임이 충분하지 않은 경우, DLL 클럭신호(CLK_DLL)에 동기화된 DLL 클럭카운터 리셋신호(RST_DLL)를 생성하지 못하게 된다. 이렇게 불안정한 DLL 클럭카운터 리셋신호(RST_DLL)는 결국 원하는 시점에 활성화되는 출력인에이블 신호(OE)를 생성하지 못하며, 이는 반도체 소자의 오동작을 유발시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 셋업 타임이 충분하지 않은 리셋신호가 입력되더라도 리셋신호가 항상 DLL 클럭신호에 대응하여 동기화되 출력될 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단과, 상기 소오스 리셋신호를 상기 제1 및 제2 내부클럭신호에 동기화시켜 최종 리셋신호로서 생성하기 위한 최종 리셋신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자는 DLL 클럭신호와 예정된 시간만큼 지연된 DLL 클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단; 상기 소오스 리셋신호를 상기 DLL 클럭신호와 상기 지연된 DLL 클럭신호에 동기화시켜 DLL 클럭카운터 리셋신호로서 생성하기 위한 카운터 리셋신호 생성수단; 및 상기 DLL 클럭카운터 리셋신호에 응답하여 DLL클럭 카운팅 값을 생성하고, 상기 DLL 클럭카운터 리셋신호를 기반으로 생성된 외부클럭 카운터 리셋신호에 응답하여 외부클럭 카운팅 값을 생성하며, 읽기명령이 인가되는 시점의 상기 외부클럭 카운팅 값과 상기 DLL클럭 카운팅 값을 비교하여 출력인에이블 신호를 생성하는 출력인에이블신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자의 구동 방법은 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 따라 생성된 입력제한신호에 응답하여, 입력되는 리셋신호의 셋업 타임을 확보한 소오스 리셋신호를 생성하는 단계와, 상기 소오스 리셋신호를 상기 제1 및 제2 내부클럭신호에 동기화시켜 최종 리셋신호를 생성하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자는 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단과, 상기 소오스 리셋신호를 상기 제2 내부클럭신호에 동기화시켜 최종 리셋신호로서 생성하기 위한 최종 리셋신호 생성수단을 구비한다.
본 발명에서는 리셋신호가 충분한 셋업 타임을 확보하지 못하고 입력되는 경우, 리셋신호의 활성화 시점을 제한함으로써 리셋신호가 항상 DLL 클럭신호에 대응하여 동기화되 출력될 수 있도록 할 수 있다. 이렇게 DLL 클럭신호에 동기화된 리셋신호는 이후 출력인에이블 신호를 생성하기 위한 안정적인 카운팅 동작을 보장해 줄 수 있다.
본 발명은 리셋신호를 DLL 클럭신호에 대응하여 안정적으로 동기화시킨 DLL 클럭카운터 리셋신호를 생성함으로써, 원하는 시점에 DLL 클럭신호를 카운팅할 수 있는 효과를 얻을 수 있다.
또한, DLL 클럭신호에 대응하여 동기화된 DLL 클럭카운터 리셋신호를 기반으로 DLL 클럭신호와 외부클럭신호를 카운팅함으로써, 안정적인 출력인에이블 신호를 생성할 수 있는 효과를 얻을 수 있다. 안정적인 출력인에이블 신호의 생성은 나아가 반도체 소자의 정확성 및 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 반도체 소자의 출력 인에이블 신호 생성 회로를 설명하기 위한 블록도이다.
도 6을 참조하면, 출력 인에이블 신호 생성 회로는 소오스 리셋신호 생성부(610)와, 카운터 리셋신호 생성부(620)와, 초기화부(630)와, DLL클럭 카운팅부(640)와, 지연 모델부(650)와, 외부클럭 카운팅부(660), 래칭부(670), 및 비교 부(680)를 구비할 수 있다.
소오스 리셋신호 생성부(610)는 DLL 클럭신호(CLK_DLL)와 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 예정된 시간 동안 입력되는 리셋신호(RST_OE)의 활성화 시점을 제한한 소오스 리셋신호(SRC_RST)를 생성할 수 있다. 여기서, 지연된 DLL 클럭신호(D_CLK_DLL)는 DLL 클럭신호(CLK_DLL)를 예정된 시간만큼 지연한 신호로서 지연 회로를 이용하여 생성할 수 있다. 그리고, 리셋신호(RST_OE)는 외부명령신호인 칩 셀렉트(Chip Select, /CS) 신호와, 로우 어드레스 스트로브(Row Address Strobe, /RAS) 신호와, 컬럼 어드레스 스트로브(Colunm Address Strobe, /CAS) 신호, 및 라이트 인에이블(Write Enable, /WE) 신호를 디코딩(decoding)하여 활성화되거나 지연 고정 루프의 락킹(locking) 동작 완료 시점 등에서 활성화될 수 있다. 다시 설명하겠지만, 소오스 리셋신호(SRC_RST)는 지연된 DLL 클럭신호(D_CLK_DLL)에 동기화되어 출력될 수 있다.
카운터 리셋신호 생성부(620)는 소오스 리셋신호(SRC_RST)를 지연된 DLL 클럭신호(D_CLK_DLL)와 DLL 클럭신호(CLK_DLL)에 동기화시켜 DLL 클럭카운터 리셋신호(RST_DLL)를 생성할 수 있다.
초기화부(630)는 카스 레이턴시(CL)에 대응하는 초기 카운팅 값을 DLL클럭 카운팅부(640)에 제공한다. 초기화부(630)의 출력신호(S<0:2>)는 위의 [표 1]과 같을 수 있으며, 카스 레이턴시(CL)에 대응하는 초기 카운팅 값은 설계에 따라 변할 수 있다.
DLL클럭 카운팅부(640)는 DLL 클럭카운터 리셋신호(RST_DLL)에 응답하여 리 셋되고, 초기화부(630)의 출력신호(S<0:2>)에 대응하는 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)에 응답하여 카운팅 동작을 수행할 수 있다. 예컨데, 카스 레이턴시(CL) 3에 대응하여 초기 카운팅 값이 5로 설정되면, DLL클럭 카운팅부(640)는 DLL 클럭신호(CLK_DLL)에 응답하여 5에서부터 카운팅되는 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 생성한다. 여기서, DLL클럭 카운팅부(640)는 일반적인 카운터 회로로 구성될 수 있다.
지연 모델부(650)는 도메인 크로싱 회로에서 외부클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL) 사이의 지연 차이 값을 모델링한 것으로, DLL 클럭카운터 리셋신호(RST_DLL)를 비동기 지연 시간만큼 지연시켜 외부 클럭카운터 리셋신호(RST_EXT)를 생성할 수 있다.
외부클럭 카운팅부(660)는 외부 클럭카운터 리셋신호(RST_EXT)에 응답하여 리셋되고 외부클럭신호(CLK_EXT)에 응답하여 카운팅 동작을 수행한다. 여기서, 외부클럭 카운팅부(660)의 초기 카운팅 값은 0으로 셋팅되며, 외부클럭 카운팅부(660)는 일반적인 카운터 회로로 구성될 수 있다.
래칭부(670)는 읽기명령(RD)에 응답하여 외부클럭 카운팅부(660)의 출력신호인 외부클럭 카운팅 값(CNT_EXT<0:2>)를 래칭(latching)하고, 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>)으로서 출력한다.
비교부(680)는 DLL클럭 카운팅 값(CNT_DLL<0:2>)과 래칭된 외부클럭 카운팅 값(CNT_LAT<0:2>)을 비교하여 두 값이 동일해 지는 시점에 출력인에이블 신호(OE)를 활성화시킨다. 이때, 출력되는 출력인에이블 신호(OE)는 DLL 클럭신호(CLK_DLL) 에 동기화된 신호로서 카스 레이턴시(CL) 정보를 가지게 된다. 참고로, 출력인에이블 신호(OE)는 나중에 버스트 랭스(burst length) 정보와 함께 데이터를 출력하는데 사용된다.
초기화부(630)와, DLL클럭 카운팅부(640)와, 지연 모델부(650)와, 외부클럭 카운팅부(660), 래칭부(670), 및 비교부(680)의 기술적 구현 및 동작은 기존과 동일하기 때문에 이에 대한 설명은 생략하기로 한다. 이하, 본 발명과 관련이 있는 소오스 리셋신호 생성부(610)와 카운터 리셋신호 생성부(620)에 대하여 알아보기로 한다.
도 7은 도 6의 소오스 리셋신호 생성부(610)를 설명하기 위한 회로도이다.
도 7을 참조하면, 소오스 리셋신호 생성부(610)는 DLL 클럭신호(CLK_DLL)와 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 예정된 시간 동안 입력되는 리셋신호(RST_OE)의 활성화 시점을 제한한 소오스 리셋신호(SRC_RST)를 생성하기 위한 것으로, 입력제한신호 생성부(710)와, 소오스 리셋신호 출력부(730)를 구비할 수 있다.
입력제한신호 생성부(710)는 DLL 클럭신호(CLK_DLL)와 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 예정된 시간에 대응하는 펄스 폭을 가지는 입력제한신호(CTR_LMT)를 생성하기 위한 것으로, 펄스신호 생성부(712)와, 피드백부(714), 및 입력제한신호 출력부(716)를 구비할 수 있다.
여기서, 펄스신호 생성부(712)는 DLL 클럭신호(CLK_DLL)와 지연된 DLL 클럭신호(D_CLK_DLL)를 입력받아 예정된 펄스 폭을 가지는 펄스신호(PUL)를 생성하기 위한 것으로, 지연된 DLL 클럭신호(D_CLK_DLL)를 반전하는 제1 인버터(INV1)와, DLL 클럭신호(CLK_DLL)와 제1 인버터(INV1)의 출력신호를 입력받는 제1 낸드 게이트(NAND1), 및 제1 낸드 게이트(NAND1)의 출력신호를 반전하는 제2 인버터(INV2)를 구비할 수 있다. 여기서, 펄스신호(PUL)의 펄스 폭은 DLL 클럭신호(CLK_DLL)와 지연된 DLL 클럭신호(D_CLK_DLL)의 위상 차이에 대응할 수 있다. 다시 말하면, 펄스신호(PUL)는 DLL 클럭신호(CLK_DLL)를 입력받아 지연된 DLL 클럭신호(D_CLK_DLL)를 생성하는 지연회로(도면에 도시되지 않음.)에서 반영되는 지연시간에 대응하는 펄스 폭을 가질 수 있다.
피드백부(714)는 소오스 리셋신호(SRC_RST)를 피드백(feedback)하여 입력제한신호(CTR_LMT)의 비활성화 구간을 유지하기 위한 것으로, 소오스 리셋신호(SRC_RST)를 반전하는 제3 인버터(INV3)를 구비할 수 있다.
입력제한신호 출력부(716)는 펄스신호(PUL)와 피드백부(714)의 출력신호에 응답하여 입력제한신호(CTR_LMT)를 출력하기 위한 것으로, 펄스신호(PUL)와 제3 인버터(INV3)의 출력신호를 입력받는 제2 낸드 게이트(NAND2)를 구비할 수 있다.
한편, 소오스 리셋신호 출력부(730)는 입력제한신호(CTR_LMT)의 비활성화 구간에 리셋신호(RST_OE)를 소오스 리셋신호(SRC_RST)로서 출력하기 위한 것으로, 입력제한신호(CTR_LMT)와 리셋신호(RST_OE)를 입력받는 제3 낸드 게이트(NAND3)와, 제3 낸드 게이트(NAND3)의 출력신호를 입력받아 반전하는 제4 인버터(INV4)를 구비할 수 있다.
이에 대한 간단한 동작 설명은 도 9에서 하기로 한다.
도 8은 도 6의 카운터 리셋신호 생성부(620)를 설명하기 위한 회로도이다.
도 8을 참조하면, 카운터 리셋신호 생성부(620)는 소오스 리셋신호(SRC_RST)를 지연된 DLL 클럭신호(D_CLK_DLL)와 DLL 클럭신호(CLK_DLL)에 동기화시켜 DLL 클럭카운터 리셋신호(RST_DLL)를 생성하기 위한 것으로, 제1 디 플립플롭(810)과, 제2 디 플립플롭(830)을 구비할 수 있다. 여기서, 제1 및 제2 디 플립플롭(810, 830)은 일반적인 디 플립플롭(DFF)으로써, 입력되는 신호를 클럭 신호의 라이징 에지 또는 폴링 에지에 동기화시켜 출력한다.
제1 디 플립플롭(810)은 입력되는 소오스 리셋신호(SRC_RST)를 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 출력하고, 제2 디플립플롭(830)은 입력되는 제1 디 플립플롭(810)의 출력신호(DF_OUT)를 DLL 클럭신호(CLK_DLL)에 응답하여 DLL 클럭카운터 리셋신호(RST_DLL)로서 출력한다.
도 9는 도 7과 도 8의 회로도에 관련된 신호들을 설명하기 위한 타이밍도로서, DLL 클럭신호(CLK_DLL)와, 지연된 DLL 클럭신호(D_CLK_DLL)와, 입력제한신호(CTR_LMT)와, 리셋신호(RST_OE)와, 소오스 리셋신호(SRC_RST)와, 제1 디 플립플롭(810)의 출력신호(DF_OUT), 및 DLL 클럭카운터 리셋신호(RST_DLL)가 도시되어 있다.
참고로, 도 9의 타이밍도는 도 7과 도 8의 회로도를 기준으로 도시하였다. 다시 설명하면, 도 9의 타이밍도는 도 4와 도 5의 타이밍도와 비교하여 논리 레벨이 다르다. 도 4와 도 5에서는 논리'로우'의 리셋신호(RST_OE)에 응답하여 DLL 클럭카운터 리셋신호(RST_DLL)가 논리'로우'가 되고, 이에 응답하여 DLL 클럭 카운팅 부(130)는 카운팅 동작을 수행하였다. 하지만, 도 9에서는 논리'하이'의 리셋신호(RST_OE)에 응답하여 DLL 클럭카운터 리셋신호(RST_DLL)가 논리'하이'가 되고, 이에 응답하여 DLL 클럭 카운팅부(640)는 카운팅 동작을 수행할 수 있다. 또한, 도 4와 도 5에서는 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 리셋신호(RST_OE)를 래칭하고 DLL 클럭카운터 리셋신호(RST_DLL)를 출력하였지만, 도 9에서는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 리셋신호(RST_OE)를 래칭하고 DLL 클럭카운터 리셋신호(RST_DLL)를 출력한다.
이하, 도 9를 참조하여 본 발명의 간단한 동작을 살펴보도록 한다.
우선, DLL 클럭신호(CLK_DLL)와 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 예정된 펄스 폭을 가지는 펄스신호(PUL, 도시되지 않음)가 생성된다. 이때, 리셋신호(RST_OE)가 논리'하이'로 활성화되면, 소오스 리셋신호(SRC_RST)는 리셋신호(RST_OE)가 논리'하이'가 되는 구간과 입력제한신호(CTR_LMT)가 논리'하이'가 되는 구간(이하, '입력제한신호(CTR_LMT)의 비활성화 구간'이라 칭함)에서 논리'하이'로 활성화된다.
다시 설명하면, 리셋신호(RST_OE)가 지연된 DLL 클럭신호(D_CLK_DLL)에 대응하여 충분한 셋업 타임을 확보하지 못하고 지연된 DLL 클럭신호(D_CLK_DLL)의 라이징 에지에 가깝게 입력되더라도 입력제한신호(CTR_LMT)의 논리'로우' 구간(이하, '입력제한신호(CTR_LMT)의 활성화 구간'이라 칭함)에 의하여 소오스 리셋신호(SRC_RST)의 활성화 시점은 예정된 시간 동안 제한된다. 때문에, 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 동작하는 제1 디 플립플롭(810, 도 8참조)은 셋업 타임이 확보되지 않은 리셋신호(RST_OE)를 래칭하지 않게 된다.
이후, 소오스 리셋신호(SRC_RST)는 입력제한신호(CTR_LMT)의 비활성화 구간에서 활성화된다. 즉, 논리'하이'로 활성화되는 소오스 리셋신호(SRC_RST)는 제1 플립플롭(810)에 입력되기 전에 지연된 DLL 클럭신호(D_CLK_DLL)에 동기화될 수 있다. 이렇게 활성화된 소오스 리셋신호(SRC_RST)는 제1 디 플립플롭(810)에서 지연된 DLL 클럭신호(D_CLK_DLL)의 라이징 에지에 응답하여 래칭 될 수 있고, 제1 디플립플롭(810)의 출력신호(DF_OUT)는 제2 디 플립플롭(830)에서 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 래칭될 수 있다. 결국, 제2 디 플립플롭(830)의 출력신호인 DLL 클럭카운터 리셋신호(RST_DLL)는 DLL 클럭신호(CLK_DLL)에 동기화되어 안정적으로 출력될 수 있다.
만약, 리셋신호(RST_OE)가 입력제한신호(CTR_LMT)의 논리'로우' 구간 즉 활성화 구간 이전에 활성화된다면, 리셋신호(RST_OE)가 지연된 DLL 클럭신호(D_CLK_DLL)와 충분한 셋업 타임이 확보된 상황이기 때문에, 리셋신호(RST_OE)는 제1 디 플립플롭(810)에서 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하여 안정적으로 래칭될 수 있으며, 제1 디 플립플롭(810)의 출력신호(DF_OUT)는 제2 디 플립플롭(830)에서 DLL 클럭신호(CLK_DLL)에 응답하여 래칭될 수 있어서, 안정적인 DLL 클럭카운터 리셋신호(RST_DLL)를 출력할 수 있다.
한편, 본 발명에서는 소오스 리셋신호(SRC_RST)의 활성화 시점 이후에 입력제한신호(CTR_LMT)의 비활성화 구간을 유지하기 위한 피드백부(714)를 구비할 수 있다. 도 9에서 볼 수 있듯이, 소오스 리셋신호(SRC_RST)가 논리'하이'로 활성화되 면, 입력제한신호(CTR_LMT)는 비활성화 구간을 유지할 수 있다.
전술한 바와 같이, 리셋신호(RST_OE)가 셋업 타임이 충분하지 않게 입력되더라도 소오스 리셋신호 생성부(610)의 최종 출력인 소오스 리셋신호(SRC_RST)는 항상 DLL 클럭신호(CLK_DLL)에 동기화되어 출력될 수 있다. 이렇게, DLL 클럭신호(CLK_DLL)에 동기화되어 출력되는 DLL 클럭 카운터 리셋신호(RST_DLL)에 의하여 DLL 클럭 카운팅부(640)는 원하는 시점에 DLL 클럭신호(CLK_DLL)를 카운팅 할 수 있으며, DLL 클럭 카운터 리셋신호(RST_DLL)를 기반으로 생성되는 외부 클럭 카운터 리셋신호(RST_EXT)에 의하여 외부 클럭 카운팅부(660) 역시 원하는 시점에 외부클럭신호(CLK_EXT)를 카운팅 할 수 있다. 이어서, DLL 클럭신호(CLK_DLL)와 외부클럭신호(CLK_EXT)의 안정적인 카운팅 동작은 출력인에이블 신호(OE)가 카스레이턴시(CL)에 대응되어 안정적으로 출력될 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 제1 및 제2 플립플롭(810, 830)을 구비하고 리셋신호(RST_OE)를 DLL 클럭신호(CLK_DLL)에 동기화시킨 제2 플립플롭(830)의 출력신호를 DLL 클럭카운터 리셋신호(RST_DLL)로서 사용하는 경우를 일례로 들어 설명 하였다. 하지만, 본 발명은 지연된 DLL 클럭신호(D_CLK_DLL)에 응답하는 제1 플립플롭(810)만 구비하고 리셋신호(RST_OE)를 지연된 DLL 클럭신호(D_CLK_DLL)에 동기화시킨 제1 플립플롭(810)의 출력신호(DF_OUT)를 DLL 클럭카운터 리셋신호(RST_DLL)로서 사용하는 경우에도 적용될 수 있다. 리셋신호(RST_OE)를 지연된 DLL 클럭신호(D_CLK_DLL)에 동기화시켜 DLL 클럭카운터 리셋신호(RST_DLL)로 사용하는 경우 지연모델부(650, 도 6참조)는 DLL 클럭신호(CLK_DLL)과 지연된 DLL 클럭신호(D_CLK_DLL)의 지연 양을 빼서 설계하는 것이 바람직할 수 있다.
또한, 전술한 실시예에서는 출력인에이블 신호(OE)를 생성하기 위한 회로의 리셋신호(RST_OE)를 생성하는 경우를 일례로 들어 설명하였지만, 본 발명은 입력되는 신호의 셋업 타임이 부족하여 문제가 발생하는 회로에 모두 적용될 수 있다.
이어서, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 기존 반도체 소자의 출력 인에이블 신호 생성 회로를 설명하기 위한 블록도.
도 2는 도 1의 출력 인에이블 신호 생성 회로에 관련된 신호들을 설명하기 위한 타이밍도.
도 3은 도 1의 카운터 리셋신호 생성부(110)를 설명하기 위한 회로도.
도 4는 도 3의 카운터 리셋신호 생성부(110)와 관련된 신호들을 설명하기 위한 타이밍도.
도 5는 도 3의 카운터 리셋신호 생성부(110)와 관련하여 문제가 발생하는 부분을 설명하기 위한 타이밍도.
도 6은 본 발명에 따른 반도체 소자의 출력 인에이블 신호 생성 회로를 설명하기 위한 블록도.
도 7은 도 6의 소오스 리셋신호 생성부(610)를 설명하기 위한 회로도.
도 8은 도 6의 카운터 리셋신호 생성부(620)를 설명하기 위한 회로도.
도 9는 도 7과 도 8의 회로도에 관련된 신호들을 설명하기 위한 타이밍.
* 도면의 주요 부분에 대한 부호의 설명
610 : 소오스 리셋신호 생성부 620 : 카운터 리셋신호 생성부
630 : 초기화부 640 : DLL 클럭 카운팅부
650 : 지연모델부 660 : 외부클럭 카운팅부
670 : 래칭부 680 : 비교부

Claims (26)

  1. 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단과,
    상기 소오스 리셋신호를 상기 제1 및 제2 내부클럭신호에 동기화시켜 최종 리셋신호로서 생성하기 위한 최종 리셋신호 생성수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소오스 리셋신호 생성수단은,
    상기 제1 및 제2 내부클럭신호에 응답하여 상기 예정된 시간에 대응하는 펄스 폭을 가지는 입력제한신호를 생성하기 위한 입력제한신호 생성부와,
    상기 입력제한신호에 응답하여 상기 리셋신호를 상기 소오스 리셋신호로서 출력하기 위한 소오스 리셋신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 소오스 리셋신호의 활성화 시점 이후에 상기 입력제한신호는 비활성화 구간이 유지되는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 입력제한신호 생성부는,
    상기 제1 및 제2 내부클럭신호를 입력받아 상기 예정된 시간에 대응하는 펄스 폭을 가지는 펄스신호를 출력하기 위한 펄스신호 생성부;
    상기 소오스 리셋신호를 피드백하여 상기 입력제한신호의 비활성화 구간을 유지하기 위한 피드백부; 및
    상기 펄스신호와 상기 피드백부의 출력신호에 응답하여 상기 입력제한신호를 출력하는 입력제한신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 내부클럭신호를 상기 예정된 시간만큼 지연시켜 상기 제2 내부클럭신호로서 출력하기 위한 지연부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 최종 리셋신호 생성수단은,
    상기 소오스 리셋신호를 상기 제2 내부클럭신호에 동기화시키기 위한 제1 동기화부와,
    상기 제1 동기화부의 출력신호를 상기 제1 내부클럭신호에 동기화시켜 상기 최종 리셋신호로서 출력하기 위한 제2 동기화부를 구비하는 것을 특징으로 하는 반도체 소자.
  7. DLL 클럭신호와 예정된 시간만큼 지연된 DLL 클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단;
    상기 소오스 리셋신호를 상기 DLL 클럭신호와 상기 지연된 DLL 클럭신호에 동기화시켜 DLL 클럭카운터 리셋신호로서 생성하기 위한 카운터 리셋신호 생성수단; 및
    상기 DLL 클럭카운터 리셋신호에 응답하여 DLL클럭 카운팅 값을 생성하고, 상기 DLL 클럭카운터 리셋신호를 기반으로 생성된 외부클럭카운터 리셋신호에 응답하여 외부클럭 카운팅 값을 생성하며, 읽기명령이 인가되는 시점의 상기 외부클럭 카운팅 값과 상기 DLL클럭 카운팅 값을 비교하여 출력인에이블 신호를 생성하는 출력인에이블신호 생성수단
    을 구비하는 반도체 소자.
  8. 제7항에 있어서,
    상기 소오스 리셋신호 생성수단은,
    상기 DLL 클럭신호와 상기 지연된 DLL 클럭신호에 응답하여 상기 예정된 시간에 대응하는 펄스 폭을 가지는 입력제한신호를 생성하기 위한 입력제한신호 생성부와,
    상기 입력제한신호에 응답하여 상기 리셋신호를 상기 소오스 리셋신호로서 출력하기 위한 소오스 리셋신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 소오스 리셋신호의 활성화 시점 이후에 상기 입력제한신호는 비활성화 구간이 유지되는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 입력제한신호 생성부는,
    상기 DLL 클럭신호와 상기 지연된 DLL 클럭신호를 입력받아 상기 예정된 시간에 대응하는 펄스 폭을 가지는 펄스신호를 출력하기 위한 펄스신호 생성부;
    상기 소오스 리셋신호를 피드백하여 상기 입력제한신호의 비활성화 구간을 유지하기 위한 피드백부; 및
    상기 펄스신호와 상기 피드백부의 출력신호에 응답하여 상기 입력제한신호를 출력하는 입력제한신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제7항에 있어서,
    상기 DLL 클럭신호를 상기 예정된 시간만큼 지연시켜 상기 지연된 DLL 클럭신호로서 출력하기 위한 지연부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제7항에 있어서,
    상기 카운터 리셋신호 생성수단은,
    상기 소오스 리셋신호를 상기 지연된 DLL 클럭신호에 동기화시키기 위한 제1 동기화부와,
    상기 제1 동기화부의 출력신호를 상기 DLL 클럭신호에 동기화시켜 상기 DLL 클럭카운터 리셋신호로서 출력하기 위한 제2 동기화부를 구비하는 것을 특징으로 하는 반도체 소자.
  13. 제7항에 있어서,
    상기 출력인에이블신호 생성수단은,
    상기 DLL 클럭카운터 리셋신호에 응답하여 초기 카운팅 값에서 부터 상기 DLL 클럭신호를 카운팅하기 위한 DLL 클럭 카운팅부;
    상기 DLL 클럭카운터 리셋신호를 지연시켜 상기 외부클럭카운터 리셋신호를 생성하기 위한 지연 모델부;
    상기 외부클럭카운터 리셋신호에 응답하여 외부클럭신호를 카운팅하기 위한 외부클럭 카운팅부;
    읽기명령에 응답하여 상기 외부클럭 카운팅부의 출력신호인 상기 외부클럭 카운팅 값을 래칭하기 위한 래칭부;
    상기 DLL 클럭 카운팅부의 출력신호인 상기 DLL클럭 카운팅 값과 상기 외부클럭 카운팅 값을 비교하여 상기 출력인에이블 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 따라 생성된 입력제한신호에 응답하여, 입력되는 리셋신호의 셋업 타임을 확보한 소오스 리셋신호를 생성하는 단계와,
    상기 소오스 리셋신호를 상기 제1 및 제2 내부클럭신호에 동기화시켜 최종 리셋신호를 생성하는 단계
    를 포함하는 반도체 소자의 구동 방법.
  15. 제14항에 있어서,
    상기 소오스 리셋신호를 생성하는 단계는,
    상기 제1 내부클럭신호와 상기 제2 내부클럭신호에 응답하여 상기 예정된 시간에 대응하는 펄스 폭을 가지는 상기 입력제한신호를 생성하는 단계와,
    상기 입력제한신호의 비활성화 구간에서 상기 리셋신호를 상기 소오스 리셋신호로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  16. 제14항에 있어서,
    상기 입력제한신호는 상기 예정된 시간 동안 상기 리셋신호의 활성화 시점을 제한하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  17. 제14항에 있어서,
    상기 소오스 리셋신호의 활성화 시점 이후에 상기 입력제한신호는 비활성화 구간이 유지되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  18. 제15항에 있어서,
    상기 입력제한신호를 생성하는 단계는,
    상기 제1 및 제2 내부클럭신호를 입력받아 상기 예정된 시간에 대응하는 펄스 폭을 가지는 펄스신호를 생성하는 단계;
    상기 소오스 리셋신호를 피드백하여 상기 입력제한신호의 비활성화 구간을 유지하기 위한 피드백신호를 생성하는 단계; 및
    상기 펄스신호와 상기 피드백신호에 응답하여 상기 입력제한신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  19. 제14항에 있어서,
    상기 제1 내부클럭신호를 상기 예정된 시간만큼 지연시켜 상기 제2 내부클럭신호로서 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  20. 제14항에 있어서,
    상기 최종 리셋신호를 생성하는 단계는,
    상기 소오스 리셋신호를 상기 제2 내부클럭신호에 동기화시키고, 상기 제2 내부클럭신호에 동기화된 신호를 상기 제1 내부클럭신호에 동기화시켜 상기 최종 리셋신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  21. 제14항에 있어서,
    상기 최종 리셋신호에 대응하는 DLL 클럭카운터 리셋신호에 응답하여 DLL클럭 카운팅 값을 생성하는 단계;
    상기 DLL 클럭카운터 리셋신호를 지연시킨 외부클럭카운터 리셋신호에 응답하여 외부클럭 카운팅 값을 생성하는 단계; 및
    상기 DLL 클럭 카운팅 값과 상기 외부클럭 카운팅 값을 비교하여 출력인에이블 신호를 생성하는 단계를 더 포함하는 반도체 소자의 구동 방법.
  22. 제1 내부클럭신호와 상기 제1 내부클럭신호를 예정된 시간만큼 지연한 제2 내부클럭신호에 응답하여 상기 예정된 시간 동안 입력되는 리셋신호의 활성화 시점을 제한한 소오스 리셋신호를 생성하기 위한 소오스 리셋신호 생성수단과,
    상기 소오스 리셋신호를 상기 제2 내부클럭신호에 동기화시켜 최종 리셋신호로서 생성하기 위한 최종 리셋신호 생성수단
    을 구비하는 반도체 소자.
  23. 제22항에 있어서,
    상기 소오스 리셋신호 생성수단은,
    상기 제1 및 제2 내부클럭신호에 응답하여 상기 예정된 시간에 대응하는 펄스 폭을 가지는 입력제한신호를 생성하기 위한 입력제한신호 생성부와,
    상기 입력제한신호에 응답하여 상기 리셋신호를 상기 소오스 리셋신호로서 출력하기 위한 소오스 리셋신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  24. 제23항에 있어서,
    상기 소오스 리셋신호의 활성화 시점 이후에 상기 입력제한신호는 비활성화 구간이 유지되는 것을 특징으로 하는 반도체 소자.
  25. 제23항에 있어서,
    상기 입력제한신호 생성부는,
    상기 제1 및 제2 내부클럭신호를 입력받아 상기 예정된 시간에 대응하는 펄스 폭을 가지는 펄스신호를 출력하기 위한 펄스신호 생성부;
    상기 소오스 리셋신호를 피드백하여 상기 입력제한신호의 비활성화 구간을 유지하기 위한 피드백부; 및
    상기 펄스신호와 상기 피드백부의 출력신호에 응답하여 상기 입력제한신호를 출력하는 입력제한신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  26. 제22항에 있어서,
    상기 제1 내부클럭신호를 상기 예정된 시간만큼 지연시켜 상기 제2 내부클럭신호로서 출력하기 위한 지연부를 더 구비하는 것을 특징으로 하는 반도체 소자.
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