KR101138831B1 - 오픈 루프 타입의 지연 고정 루프 - Google Patents

오픈 루프 타입의 지연 고정 루프 Download PDF

Info

Publication number
KR101138831B1
KR101138831B1 KR1020100049618A KR20100049618A KR101138831B1 KR 101138831 B1 KR101138831 B1 KR 101138831B1 KR 1020100049618 A KR1020100049618 A KR 1020100049618A KR 20100049618 A KR20100049618 A KR 20100049618A KR 101138831 B1 KR101138831 B1 KR 101138831B1
Authority
KR
South Korea
Prior art keywords
signal
delay
clock
response
delay amount
Prior art date
Application number
KR1020100049618A
Other languages
English (en)
Other versions
KR20110130134A (ko
Inventor
안승준
이종천
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100049618A priority Critical patent/KR101138831B1/ko
Priority to US12/832,549 priority patent/US8482331B2/en
Publication of KR20110130134A publication Critical patent/KR20110130134A/ko
Application granted granted Critical
Publication of KR101138831B1 publication Critical patent/KR101138831B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H03K2005/00104—Avoiding variations of delay using feedback, e.g. controlled by a PLL using a reference signal, e.g. a reference clock

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

오픈 루프 타입의 지연 고정 루프에 관한 것으로, 클럭 신호의 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 지연량 펄스 생성부와, 지연량 펄스의 크기를 측정하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 지연량 코드화부와, 제어신호에 응답하여 클럭 신호의 토글링 구간을 예정된 구간으로 제한하기 위한 클럭 제어부와, 코드값에 응답하여 클럭 제어부로부터 출력된 클럭 신호를 지연시키는 지연라인을 구비하는 오픈 루프 타입의 지연 고정 루프가 제공된다.

Description

오픈 루프 타입의 지연 고정 루프{DELAY LOCKED LOOP OF OPEN LOOP TYPE}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 오픈 루프 타입의 지연 고정 루프에 관한 것이다.
일반적으로, 반도체 집적회로는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 반도체 집적회로 외부에서 인가되는 소오스 클럭과 동기되어 동작할 수 있는 동기식(Synchronous) 반도체 집적회로가 등장하였다. 이러한 동기식 반도체 집적회로는 데이터가 소오스 클럭의 라이징 엣지와 폴링 엣지에 정확하게 동기되어 출력될 수 있도록 소오스 클럭을 일정구간 지연시킨 내부 클럭을 생성하기 위한 클로즈 루프 타입의 지연 고정 루프(DLL : Delay Locked Loop)(이하 "지연 고정 루프"라 함)를 사용하고 있다.
지연 고정 루프는 소오스 클럭에 대하여 반도체 집적회로 내부의 지연요소를 보상한 내부 클럭을 생성하게 되는데, 이를 지연고정(locking)이라 한다.
도 1에는 종래에 의한 일반적인 지연 고정 루프가 블럭 구성도로 도시되어 있다.
도 1을 참조하면, 지연 고정 루프(100)에는 소오스 클럭(EX_CLK)을 입력받아 버퍼링하여 내부 클럭(IN_CLK)을 출력하기 위한 입력 버퍼부(110)와, 조절신호(CTR)에 응답하여 입력 버퍼부(110)에서 출력되는 내부 클럭(IN_CLK)을 지연시켜 동작 클럭(IN_CLK')으로써 출력하기 위한 지연라인(120)과, 지연라인(120)에서 출력되는 동작 클럭(IN_CLK')에 모델링된 지연량 - 지연 고정 루프(100)의 입출력 데이터 경로에서 실제 발생하는 지연량 - 을 반영하여 피드백 클럭(FD_CLK)으로써 출력하기 위한 레플리카 딜레이(130)와, 입력 버퍼부(110)에서 출력되는 내부 클럭(IN_CLK)과 레플리카 딜레이(130)에서 출력되는 피드백 클럭(FD_CLK)의 위상을 비교하기 위한 위상 비교부(140)와, 위상 비교부(140)의 출력신호에 응답하여 조절신호(CTR)를 생성하여 지연라인(120)으로 출력하기 위한 딜레이 조절부(150)와, 지연라인(120)의 출력신호(IN_CLK')를 버퍼링하여 최종 출력신호(DLL_CLK)를 외부로 출력하기 위한 출력 버퍼부(160)가 구비된다. 이와 같은 지연 고정 루프(100)는 클로즈 루프 타입으로 구성됨을 알 수 있다.
이하, 상기와 같은 구성을 가지는 지연 고정 루프(100)의 동작을 설명한다.
일단 소오스 클럭(EX_CLK)이 입력 버퍼부(110)를 통해 버퍼링되어 내부 클럭(IN_CLK)으로써 지연라인(120)에 전달되면, 지연라인(120)은 내부 클럭(IN_CLK)을 바이패스한다.
이러한 상태에서, 레플리카 딜레이(130)는 지연라인(120)의 출력신호(IN_CLK')을 피드백받아 모델링된 지연량에 따른 지연시간만큼 지연시켜 피드백 클럭(FD_CLK)을 출력한다.
그러면, 위상 비교부(140)는 입력 버퍼부(110)에서 출력된 내부 클럭(IN_CLK)과 레플리카 딜레이(130)에서 출력된 피드백 클럭(FD_CLK)의 위상을 비교하고, 딜레이 조절부(150)는 위상 비교부(140)의 출력신호에 응답하여 조절신호(CTR)를 생성하여 지연라인(120)으로 출력한다.
이에 따라, 지연라인(120)은 조절신호(CTR)에 응답하여 내부 클럭(IN_CLK)을 해당하는 지연시간만큼 지연시켜 동작 클럭(IN_CLK)으로써 출력한다.
상기와 같은 일련의 동작을 반복하고, 위상 비교부(140)의 비교결과 내부 클럭(IN_CLK)와 피드백 클럭(FD_CLK)의 위상이 동기되면, 지연라인(120)의 지연량이 지연고정된다.
한편, 지연라인(120)의 지연고정에 필요한 지연량이 결정된 이후에는 소정 주기마다 업데이트(update) 과정을 수행한다. 업데이트(update) 과정은 노이즈 등으로 인해 지연고정 상태의 동작 클럭(IN_CLK')에 지터(jitter)가 발생할 수 있으므로, 이를 보상하기 위해 상기와 같은 지연고정 과정을 반복하여 수행하게 된다.
그러나, 종래에 의한 지연 고정 루프(100)는 다음과 같은 문제점이 있다.
지연 고정 루프(100)는, 상술한 바와 같이 지연고정이 이루어지기까지 여러 번의 피드백동작을 수행하여야 하기 때문에, 지연고정 시간이 오래 걸리는 문제점이 있다. 또한, 지연고정 시간이 오래 걸림으로 인해 전류소모가 많은 문제점도 있다.
본 발명은 지연고정에 소요되는 시간을 단축하여 동작속도를 향상시키면서도 전류소모를 감소시키기 위한 오픈 루프 타입의 지연 고정 루프를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 클럭 신호의 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 지연량 펄스 생성부와, 지연량 펄스의 크기를 측정하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 지연량 코드화부와, 제어신호에 응답하여 클럭 신호의 토글링 구간을 예정된 구간으로 제한하기 위한 클럭 제어부와, 코드값에 응답하여 클럭 제어부로부터 출력된 클럭 신호를 지연시키는 지연라인을 구비한다.
본 발명의 다른 측면에 따르면, 본 발명은 레플리카 딜레이에 대응하는 주기를 가지는 레플리카 발진 신호를 생성하여 초기화 신호에 응답하여 출력하는 레플리카 딜레이 오실레이터부와, 클럭 신호를 입력받아 초기화 신호에 응답하여 출력하는 클럭 전달부와, 레플리카 발진 신호 및 클럭 신호를 입력받아 지연고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 펄스 생성부와, 지연량 펄스에 응답하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 지연량 코드화부와, 제어신호에 응답하여 클럭 신호의 토글링 구간을 설정하기 위한 토글링 제어신호를 생성하는 클럭 토글링 제어부와, 토글링 제한신호에 응답하여 클럭 신호의 토글링 구간을 예정된 구간으로 제한하여 출력하는 출력부와, 코드값에 응답하여 출력부로부터 출력된 클럭 신호를 지연시키는 지연라인을 구비한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 클럭 신호의 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 단계와, 지연량 펄스의 크기를 측정하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 단계와, 제1 제어신호에 응답하여 클럭 신호를 예정된 분주 횟수만큼 분주하여 제2 제어신호를 생성하는 단계와, 제1 제어신호에 따라 클럭 신호에 동기되어 제3 제어신호를 활성화시키고, 제2 제어신호에 따라 클럭 신호에 동기되어 제3 제어신호를 비활성화시키는 단계와, 제3 제어신호에 응답하여 제3 제어신호가 활성화된 구간 동안만 클럭 신호를 지연라인으로 출력하는 단계와, 코드값에 응답하여 지연라인으로 출력된 클럭 신호를 지연고정을 위해 필요한 지연량만큼 지연시켜 출력하는 단계를 포함한다.
본 발명은 오픈 루프 구조의 지연 고정 루프를 구현함으로써, 지연고정 시간을 단축하여 성능 향상을 도모하면서도 전류소모를 줄일 수 있는 효과가 있다. 특히, 지연라인에 인가되는 클럭 신호의 토글링 구간을 예정된 구간으로 제한함으로써, 불필요한 전류소모를 더욱 감소시킬 수 있는 효과도 있다.
도 1은 종래에 의한 지연 고정 루프의 블럭 구성도.
도 2는 본 발명의 실시예에 의한 지연 고정 루프의 블록 구성도.
도 3은 도 1의 지연량 펄스 생성부의 블록 구성도.
도 4는 도 3의 펄스 생성부의 블록 구성도.
도 5a는 도 4의 제1 검출신호 생성부의 내부 회로도.
도 5b는 도 4의 제2 검출신호 생성부의 내부 회로도.
도 6은 도 2의 지연량 코드화부의 블록 구성도.
도 7은 도 2의 클럭 제어부의 블록 구성도.
도 8a는 도 7의 구간 설정부의 블록 구성도.
도 8b는 도 7의 클럭 제한부의 내부 회로도.
도 9는 도 2의 지연량 펄스 생성부의 동작을 설명하기 위한 타이밍도.
도 10은 도 2의 클럭 제어부의 동작을 설명하기 위한 타이밍도.
도 11는 도 2의 클럭 제어부에 포함된 구간 설정부의 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2에는 본 발명의 실시예에 의한 오픈 루프 타입의 지연 고정 루프(이하 "지연 고정 루프"라 함)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 지연 고정 루프(DLL : Delay Locked Loop)(200)에는 소오스 클럭(EX_CLK)의 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스(DPULSE)를 생성하는 지연량 펄스 생성부(210)와, 지연량 펄스(DPULSE)의 크기를 측정하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값(CODE)으로 출력하는 지연량 코드화부(220)와, 리드 커맨드 신호(RD_CMD)에 응답하여 소오스 클럭(EX_CLK)의 토글링 구간을 예정된 구간으로 제한하기 위한 클럭 제어부(230)와, 지연량 코드화부로부터 출력된 코드값(CODE)에 응답하여 클럭 제어부(230)의 출력신호(LI_CLK)를 지연시키는 지연라인(240)이 구비된다. 참고로, 소오스 클럭(EX_CLK)은 외부에서 입력되며 지속적으로 토글링되는 클럭 신호이다.
도 3에는 도 1의 지연량 펄스 생성부(210)가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 지연량 펄스 생성부(210)에는 초기화 신호(RST)에 응답하여 모델링된 지연량 - 지연 고정 루프(200)의 입출력 데이터 경로에서 실제 발생하는 지연량 - 에 대응하는 펄스 폭을 가진 레플리카 발진 신호(REPOSC)를 출력하기 위한 레플리카 딜레이 오실레이터부(212)와, 초기화 신호(RST)에 응답하여 소오스 클럭(EX_CLK)을 초기화된 클럭(RE_CLK)으로써 출력하기 위한 클럭 전달부(214)와, 레플리카 발진 신호(REPOSC) 및 초기화된 클럭(RE_CLK)을 입력받아 지연고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스(DPULSE)를 출력하기 위한 펄스 생성부(216)가 구비된다. 한편, 펄스 생성부(216)는 초기화 신호(RST)를 생성하는 역할도 수행한다.
도 4에는 도 3의 펄스 생성부(216)가 블록 구성도로 도시되어 있고, 도 5a에는 도 4의 제1 검출신호 생성부(217A)의 내부 회로도가 도시되어 있으며, 도 5b에는 도 4의 제2 검출신호 생성부(217B)의 내부 회로도가 도시되어 있다.
먼저, 도 4를 참조하면, 펄스 생성부(216)에는 레플리카 발진 신호(REPOSC)의 폴링 엣지에 대응하여 활성화되는 제1 검출신호(DET1)를 생성하기 위한 제1 검출신호 생성부(217A)와, 제1 검출신호(DET1)의 생성 후 클럭 신호(CLK)의 라이징 엣지에 대응하여 활성화되는 제2 검출신호(DET2)를 생성하기 위한 제2 검출신호 생성부(217B)와, 제1 검출신호(DET1) 및 제2 검출신호(DET2)를 입력받아 제1 검출신호(DET1)의 활성화 시점에 활성화되고 제2 검출신호(DET2)의 활성화 시점에 비활성화되는 지연량 펄스(DPULSE)를 출력하기 위한 래치부(218)와, 제2 검출신호(DET2)를 입력받아 일정시간 지연시켜 초기화 신호(RST)로써 출력하기 위한 초기화 신호 생성부(219)가 구비된다.
제1 검출신호 생성부(217A)는, 도 5a에 도시된 바와 같이, 지연량 펄스(DPULSE)를 반전시켜 출력하기 위한 제1 인버터(INV1)와, 레플리카 발진 신호(REPOSC)를 반전시켜 출력하기 위한 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력신호를 반전시켜 출력하기 위한 제3 인버터(INV3)와, 제1 인버터(INV1)의 출력신호, 제2 인버터(INV2)의 출력신호 그리고 제3 인버터(INV3)의 출력신호를 논리 곱 연산하여 제1 검출신호(DET1)를 출력하기 위한 제1 앤드 게이트(AND1)로 구성된다.
제2 검출신호 생성부(217B)는, 도 5b에 도시된 바와 같이, 초기화된 클럭(RE_CLK)을 반전시켜 출력하기 위한 제4 인버터(INV4)와, 지연량 펄스(DPULSE), 초기화된 클럭(RE_CLK) 및 제4 인버터(INV4)의 출력신호를 논리 곱 연산하여 제2 검출신호(DET2)를 출력하기 위한 제2 앤드 게이트(AND2)로 구성된다.
한편, 래치부(218)는 도면에 도시하지 않았지만, RS 플립플롭을 이용하여 구현할 수 있다. 이러한 경우 제1 검출신호(DET1)를 세트(SET)단으로 입력하고 제2 검출신호(DET2)를 리세트(RESET)단으로 입력하면, 지연량 펄스(DPULSE)를 생성할 수 있다.
도 6에는 도 2의 지연량 코드화부(220)가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 지연량 코드화부는(220)에는 지연량 펄스(DPULSE)에 응답하여 발진 신호(OSC)를 생성하기 위한 오실레이터부(222)와, 발진 신호(OSC)의 주기를 카운트하고 이를 코드화하여 코드값(CODE)으로 출력하기 위한 카운터부(224)로 구성된다.
도 7에는 도 2의 클럭 제어부(230)가 블록 구성도로 도시되어 있고, 도 8a에는 도 7의 구간 설정부(232)가 블록 구성도로 도시되어 있으며, 도 8b에는 도 7의 클럭 제한부(234)가 내부 회로도로 도시되어 있다.
먼저, 도 7을 참조하면, 클럭 제어부(230)에는 리드 커맨드 신호(RD_CMD)에 응답하여 소오스 클럭(EX_CLK)의 토글링 구간을 설정하기 위한 구간 설정신호(CO_CMD)를 생성하는 구간 설정부(232)와, 리드 커맨드 신호(RD_CMD), 소오스 클럭(EX_CLK) 그리고 구간 설정신호(CO_CMD)를 입력받아 토글링 제한신호(LI_CMD)를 생성하는 클럭 제한부(234)와, 토글링 제한신호(LI_CMD)에 응답하여 소오스 클럭(EX_CLK)의 토글링 구간이 예정된 구간으로 제한된 클럭(이하 "구간 제한 클럭"이라 칭함)(LI_CLK)을 출력하기 위한 출력부(236)가 구비된다.
구간 설정부(232)는, 도 8a에 도시된 바와 같이, 리드 커맨드 신호(RD_CMD)에서 파생된 동작 제어신호(OP_CMD)에 응답하여 소오스 클럭(EX_CLK)을 분주하기 위한 제1 분주부(232A)와, 동작 제어신호(OP_CMD)에 응답하여 제1 분주부(232A)의 출력신호(DI_CLK1)를 분주하기 위한 제2 분주부(232B)와, 동작 제어신호(OP_CMD)에 응답하여 제2 분주부(232B)의 출력신호(DI_CLK2)를 분주하기 위한 제3 분주부(232C)와, 동작 제어신호(OP_CMD)에 응답하여 제3 분주부(232C)의 출력신호(DI_CLK3)를 분주하기 위한 제4 분주부(232D)로 구성된다. 이때 제4 분주부(232D)의 출력신호는 소오스 클럭(EX_CLK)을 16배로 분주한 구간 설정신호(OP_CMD)로써 출력된다. 본 발명의 실시예에서는 소오스 클럭(EX_CLK)을 분주하기 위해 제1 내지 제4 분주기(232A ~ 232D)가 구비되는 것으로 설명하고 있지만, 반드시 그러한 것은 아니고, 필요한 만큼의 분주기를 두어 분주 횟수를 결정하는 것이 좋다. 예컨대, DDR3의 경우에는, 버스트 랭스(burst length)가 '8(4 tCK)'이고 카스 레이턴시(CAS Latency)가 '15(15 tCK)'라 하면, 총 '19 tCK'가 필요함에 따라 동작 제어신호(OP_CMD)가 소오스 클럭(EX_CLK)의 '32 tCK'동안 활성화되어야 한다. 그로 인해 분주기는 6개(2^6 = 64)가 필요하며, 따라서 구간 설정부(232)는 소오스 클럭(EX_CLK)을 64배로 분주하여 구간 설정신호(CO_CMD)로써 출력하게 된다. 한편, 동작 제어신호(OP_CMD)는 리드 커맨드 신호(RD_CMD)가 제5 및 제6 인버터(INV5, INV6)를 차례로 통과한 신호이다.
클럭 제한부(234)는, 도 8b에 도시된 바와 같이, 리드 커맨드 신호(RD_CMD)를 반전시켜 출력하기 위한 제7 인버터(INV7)와, 구간 설정신호(CO_CMD)를 반전시켜 출력하기 위한 제8 인버터(INV8)와, 제8 인버터(INV8)의 출력신호 및 소오스 클럭(EX_CLK)을 부정 논리곱 연산하기 위한 제1 낸드 게이트(NAND1)와, 제7 인버터(INV7)의 출력신호에 응답하여 토글링 제한신호(LI_CMD)를 활성화시키며 제1 낸드 게이트(NAND1)의 출력신호에 응답하여 토글링 제한신호(LI_CMD)를 비활성화시키기 위한 래치(NAND2, NAND3)로 구성된다.
한편, 출력부(236)는 소오스 클럭(EX_CLK)과 토글링 제한신호(LI_CMD)를 부정 논리곱 연산하기 위한 제4 낸드 게이트(NAND4)로 구성된다. 이러한 출력부(236)는 토글링 제한신호(LI_CMD)가 활성화된 구간 동안만 소오스 클럭(EX_CLK)을 출력하게 된다. 다시 말해, 출력부(236)는 소오스 클럭(EX_CLK)을 구간 제한 클럭(LI_CLK)으로써 출력하게 된다.
다시 도 2를 참조하면, 지연라인(240)은 지연량 코드화부(220)로부터 인가되는 코드값(CODE)에 응답하여 클럭 제어부(230)를 통해 인가되는 구간 제한 클럭(LI_CLK)을 지연시켜 지연 고정 루프(200)의 최종 내부 클럭(DLL_CLK)으로써 출력한다. 여기서, 지연라인(240)은 지속적으로 토글링하는 소오스 클럭(EX_CLK)을 입력받는 것이 아니라, 클럭 제어부(230)에 의해 예정된 구간동안만 토글링하는 구간 제한 클럭(LI_CLK)을 입력받기 때문에, 지연라인(240)에서 발생하는 불필요한 소모전류를 세이브할 수 있게 된다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 지연 고정 루프(200)의 동작을 도 9 내지 도 11을 참조하여 설명한다.
도 9에는 도 2의 지연량 펄스 생성부(210)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 10에는 도 2의 클럭 제어부(230)의 동작을 설명하기 위한 타이밍도가 도시되어 있으며, 도 11에는 도 2의 클럭 제어부(230)에 포함된 구간 설정부(232)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 9를 설명하면, 레플리카 딜레이 오실레이터부(212)는 초기화 신호(RST)에 응답하여 모델링된 지연량 - 지연 고정 루프(200)의 입출력 데이터 경로에서 실제 발생하는 지연량 - 에 대응하는 펄스 폭(REPD)을 가진 레플리카 발진 신호(REPOSC)를 출력한다. 여기서, 레플리카 발진 신호(REPOSC)의 하이펄스 구간(REPD)은 모델링된 지연량을 의미하며, 이러한 경우 지연 고정 루프(200)의 지연고정을 위해 필요한 지연량은 n*tCK-REPD(n은 0보다 큰 정수)가 된다.
클럭 전달부(214)는 초기화 신호(RST)에 응답하여 소오스 클럭(EX_CLK)을 초기화된 클럭(RE_CLK)으로써 출력한다.
펄스 생성부(216)는 레플리카 발진 신호(REPOSC) 및 초기화된 클럭(RE_CLK)을 입력받아 지연 고정 루프(200)의 지연고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스(DPULSE)를 생성한다. 이를 구체적으로 설명하면, 제1 검출신호 생성부(217A)는 레플리카 발진 신호(REPOSC)의 폴링 엣지에 대응하여 활성화되는 제1 검출신호(DET1)를 생성하며, 제2 검출신호 생성부(217B)는 제1 검출신호(DET1)의 생성 후 초기화된 클럭(RE_CLK)의 라이징 엣지에 대응하여 활성화되는 제2 검출신호(DET2)를 생성한다. 그리고, 래치부(218)는 제1 및 제2 검출신호(DET1, DET2)에 응답하여 제1 검출신호(DET1)의 활성화 시점에 활성화되고 제2 검출신호(DET2)의 활성화 시점에 비활성화되는 지연량 펄스(DPULSE)를 생성한다. 한편, 초기화 신호 생성부(219)는 제2 검출신호(DET2)를 입력받아 예정된 시간만큼 지연시켜 초기화 신호(RST)를 출력한다. 여기서, 예정된 시간은 제2 검출신호(DET2)가 생성된 때부터 지연라인(240)이 소오스 클럭(EX_CLK)을 코드값(CODE)에 응답하여 지연시키기까지 소요되는 시간과 동일하거나 더 커야 한다.
참고적으로, 펄스 생성부(216)에 포함된 제1 및 제2 검출신호 생성부(217A, 217B)의 동작을 더욱 자세하게 설명하면 다음과 같다. 먼저, 제1 검출신호 생성부(217A)의 동작을 설명한다. 일단, 제1 앤드게이트(AND1)는 레플리카 발진 신호(REPOSC)가 논리 하이 레벨이 되면 제2 인버터(INV2)에 의해 논리 로우 레벨의 신호가 제1 입력단으로 인가되어 논리 로우 레벨의 제1 검출신호(DET1)를 출력한다. 한편, 지연량 펄스(DPULSE)는 제1 검출신호(DET1)가 논리 로우 레벨에서 논리 하이 레벨로 천이(transition)된 후 활성화되므로, 논리 로우 레벨 상태를 유지한다. 따라서 제1 인버터(INV1)에 의해 제1 앤드게이트(AND1)의 제2 입력단으로 논리 하이 레벨의 신호가 인가된다. 이러한 상태에서 레플리카 발진 신호(REPOSC)가 논리 하이 레벨에서 논리 로우 레벨로 천이되면, 제2 인버터(INV2)에 의해 논리 하이 레벨의 신호가 제1 앤드게이트(AND1)의 제1 입력단으로 인가된다. 그리고, 제1 앤드게이트(AND1)의 제3 입력단에는 논리 하이 레벨의 신호가 제3 인버터(INV3)에 의한 지연시간 동안 인가된다. 따라서 레플리카 발진 신호(REPOSC)가 논리 하이 레벨에서 논리 로우 레벨로 천이하는 순간부터 제3 인버터(INV3)에 의한 지연시간 동안 제1 앤드게이트(AND1)의 모든 입력단에는 논리 하이 레벨의 신호가 인가되므로, 제1 검출신호(DET1)는 논리 하이 레벨로 활성화된다. 제3 인버터(INV3)에 의한 지연시간이 경과 한 후에는 제3 인버터(INV3)의 출력이 논리 로우 레벨 가지므로, 제1 검출신호(DET1)는 논리 로우 레벨로 비활성화된다. 다음으로 제2 검출신호 생성부(217B)의 동작을 설명한다. 일단, 제2 앤드게이트(AND2)는 제1 검출신호(DET1)가 비활성화됨에 따라 논리 로우 레벨의 지연량 펄스(DPULSE)를 인가받기 때문에, 논리 로우 레벨의 제2 검출신호(DET2)를 출력한다. 이러한 상태에서, 제1 검출신호(DET1)가 논리 하이 레벨이되면, 제2 앤드게이트(AND2)는 초기화된 클럭(RE_CLK)이 노리 로우 레벨에서 논리 하이 레벨로 천이하는 순간부터 제4 인버터(INV4)에 의한 지연시간 동안 논리 하이 레벨의 제2 검출신호(DET2)를 출력한다. 물론, 제4 인버터(INV4)에 의한 지연시간이 경과 한 후에는 제4 인버터(INV4)의 출력이 논리 로우 레벨 가지므로, 제2 검출신호(DET2)는 논리 로우 레벨로 비활성화된다.
이어서, 지연량 코드화부(220)의 동작을 설명한다. 오실레이터부(222)는 지연량 펄스(DPULSE)에 응답하여 발진 신호(OSC)를 생성하고, 카운터부(224)는 발진 신호(OSC)의 주기를 카운트하여 코드값(CODE)으로 출력한다. 즉, 오실레이터부(222)는 지연량 펄스(DPULSE)의 활성화 구간 동안 발진 신호(OSC)를 생성하여 출력한다. 그리고, 카운터부(224)는 생성된 발진 신호(OSC)의 주기 횟수를 카운트하고 이를 코드값(CODE)으로 코드화하여 지연라인(240)으로 출력하는 것이다.
한편, 지연라인(240)으로 인가되는 소오스 클럭(EX_CLK)은 클럭 제어부(230)에 의해 예정된 구간동안만 인가되도록 제어되는데, 이는 도 10 및 도 11을 참조하여 설명한다.
도 10을 설명하면, 소오스 클럭(EX_CLK)이 지속적으로 입력되는 상태에서, 리드 커맨드 신호(RD_CMD)가 활성화되면, 리드 커맨드 신호(RD_CMD)에서 파생되는 동작 제어신호(OP_CMD)도 함께 활성화된다.
구간 설정부(232)는 활성화된 동작 제어신호(OP_CMD)에 응답하여 소오스 클럭(EX_CLK)을 분주한다. 즉, 도 11에 도시된 바와 같이, 제1 분주부(232A)는 활성화된 동작 제어신호(OP_CMD)에 응답하여 소오스 클럭(EX_CLK)을 2분주하여 제2 분주기(232B)로 전달하고, 제2 분주부(232B)는 활성화된 동작 제어신호(OP_CMD)에 응답하여 제1 분주부(232A)의 출력신호(DI_CLK1)를 다시 2분주하여 제3 분주기(232C)로 전달하고, 제3 분주부(232C)는 활성화된 동작 제어신호(OP_CMD)에 응답하여 제2 분주부(232B)의 출력신호(DI_CLK2)를 또다시 2분주하여 제4 분주부(232D)로 전달하고, 제4 분주부(232D)는 활성화된 동작 제어신호(OP_CMD)에 응답하여 제3 분주부(232C)의 출력신호(DI_CLK3)를 또다시 2분주하여 클럭 제한부(234)로 전달한다. 따라서, 제4 분주부(232D)의 출력신호는 소오스 클럭(EX_CLK)을 16배로 분주한 구간 설정신호(OP_CMD)로써 출력된다. 본 발명의 실시예에서는 소오스 클럭(EX_CLK)을 분주하기 위해 제1 내지 제4 분주기(232A ~ 232D)가 구비되는 것으로 설명하고 있지만, 반드시 그러한 것은 아니고, 필요한 만큼의 분주기를 두어 분주 횟수를 결정하는 것이 좋다. 예컨대, DDR3의 경우에는, 버스트 랭스(burst length)가 '8(4 tCK)'이고 카스 레이턴시(CAS Latency)가 '15(15 tCK)'라 하면, 총 '19 tCK'가 필요함에 따라 동작 제어신호(OP_CMD)가 소오스 클럭(EX_CLK)의 '32 tCK'동안 활성화되어야 한다. 그로 인해 분주기는 6개(2^6 = 64)가 필요하며, 따라서 구간 설정부(232)는 소오스 클럭(EX_CLK)을 64배로 분주하여 구간 설정신호(CO_CMD)로써 출력하게 된다.
다시 도 10을 설명하면, 클럭 제한부(234)는 활성화된 리드 커맨드 신호(RD_CMD)에 따라 소오스 클럭(EX_CLK)에 동기되어 토글링 제한신호(LI_CMD)를 활성화시키고, 구간 설정부(232)에서 전달된 구간 설정신호(CO_CMD)에 따라 소오스 클럭(EX_CLK)에 동기되어 토글링 제한신호(LI_CMD)를 비활성화시킨다. 이를 더욱 자세하게 설명하면, 일단 리드 커맨드 신호(RD_CMD)가 논리 로우 레벨인 경우에는 구간 설정신호(CO_CMD)도 논리 로우 레벨이므로, 클럭 제한부(234)는 래치(NAND2, NAND3)를 통해 논리 로우 레벨의 토글링 제한신호(LI_CMD)를 출력한다. 이러한 상태에서, 리드 커맨드 신호(RD_CMD)가 논리 로우 레벨에서 논리 하이 레벨로 천이되면, 래치(NAND2, NAND3)는 소오스 클럭(EX_CLK)에 동기되어 논리 하이 레벨의 토글링 제한신호(LI_CMD)를 출력/유지하고, 리드 커맨드 신호(RD_CMD)가 활성화됨에 따라 활성화된 구간 설정신호(CO_CMD)가 비활성화될 때 소오스 클럭(EX_CLK)에 동기되어 논리 로우 레벨의 토글링 제한신호(LI_CMD)를 출력/유지한다.
출력부(236)는 토글링 제한신호(LI_CMD)에 응답하여 소오스 클럭(EX_CLK)을 출력하게 된다. 다시 말해, 출력부(236)는 토글링 제한신호(LI_CMD)가 활성화된 구간 동안만 토글링하는 구간 제한 클럭(LI_CLK)을 출력하게 된다.
한편, 지연라인(240)은 지연량 코드화부(220)로부터 인가되는 코드값(CODE)에 응답하여 클럭 제어부(230)를 통해 인가되는 구간 제한 클럭(LI_CLK)을 지연시켜 지연 고정 루프(200)의 최종 내부 클럭(DLL_CLK)으로써 출력한다. 여기서, 지연라인(240)은 지속적으로 토글링하는 소오스 클럭(EX_CLK)을 입력받는 것이 아니라, 클럭 제어부(230)에 의해 예정된 구간동안만 토글링하는 구간 제한 클럭(LI_CLK)을 입력받기 때문에, 지연라인(240)에서 발생하는 불필요한 소모전류를 세이브할 수 있게 된다.
이와 같은 본 발명의 실시예에 따르면, 오픈 루프 타입의 지연 고정 루프를 사용하여 지연고정 시간을 단축함으로써 성능 향상을 도모하면서도, 지연라인에 인가되는 소오스 클럭을 예정된 구간으로 제한함으로써 불필요한 전류소모를 감소시킬 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 지연 고정 루프 210 : 지연량 펄스 생성부
212 : 레플리카 딜레이 오실레이터부 214 : 클럭 전달부
216 : 펄스 생성부 217A : 제1 검출신호 생성부
217B : 제2 검출신호 생성부 218 : 래치부
219 : 초기화 신호 생성부 220 : 지연량 코드화부
222 : 오실레이터부 224 : 카운터부
230 : 클럭 제어부 232 : 구간 설정부
232A 내지 232D : 제1 내지 제4 분주부 234 : 클럭 제한부
236 : 출력부 240 : 지연라인

Claims (14)

  1. 클럭 신호의 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 지연량 펄스 생성부;
    상기 지연량 펄스의 크기를 측정하여 상기 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 지연량 코드화부;
    커맨드 신호에 응답하여 상기 클럭 신호의 토글링 구간을 예정된 구간으로 제한하기 위한 클럭 제어부; 및
    상기 코드값에 응답하여 상기 클럭 제어부로부터 출력된 클럭 신호를 지연시키는 지연라인
    을 구비하는 오픈 루프 타입의 지연 고정 루프.
  2. 제1항에 있어서,
    상기 지연량 코드화부는,
    상기 지연량 펄스에 응답하여 발진 신호를 생성하는 오실레이터부; 및
    상기 발진 신호의 발진 횟수를 카운트하고, 이를 코드화하여 상기 코드값으로 출력하는 카운터부를 구비하는 오픈 루프 타입의 지연 고정 루프.
  3. 제1항에 있어서,
    상기 커맨드 신호는 리드 커맨드 신호를 포함하는 오픈 루프 타입의 지연 고정 루프.
  4. 레플리카 딜레이에 대응하는 주기를 가지는 레플리카 발진 신호를 생성하여 초기화 신호에 응답하여 출력하는 레플리카 딜레이 오실레이터부;
    클럭 신호를 입력받아 상기 초기화 신호에 응답하여 출력하는 클럭 전달부;
    상기 레플리카 발진 신호 및 상기 클럭 신호를 입력받아 지연고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 펄스 생성부;
    상기 지연량 펄스에 응답하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 지연량 코드화부;
    커맨드 신호에 응답하여 상기 클럭 신호의 토글링 구간을 설정하기 위한 토글링 제어신호를 생성하는 클럭 토글링 제어부;
    상기 토글링 제한신호에 응답하여 상기 클럭 신호의 토글링 구간을 예정된 구간으로 제한하여 출력하는 출력부; 및
    상기 코드값에 응답하여 상기 출력부로부터 출력된 클럭 신호를 지연시키는 지연라인;
    을 구비하는 오픈 루프 타입의 지연 고정 루프.
  5. 제4항에 있어서,
    상기 지연량 코드화부는,
    상기 지연량 펄스에 응답하여 발진 신호를 생성하는 오실레이터부; 및
    상기 발진 신호의 발진 횟수를 카운트하고, 이를 코드화하여 상기 코드값으로 출력하는 카운터부를 구비하는 오픈 루프 타입의 지연 고정 루프.
  6. 제4항에 있어서,
    상기 펄스 생성부는,
    상기 지연량 펄스의 라이징 엣지에 대응하는 상기 레플리카 발진 신호의 엣지를 검출하여 제1 검출신호를 출력하는 제1 검출신호 생성부;
    상기 지연량 펄스의 폴링 엣지에 대응하는 상기 클럭 신호의 엣지를 검출하여 제2 검출신호를 출력하는 제2 검출신호 생성부; 및
    상기 제1 검출신호 및 상기 제2 검출신호에 응답하여 상기 지연량 펄스를 생성하는 래치부를 구비하는 것을 특징으로 하는 오픈 루프 타입의 지연 고정 루프.
  7. 제6항에 있어서,
    상기 펄스 생성부는 상기 제2 검출신호를 일정시간 지연시켜 상기 초기화 신호를 생성하는 초기화 신호 생성부를 더 구비하는 오픈 루프 타입의 지연 고정 루프.
  8. 제7항에 있어서,
    상기 일정시간은 상기 제2 검출신호 생성 후 상기 지연라인을 통해 클럭 신호의 지연이 이루어지기까지의 시간보다 더 큰 오픈 루프 타입의 지연 고정 루프.
  9. 제4항에 있어서,
    상기 클럭 토글링 제어부는,
    상기 커맨드 신호에 응답하여 상기 클럭 신호의 토글링 구간을 정의하기 위한 구간 설정신호를 생성하는 구간 설정부; 및
    상기 커맨드 신호, 상기 클럭 신호 그리고 상기 구간 설정신호를 입력받아 상기 토글링 제한신호를 생성하는 클럭 제한부를 구비하는 오픈 루프 타입의 지연 고정 루프.
  10. 제9항에 있어서,
    상기 구간 설정부는,
    상기 커맨드 신호에 응답하여 동작 제어신호를 생성하는 신호 생성부; 및
    상기 동작 제어신호에 응답하여 동작하며, 상기 클럭 신호를 분주하여 상기 구간 설정신호를 생성하는 복수 개의 분주부를 구비하는 오픈 루프 타입의 지연 고정 루프.
  11. 제4항에 있어서,
    상기 출력부는 상기 클럭 신호와 상기 토글링 제한신호를 입력받아 논리 곱 연산을 수행하는 낸드게이트로 구성되는 오픈 루프 타입의 지연 고정 루프.
  12. 제4항에 있어서,
    상기 커맨드 신호는 리드 커맨드 신호를 포함하는 오픈 루프 타입의 지연 고정 루프.
  13. 지연량 펄스 생성부가 클럭 신호의 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 단계;
    지연량 코드화부가 상기 지연량 펄스의 크기를 측정하여 상기 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 단계;
    구간 설정부가 커맨드 신호에 응답하여 클럭 신호를 예정된 분주 횟수만큼 분주하여 제1 제어신호를 생성하는 단계;
    클럭 제한부가 상기 커맨드 신호에 따라 상기 클럭 신호에 동기되어 제2 제어신호를 활성화시키고, 상기 제1 제어신호에 따라 상기 클럭 신호에 동기되어 상기 제2 제어신호를 비활성화시키는 단계;
    출력부가 상기 제2 제어신호에 응답하여 상기 제2 제어신호가 활성화된 구간 동안만 상기 클럭 신호를 지연라인으로 출력하는 단계; 및
    상기 지연라인이 상기 코드값에 응답하여 상기 출력부로부터 출력되는 클럭 신호를 상기 지연고정을 위해 필요한 지연량만큼 지연시켜 출력하는 단계
    를 포함하는 오픈 루프 타입의 지연 고정 루프의 구동 방법.
  14. 제13항에 있어서,
    상기 커맨드 신호는 리드 커맨드 신호를 포함하는 오픈 루프 타입의 지연 고정 루프의 구동 방법.
KR1020100049618A 2010-05-27 2010-05-27 오픈 루프 타입의 지연 고정 루프 KR101138831B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100049618A KR101138831B1 (ko) 2010-05-27 2010-05-27 오픈 루프 타입의 지연 고정 루프
US12/832,549 US8482331B2 (en) 2010-05-27 2010-07-08 Open loop type delay locked loop and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100049618A KR101138831B1 (ko) 2010-05-27 2010-05-27 오픈 루프 타입의 지연 고정 루프

Publications (2)

Publication Number Publication Date
KR20110130134A KR20110130134A (ko) 2011-12-05
KR101138831B1 true KR101138831B1 (ko) 2012-05-10

Family

ID=45021589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100049618A KR101138831B1 (ko) 2010-05-27 2010-05-27 오픈 루프 타입의 지연 고정 루프

Country Status (2)

Country Link
US (1) US8482331B2 (ko)
KR (1) KR101138831B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937991B2 (en) * 2012-10-17 2015-01-20 Ess Technology, Inc. FIR filter using unclocked delay elements
KR101982492B1 (ko) 2013-01-25 2019-05-27 삼성전자 주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들
US9048851B2 (en) * 2013-03-15 2015-06-02 Intel Corporation Spread-spectrum apparatus for voltage regulator
DE102014003662A1 (de) * 2013-03-15 2014-09-18 Intel Corporation Spreizspektrum-Vorrichtung für einen Spannungsregler
US9312838B2 (en) * 2013-12-16 2016-04-12 Alcatel Lucent Apparatus and method for transferring multiple asynchronous clock signals over a single conductor
KR20160015619A (ko) * 2014-07-31 2016-02-15 에스케이하이닉스 주식회사 버퍼 제어 회로 및 그를 포함하는 멀티 칩 패키지
KR102271469B1 (ko) * 2014-10-24 2021-06-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
CN115616294B (zh) * 2022-09-28 2024-05-28 深圳曦华科技有限公司 一种基于延迟锁相环路的电容检测方法及电容检测电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002131A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR20070054455A (ko) * 2005-11-23 2007-05-29 삼성전자주식회사 지연동기루프
KR20090117118A (ko) * 2008-05-08 2009-11-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 지연 고정 방법
KR20100053045A (ko) * 2008-11-12 2010-05-20 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853231B2 (en) * 2003-03-31 2005-02-08 Mosaid Technologies Incorporated Timing vernier using a delay locked loop
TW200520388A (en) * 2003-10-10 2005-06-16 Atmel Corp Selectable delay pulse generator
US7109766B2 (en) * 2004-04-22 2006-09-19 Motorola, Inc. Adjustable frequency delay-locked loop
KR101092996B1 (ko) * 2009-12-29 2011-12-12 주식회사 하이닉스반도체 지연 고정 루프

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002131A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR20070054455A (ko) * 2005-11-23 2007-05-29 삼성전자주식회사 지연동기루프
KR20090117118A (ko) * 2008-05-08 2009-11-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 지연 고정 방법
KR20100053045A (ko) * 2008-11-12 2010-05-20 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로

Also Published As

Publication number Publication date
US8482331B2 (en) 2013-07-09
KR20110130134A (ko) 2011-12-05
US20110291730A1 (en) 2011-12-01

Similar Documents

Publication Publication Date Title
KR101138831B1 (ko) 오픈 루프 타입의 지연 고정 루프
JP3644827B2 (ja) 外部負荷を考慮したｄｌｌ回路
KR101092996B1 (ko) 지연 고정 루프
US8144530B2 (en) Semiconductor memory device and method for generating output enable signal
KR101075496B1 (ko) 반도체 메모리 장치
JP2005251370A (ja) 半導体記憶素子の遅延固定ループ及びそのクロックロック方法
US6815985B2 (en) Clock divider and method for dividing a clock signal in a DLL circuit
KR101625635B1 (ko) 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치
KR101034617B1 (ko) 지연 고정 루프
KR100925393B1 (ko) 반도체 메모리 장치의 도메인 크로싱 회로
KR101136936B1 (ko) 반도체 장치 및 그 동작방법
KR100513809B1 (ko) 위상 비교 신호 발생 회로
US8258838B2 (en) Delay locked loop for expanding a delay range
US20130163366A1 (en) Semiconductor memory device and operation method thereof
KR100889323B1 (ko) 지연 고정 루프 회로용 입력 버퍼
KR100921828B1 (ko) 반도체 소자와 그의 구동 방법
KR100685613B1 (ko) 고속 동작을 위한 ｄｌｌ 회로
CN114826221A (zh) 时钟生成电路以及包括时钟生成电路的电压生成电路
KR101211684B1 (ko) 반도체 장치 및 그 동작방법
KR101002925B1 (ko) 지연고정루프회로
KR100948077B1 (ko) 반도체 메모리 장치 및 그 구동 방법
KR20050076117A (ko) 데이터 동기화 회로
KR20120070430A (ko) 반도체 메모리 장치
KR20080034265A (ko) 플립플롭 외부입력신호의 얼라인 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee