KR100513809B1 - 위상 비교 신호 발생 회로 - Google Patents

위상 비교 신호 발생 회로 Download PDF

Info

Publication number
KR100513809B1
KR100513809B1 KR10-2003-0019646A KR20030019646A KR100513809B1 KR 100513809 B1 KR100513809 B1 KR 100513809B1 KR 20030019646 A KR20030019646 A KR 20030019646A KR 100513809 B1 KR100513809 B1 KR 100513809B1
Authority
KR
South Korea
Prior art keywords
signal
phase comparison
divider
clock
output signal
Prior art date
Application number
KR10-2003-0019646A
Other languages
English (en)
Other versions
KR20040084513A (ko
Inventor
정인철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0019646A priority Critical patent/KR100513809B1/ko
Priority to US10/746,519 priority patent/US7057428B2/en
Publication of KR20040084513A publication Critical patent/KR20040084513A/ko
Application granted granted Critical
Publication of KR100513809B1 publication Critical patent/KR100513809B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명의 위상 비교 신호 발생 회로는, n번째 외부 클럭에 동기되는 내부 클럭을 만들기 위해서 n-1번째 외부 클럭을 지연시키는 방법을 사용하지 않고, 그 이전의 외부 클럭을 지연시킴으로써 최단 출력 경로의 지연 시간에 의한 최소 클럭 주기의 한계를 없애는 위상 비교 신호 발생 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 위상 비교 신호 발생 회로를 포함하는 지연 고정 루프 회로에 있어서, 상기 위상 비교 신호 발생 회로는, 클럭 신호를 입력받아 분주 과정을 통하여 상기 클럭 신호의 주기보다 긴 시간 동안 제1 논리 단계를 유지하는 위상 비교 기준 신호 및 그 반전 신호를 생성한다.

Description

위상 비교 신호 발생 회로{CIRCUIT FOR GENERATING PHASE COMPARISON SIGNAL}
본 발명은 위상 비교 신호 발생 회로에 관한 것으로, 특히, 반도체 메모리의 지연 고정 루프 회로에 있어서 위상 비교를 위해 사용되는 비교용 신호를 생성하는 회로로서, 지연 고정 루프 회로의 최소 tCK 한계를 개선하는 위상 비교 신호 발생 회로에 관한 것이다.
일반적으로, 지연 고정 루프(DLL)란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
도 1은 종래 기술에 따른 지연 고정 루프 회로를 나타낸 블록도로서, 클럭 신호(CLK)를 입력받아 분주 과정을 통하여 위상 비교 기준 신호(REF) 및 그 반전 신호(REFB)를 생성하는 위상 비교 신호 발생부(110); 딜레이 체인 조절 신호에 따라 반전 신호(REFB)를 지연하는 딜레이 체인(120); 딜레이 체인(120)의 출력 신호를 입력받아 시간 차를 보상하는 딜레이 모델(130); 및 위상 비교 기준 신호(REF) 및 딜레이 모델(130)의 출력 신호를 입력받아 위상을 비교하고 그 결과에 따라 딜레이 체인 조절 신호를 생성하는 위상비교기(140)를 포함하고, 위상 비교 신호 발생부(110)는 클럭 신호(CLK)를 입력받아 순차적으로 2분주하는 복수개의 분주기(111~113); 복수개의 분주기(111~113)로부터 각각 분주된 신호를 입력받아 NAND 연산하는 NAND 게이트(114); 및 NAND 게이트(114)의 출력 신호(REF)를 입력받아 반전하는 인버터(115)를 포함한다.
도 2a 및 도 2b는 종래 기술에 따른 지연 고정 루프 회로의 동작을 나타낸 타이밍도로서, 도 2a는 클럭 주기(tCK)가 딜레이 모델 지연보다 큰 경우를 나타내고, 도 2b는 클럭 주기(tCK)가 딜레이 모델 지연보다 작은 경우를 나타낸다. 여기서, 도 2a 및 도 2b에 의하면 클럭 버퍼에서 출력 드라이버에 이르는 최단 출력 경로의 지연 시간에 의하여 클럭 주기(tCK)의 하한이 생기게 된다. 이는 지연 고정 루프 회로가 n번째 외부 클럭의 위치를 그 이전의 외부 클럭들의 위치를 이용하여 추정한 후 n-1번째 클럭을 지연시켜 내부에서 생성된 클럭이 n번째 외부 클럭과 동일한 위치에 있도록 하기 때문이다.
즉, 도 1에 도시된 바와 같은 n-1번째 외부 클럭을 지연시켜 n번째 외부 클럭에 동기시키는 지연 고정 루프 회로는 도 2b에 도시된 바와 같이 클럭 버퍼에서 출력 드라이버에 이르는 최단 출력 경로의 지연 시간이 클럭 주기(tCK)보다 큰 경우에는 지연 고정 루프 회로의 외부 클럭 추적이 불가능하게 되는 문제점이 있다. 다시 말하면, 지연 고정 루프 회로가 가변 지연 가능한 지연 요소인 딜레이 체인에 의한 지연 시간과 최단 출력 경로를 묘사하는 딜레이 모델의 지연 시간을 더하여 다음 외부 클럭의 위치를 추적하기 때문에 클럭 주기(tCK)가 최단 출력 경로의 지연 시간보다 작은 경우가 되면 가변 가능한 지연 요소인 딜레이 체인에 의한 지연 시간이 최소값인 0이 되더라도 내부에서 만든 n번째 클럭이 n번째 외부 클럭보다 뒤에 있게 되어 더 이상 줄일 수 있는 딜레이가 없으므로 추적이 불가능하게 되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, n번째 외부 클럭에 동기되는 내부 클럭을 만들기 위해서 n-1번째 외부 클럭을 지연시키는 방법을 사용하지 않고, 그 이전의 외부 클럭을 지연시킴으로써 최단 출력 경로의 지연 시간에 의한 최소 클럭 주기의 한계를 없애는 위상 비교 신호 발생 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 위상 비교 신호 발생 회로는, 위상 비교 신호 발생 회로를 포함하는 지연 고정 루프 회로에 있어서, 상기 위상 비교 신호 발생 회로는, 클럭 신호를 입력받아 분주 과정을 통하여 상기 클럭 신호의 주기보다 긴 시간 동안 제1 논리 단계를 유지하는 위상 비교 기준 신호 및 그 반전 신호를 생성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 3은 본 발명의 일 실시예에 의한 위상 비교 신호 발생 회로가 장착된 지연 고정 루프 회로를 나타낸 블록도로서, 이러한 본 발명에 관한 지연 고정 루프 회로는 위상 비교 신호 발생 회로(310), 딜레이 체인(320), 딜레이 모델(330) 및 위상 비교기(340)를 포함한다.
위상 비교 신호 발생 회로(310)는, 클럭 신호(CLK)를 입력받아 분주 과정을 통하여 상기 클럭 신호(CLK)의 주기보다 긴 시간 동안 제1 논리 단계(Low)를 유지하는 위상 비교 기준 신호(REF) 및 그 반전 신호(REFB)를 생성하고, 상기 위상 비교 기준 신호(REF)를 후술하는 위상 비교기(340)에 출력하며, 상기 위상 비교 기준 신호의 반전 신호를 후술하는 딜레이 체인(320)에 출력하는 역할을 한다.
또한, 딜레이 체인(320)은, 딜레이 체인 조절 신호에 따라 상기 반전 신호(REFB)를 지연하고, 지연된 신호를 후술하는 딜레이 모델(330)로 출력하는 역할을 한다.
한편, 딜레이 모델(330)은, 상기 딜레이 체인(320)의 출력 신호를 입력받아 시간 차를 보상한 후 보상된 신호(REFBD)를 후술하는 위상 비교기(340)로 출력하는 역할을 한다.
또한, 위상 비교기(340)는, 상기 위상 비교 기준 신호(REF) 및 상기 딜레이 모델(330)의 출력 신호(REFBD)를 입력받아 위상을 비교하고 그 결과에 따라 상기 딜레이 체인 조절 신호를 생성하고, 상기 딜레이 체인 조절 신호를 상기 딜레이 체인(320)으로 출력하는 역할을 한다.
도 4는 본 발명의 일 실시예에 의한 위상 비교 신호 발생 회로를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.
제1 분주기(411)는, 상기 클럭 신호(CLK)를 입력받아 분주한 후, 분주된 신호(2TCK)를 출력하는 역할을 한다. 여기서, 상기 제1 분주기(411)는, 2분주를 수행할 수 있다.
또한, 제2 분주기(412)는, 상기 제1 분주기(411)의 출력 신호를 입력받아 분주한 후, 분주된 신호(4TCK)를 출력하는 역할을 한다. 여기서, 상기 제2 분주기(412)는, 2분주를 수행할 수 있다.
한편, 제3 분주기(413)는, 상기 제2 분주기(412)의 출력 신호를 입력받아 분주한 후, 분주된 신호(8TCK)를 출력하는 역할을 한다. 여기서, 상기 제3 분주기(413)는, 2분주를 수행할 수 있다.
또한, 제1 NAND 게이트(414)는, 상기 제2 분주기(412)의 출력 신호(4TCK) 및 상기 제3 분주기(413)의 출력 신호(8TCK)를 입력받아 NAND 연산한 후, 그 결과 신호를 상기 위상 비교 기준 신호(REF)로서 출력하는 역할을 한다.
한편, 제1 인버터(415)는, 상기 제1 NAND 게이트(414)의 출력 신호(REF)를 입력받아 반전한 후, 상기 위상 비교 기준 신호의 반전 신호(REFB)로서 출력하는 역할을 한다.
도 5는 본 발명의 일 실시예에 의한 위상 비교 신호 발생 회로 내에 장착된 분주기(411~413)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제2 인버터(510)는, 입력 신호(IN)를 반전한 후 그 결과값을 출력하는 역할을 한다.
또한, 제1 패스게이트(520)는, 상기 입력 신호(IN)가 제2 논리 단계(High)인 경우에 출력 신호의 반전 신호(OUTB)를 도통시키는 역할을 한다.
한편, 제1 크로스 커플 래치(531, 532)는, 상기 제1 패스게이트(520)를 통과한 신호를 래치하는 역할을 한다.
또한, 제2 패스게이트(540)는, 상기 입력 신호의 반전 신호(INB)가 제2 논리 단계(High)인 경우에 상기 제1 크로스 커플 래치(531, 532)의 출력 신호를 도통시키는 역할을 한다.
한편, 제2 크로스 커플 래치(551, 552)는, 상기 제2 패스게이트(540)를 통과한 신호를 래치하고, 래치된 신호를 출력 신호(OUT)로서 출력하는 역할을 한다.
또한, 제3 인버터(560)는, 상기 출력 신호(OUT)를 반전한 후 그 결과값을 상기 출력 신호의 반전 신호(OUTB)로서 출력하는 역할을 한다.
도 6a 및 도 6b는 본 발명에 따른 지연 고정 루프 회로의 동작을 나타낸 타이밍도로서, 도 6a는 클럭 주기(tCK)가 딜레이 모델 지연보다 큰 경우를 나타내고, 도 6b는 클럭 주기(tCK)가 딜레이 모델 지연보다 작은 경우를 나타낸다. 외부 클럭(CLK)을 2분주한 신호(2TCK), 4분주한 신호(4TCK) 및 8분주한 신호(8TCK)가 도시되어 있으며, 위상 비교 기준 신호(REF)가 제1 논리 단계(Low)인 구간은 외부 클럭 주기의 2배에 해당하나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에서는 위상 비교 기준 신호(REF)가 제1 논리 단계(Low)인 구간과 그 반전 신호(REFB) 및 보상된 신호(REFBD)가 제2 논리 단계(High)인 구간을 외부 클럭 주기의 2배로 하여 지연 고정 루프가 동작 가능한 클럭 주기(tCK)의 하한을 반으로 줄이게 된다. 즉, 동기시키고자 하는 클럭의 한 주기 앞의 클럭을 지연시키지 않고, 두 주기 앞의 클럭을 지연시켜 동기시키게 되는 것이다.
도 7은 본 발명의 다른 실시예에 의한 위상 비교 신호 발생 회로를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.
제1 분주기(711)는, 상기 클럭 신호(CLK)를 입력받아 분주한 후, 분주된 신호(2TCK)를 출력하는 역할을 한다. 여기서, 상기 제1 분주기(711)는, 2분주를 수행할 수 있다.
또한, 제2 분주기(712)는, 상기 제1 분주기(711)의 출력 신호를 입력받아 분주한 후, 분주된 신호(4TCK)를 출력하는 역할을 한다. 여기서, 상기 제2 분주기(712)는, 2분주를 수행할 수 있다.
한편, 제3 분주기(713)는, 상기 제2 분주기(712)의 출력 신호를 입력받아 분주한 후, 분주된 신호(8TCK)를 출력하는 역할을 한다. 여기서, 상기 제3 분주기(713)는, 2분주를 수행할 수 있다. 또한, 이러한 분주기(711~713)는, 도 5에 도시된 바와 같은 분주기가 사용될 수도 있다.
또한, 제2 NAND 게이트(714)는, 상기 제1 분주기(711)의 출력 신호(2TCK) 및 상기 제3 분주기(413)의 출력 신호(8TCK)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
한편, 제3 NAND 게이트(715)는, 상기 제2 분주기(712)의 출력 신호(4TCK) 및 상기 제3 분주기(413)의 출력 신호(8TCK)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
또한, 제4 NAND 게이트(716)는, 상기 제2 NAND 게이트(714)의 출력 신호 및 상기 제3 NAND 게이트(715)의 출력 신호(8TCK)를 입력받아 NAND 연산한 후, 그 결과 신호를 상기 위상 비교 기준 신호의 반전 신호(REFB)로서 출력하는 역할을 한다.
한편, 제4 인버터(717)는, 상기 제4 NAND 게이트(716)의 출력 신호(REFB)를 입력받아 반전한 후, 상기 위상 비교 기준 신호(REF)로서 출력하는 역할을 한다.
도 8a 및 도 8b는 본 발명에 따른 지연 고정 루프 회로의 동작을 나타낸 타이밍도로서, 도 8a는 클럭 주기(tCK)가 딜레이 모델 지연보다 큰 경우를 나타내고, 도 8b는 클럭 주기(tCK)가 딜레이 모델 지연보다 작은 경우를 나타낸다. 외부 클럭(CLK)을 2분주한 신호(2TCK), 4분주한 신호(4TCK) 및 8분주한 신호(8TCK)가 도시되어 있으며, 위상 비교 기준 신호(REF)가 제1 논리 단계(Low)인 구간은 외부 클럭 주기의 3배에 해당하나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에서는 위상 비교 기준 신호(REF)가 제1 논리 단계(Low)인 구간과 그 반전 신호(REFB) 및 보상된 신호(REFBD)가 제2 논리 단계(High)인 구간을 외부 클럭 주기의 3배로 하여 지연 고정 루프가 동작 가능한 클럭 주기(tCK)의 하한을 줄이게 된다. 즉, 동기시키고자 하는 클럭의 한 주기 앞의 클럭을 지연시키지 않고, 세 주기 앞의 클럭을 지연시켜 동기시키게 되는 것이다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, n번째 외부 클럭에 동기되는 내부 클럭을 만들기 위해서 n-1번째 외부 클럭을 지연시키는 방법을 사용하지 않고, 그 이전의 외부 클럭을 지연시킴으로써 최단 출력 경로의 지연 시간에 의한 최소 클럭 주기의 한계를 없애는 장점이 있다.
도 1은 종래 기술에 따른 지연 고정 루프 회로를 나타낸 블록도,
도 2a 및 도 2b는 종래 기술에 따른 지연 고정 루프 회로의 동작을 나타낸 타이밍도,
도 3은 본 발명의 일 실시예에 의한 위상 비교 신호 발생 회로가 장착된 지연 고정 루프 회로를 나타낸 블록도,
도 4는 본 발명의 일 실시예에 의한 위상 비교 신호 발생 회로를 나타낸 블록도,
도 5는 본 발명의 일 실시예에 의한 위상 비교 신호 발생 회로 내에 장착된 분주기를 나타낸 회로도,
도 6a 및 도 6b는 본 발명에 따른 지연 고정 루프 회로의 동작을 나타낸 타이밍도,
도 7은 본 발명의 다른 실시예에 의한 위상 비교 신호 발생 회로를 나타낸 블록도,
도 8a 및 도 8b는 본 발명에 따른 지연 고정 루프 회로의 동작을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : 위상 비교 신호 발생 회로 320 : 딜레이 체인
330 : 딜레이 모델 340 : 위상 비교기

Claims (5)

  1. 위상 비교 신호 발생 회로를 포함하는 지연 고정 루프 회로에 있어서,
    상기 위상 비교 신호 발생 회로는, 클럭 신호를 입력받아 분주 과정을 통하여 상기 클럭 신호의 주기보다 긴 시간 동안 제1 논리 단계를 유지하는 위상 비교 기준 신호 및 그 반전 신호를 생성하는
    것을 특징으로 하는 위상 비교 신호 발생 회로.
  2. 제1항에 있어서, 상기 위상 비교 신호 발생 회로는,
    상기 클럭 신호를 입력받아 분주하는 제1 분주기;
    상기 제1 분주기의 출력 신호를 입력받아 분주하는 제2 분주기;
    상기 제2 분주기의 출력 신호를 입력받아 분주하는 제3 분주기;
    상기 제2 분주기의 출력 신호 및 상기 제3 분주기의 출력 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 상기 위상 비교 기준 신호로서 출력하는 제1 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호를 입력받아 반전하는 제1 인버터
    를 포함하는 것을 특징으로 하는 위상 비교 신호 발생 회로.
  3. 제2항에 있어서,
    상기 복수개의 분주기는, 2분주 동작을 수행하는
    것을 특징으로 하는 위상 비교 신호 발생 회로.
  4. 제1항에 있어서, 상기 위상 비교 신호 발생 회로는,
    상기 클럭 신호를 입력받아 분주하는 제1 분주기;
    상기 제1 분주기의 출력 신호를 입력받아 분주하는 제2 분주기;
    상기 제2 분주기의 출력 신호를 입력받아 분주하는 제3 분주기;
    상기 제1 분주기의 출력 신호 및 상기 제3 분주기의 출력 신호를 입력받아 NAND 연산하는 제2 NAND 게이트;
    상기 제2 분주기의 출력 신호 및 상기 제3 분주기의 출력 신호를 입력받아 NAND 연산하는 제3 NAND 게이트;
    상기 제2 NAND 게이트의 출력 신호 및 상기 제3 NAND 게이트의 출력 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 상기 위상 비교 기준 신호의 반전 신호로서 출력하는 제4 NAND 게이트; 및
    상기 제4 NAND 게이트의 출력 신호를 입력받아 반전한 후, 상기 위상 비교 기준 신호로서 출력하는 제2 인버터
    를 포함하는 것을 특징으로 하는 위상 비교 신호 발생 회로.
  5. 제4항에 있어서,
    상기 복수개의 분주기는, 2분주 동작을 수행하는
    것을 특징으로 하는 위상 비교 신호 발생 회로.
KR10-2003-0019646A 2003-03-28 2003-03-28 위상 비교 신호 발생 회로 KR100513809B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0019646A KR100513809B1 (ko) 2003-03-28 2003-03-28 위상 비교 신호 발생 회로
US10/746,519 US7057428B2 (en) 2003-03-28 2003-12-24 Circuit for generating phase comparison signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0019646A KR100513809B1 (ko) 2003-03-28 2003-03-28 위상 비교 신호 발생 회로

Publications (2)

Publication Number Publication Date
KR20040084513A KR20040084513A (ko) 2004-10-06
KR100513809B1 true KR100513809B1 (ko) 2005-09-13

Family

ID=32985897

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0019646A KR100513809B1 (ko) 2003-03-28 2003-03-28 위상 비교 신호 발생 회로

Country Status (2)

Country Link
US (1) US7057428B2 (ko)
KR (1) KR100513809B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682830B1 (ko) * 2005-08-10 2007-02-15 삼성전자주식회사 락 검출기 및 이를 구비하는 지연 동기 루프
US7605622B2 (en) * 2005-09-29 2009-10-20 Hynix Semiconductor Inc. Delay locked loop circuit
KR101253128B1 (ko) * 2010-12-14 2013-04-10 알에프코어 주식회사 주파수 합성기용 비교 신호 제공 장치
EP2600544B1 (en) 2011-11-30 2014-10-15 Telefonaktiebolaget L M Ericsson (publ) Technique for crosstalk reduction
US9397673B2 (en) 2014-04-23 2016-07-19 Telefonaktiebolaget L M Ericsson (Publ) Oscillator crosstalk compensation
US9407274B2 (en) 2014-04-29 2016-08-02 Telefonaktiebolaget L M Ericsson (Publ) Local oscillator interference cancellation
US9257999B1 (en) * 2014-08-01 2016-02-09 Telefonaktiebolaget L M Ericsson (Publ) Compensating for a known modulated interferer to a controlled oscillator of a phase-locked loop
CN109936364B (zh) * 2015-12-22 2022-07-22 华为技术有限公司 一种除三分频器电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537068A (en) * 1994-09-06 1996-07-16 Intel Corporation Differential delay line clock generator
JP2817676B2 (ja) * 1995-07-31 1998-10-30 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
JP3384755B2 (ja) * 1998-11-26 2003-03-10 三洋電機株式会社 Ｐｌｌシンセサイザ回路

Also Published As

Publication number Publication date
US7057428B2 (en) 2006-06-06
KR20040084513A (ko) 2004-10-06
US20040189361A1 (en) 2004-09-30

Similar Documents

Publication Publication Date Title
KR100321755B1 (ko) 록킹 시간이 빠른 지연고정루프
KR100810070B1 (ko) 지연고정루프
KR100500929B1 (ko) 지연 고정 루프 회로
KR102314767B1 (ko) 지연-고정 루프에서 루프 카운트를 검출하기 위한 장치들 및 방법들
US6815985B2 (en) Clock divider and method for dividing a clock signal in a DLL circuit
US8482331B2 (en) Open loop type delay locked loop and method for operating the same
KR100529390B1 (ko) 개회로 디지털 듀티 보정 회로
KR100513809B1 (ko) 위상 비교 신호 발생 회로
US6434062B2 (en) Delay locked loop for use in semiconductor memory device
KR100925393B1 (ko) 반도체 메모리 장치의 도메인 크로싱 회로
KR100791001B1 (ko) 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
KR102553855B1 (ko) 시프트레지스터
JP3888792B2 (ja) クロック発生回路
JP3717290B2 (ja) 集積回路装置
KR100480925B1 (ko) 지연 동기 루프 회로의 듀티 비 유지 장치
JP2000049595A (ja) Ｄｌｌ回路
KR100415544B1 (ko) 양방향 지연을 이용한 디엘엘 회로
KR100889323B1 (ko) 지연 고정 루프 회로용 입력 버퍼
US10790834B2 (en) Semiconductor device
KR100832023B1 (ko) 반도체 메모리 소자의 지연 고정 루프
GB2345395A (en) Delayed locked loop clock generator
KR100685613B1 (ko) 고속 동작을 위한 ｄｌｌ 회로
JP4050763B2 (ja) 半導体集積回路
JPH10283059A (ja) クロック供給回路及びそれを利用した集積回路装置
KR20080035367A (ko) 반도체 메모리 장치의 지연고정루프

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee