KR100832023B1 - 반도체 메모리 소자의 지연 고정 루프 - Google Patents

반도체 메모리 소자의 지연 고정 루프 Download PDF

Info

Publication number
KR100832023B1
KR100832023B1 KR1020070000396A KR20070000396A KR100832023B1 KR 100832023 B1 KR100832023 B1 KR 100832023B1 KR 1020070000396 A KR1020070000396 A KR 1020070000396A KR 20070000396 A KR20070000396 A KR 20070000396A KR 100832023 B1 KR100832023 B1 KR 100832023B1
Authority
KR
South Korea
Prior art keywords
clock
delay
control signal
response
output
Prior art date
Application number
KR1020070000396A
Other languages
English (en)
Inventor
이광수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070000396A priority Critical patent/KR100832023B1/ko
Application granted granted Critical
Publication of KR100832023B1 publication Critical patent/KR100832023B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 외부클럭을 버퍼링하여 소오스 클럭을 생성하기 위한 버퍼링부와, 상기 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교부와, 상기 위상비교부의 출력신호에 응답하여 지연제어신호를 생성하기 위한 지연제어부와, 상기 지연제어신호에 응답하여 상기 소오스 클럭을 지연시키기 위한 가변 딜레이 라인과, 상기 가변 딜레이 라인의 출력클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백 클럭으로 출력하기 위한 지연모델과, 상기 가변 딜레이 라인의 출력클럭을 입력받아 DLL 클럭으로서 출력하기 위한 DLL 클럭 구동부, 및 상기 가변 딜레이 라인의 클럭 경로에 삽입되며, 클럭반전제어신호에 응답하여 인가된 클럭 또는 그의 반전클럭을 선택적으로 출력하기 위한 클럭 다중화부를 구비하는 반도체 메모리 소자의 지연고정루프를 제공한다.
지연고정루프, tCK, 반도체 메모리 소자

Description

반도체 메모리 소자의 지연 고정 루프{DELAY LOCKED LOOP OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 지연고정루프의 구성을 설명하기 위한 블록도.
도 2는 본 발명의 일실시예에 따른 지연고정루프를 설명하기 위한 블록도.
도 3은 도 2의 클럭 다중화부를 설명하기 위한 회로도.
도 4는 도 3의 클럭 다중화부에 입출력되는 신호를 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 버퍼링부 200 : 위상비교부
300 : 지연제어부 400 : 가변 딜레이 라인
500 : 클럭 다중화부 600 : 지연 모델
700 : DLL 클럭 구동부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 지연고정루프(Delay Locked Loop : DLL)에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 경우 외부클럭(CLK_EXT)을 입력받아 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하고 있다. 하지만 외부클럭(CLK_EXT)은 내부회로의 클럭/데이터 경로의 지연에 의한 클럭 스큐(clock skew)가 발생할 수 있으며, 이것을 보상해 주기 위하여 반도체 메모리 소자 내부에는 클럭동기회로가 필요하다. 클럭동기회로에는 위상고정루프(Phase Locked Loop : PLL)와 지연고정루프(DLL)가 있다.
여기서 지연고정루프(DLL)는 외부클럭(CLK_EXT)이 데이터 출력단까지 전달되는 과정에서 발생할 수 있는 클럭 지연성분을 보상하기 위한 DLL클럭(CLK_DLL)을 생성하며, 위상고정루프(PLL)에 비해 잡음(noise)이 적고, 작은 면적으로 구현할 수 있는 장점이 있다. 그래서, 반도체 메모리 소자에서 클럭동기회로로서 지연고정루프(DLL)를 사용하는 것이 일반적이다.
도 1은 종래 기술에 따른 지연고정루프(DLL)의 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 지연고정루프(DLL)는 버퍼링부(10), 위상비교부(20), 지연제어부(30), 가변 딜레이 라인(40), 지연 모델(50), 및 DLL 클럭 구동부(60)를 구비한다.
버퍼링부(10)는 외부클럭(CLK_EXT)을 입력받아 버퍼링(buffering)하여 소오 스 클럭(CLK_IN1)을 생성한다. 위상비교부(20)는 소오스 클럭(CLK_IN1)과 피드백 클럭(CLK_FDB)의 위상을 비교하고, 지연제어부(30)는 위상비교부(20)의 출력신호에 응답하여 지연제어신호(CTR_DL)를 생성한다. 가변 딜레이 라인(40)은 다수의 단위 지연 회로(unit delay circuit : 도면에 미도시)로 구성되며, 지연제어신호(CTR_DL)에 응답하여 소오스 클럭(CLK_IN1)를 지연시킨다. 지연 모델(50)은 가변 딜레이 라인(40)의 출력신호(CLK_IN2)에 실제 클럭/데이터 경로의 지연을 반영하여 피드백 클럭(CLK_FDB)으로서 출력하고, DLL 클럭 구동부(60)는 가변 딜레이 라인(40)의 출력신호(CLK_IN2)를 드라이빙(driving)하여 DLL 클럭(CLK_DLL)으로서 출력한다.
여기서, 피드백 클럭(CLK_FDB)은 소오스 클럭(CLK_IN1)이 가변 딜레이 라인(40)의 지연시간과 지연 모델(50)의 지연시간을 거친 클럭이 된다. 지연고정루프(DLL)는 소오스 클럭(CLK_IN1)과 피드백 클럭(CLK_FDB)을 비교하고, 두 클럭이 최소 지터(jitter)를 가지게 되면 지연고정(locking)이 이루어져 원하는 DLL 클럭(CLK_DLL)을 출력하게 된다.
이하, 문제가 되는 부분을 살펴보기로 하자.
우선, 지연고정루프(DLL)에는 두 가지 지연시간이 있다. 하나는 가변 딜레이 라인(40)에 의한 지연시간이고, 다른 하나는 지연 모델(50)에 의한 지연시간이다. 가변 딜레이 라인(40)에 의한 지연시간은 소오스 클럭(CLK_IN1)과 피드백 클럭(CLK_FDB)의 위상에 따라 달라지는 시간이고, 지연 모델(50)에 의한 지연시간은 고정된 시간이다. 그래서, 피드백 클럭(CLK_FDB)이 가변될 수 있는 최대 시간은 가 변 딜레이 라인(40)의 최대 지연시간 + 지연 모델(50)의 고정된 지연시간이 된다.
때문에, 외부클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기보다 큰 경우 DLL 클럭(CLK_DLL)의 지연고정을 위하여 가변 딜레이 라인(40)의 지연시간이 늘어나야만 한다. 이는 가변 딜레이 라인(40)의 단위 지연 회로를 연장하여 구성하는 것을 의미하며 반도체 메모리 소자의 레이아웃(layout)의 한계를 생각한다면 바람직하지 않다고 할 수 있다. 그렇다고, 외부클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기보다 큰 경우 지연고정루프(DLL)를 동작하지 않게 되면, DLL 클럭(CLK_DLL)의 지연고정이 원활히 이루어지지 않아 데이터 억세스 타임(tAC)을 보증할 수 없게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 가변 딜레이 라인의 단위 지연회로를 연장하지 않고 외부클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기보다 크더라도 DLL 클럭(CLK_DLL)을 지연고정시킬 수 있는 반도체 메모리 소자의 지연고정루프를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부클럭을 버퍼링하여 소오스 클럭을 생성하기 위한 버퍼링부; 상기 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교부; 상기 위상비교부의 출력신호에 응답하여 지연제어신호를 생성하기 위한 지연제어부; 상기 지연제어신호에 응답하여 상기 소오스 클럭을 지연시키기 위한 가변 딜레이 라인; 상기 가변 딜레이 라인의 출력클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백 클럭으로 출력하기 위한 지연모델; 상기 가변 딜레이 라인의 출력클럭을 입력받아 DLL 클럭으로서 출력하기 위한 DLL 클럭 구동부; 및 상기 가변 딜레이 라인의 클럭 경로에 삽입되며, 클럭반전제어신호에 응답하여 인가된 클럭 또는 그의 반전클럭을 선택적으로 출력하기 위한 클럭 다중화부를 구비하는 반도체 메모리 소자의 지연고정루프가 제공된다.
본 발명은, 외부 클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기 보다 큰 경우, 가변 딜레이 라인의 클럭 경로상에 인가된 클럭을 반전하여 'tCK'의 ½에 해당하는 지연시간을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 지연고정루프(DLL)를 설명하기 위한 블록도이다.
도 2를 참조하면, 지연고정루프(DLL)는 버퍼링부(100), 위상비교부(200), 지연제어부(300), 가변 딜레이 라인(400), 클럭 다중화부(500), 지연 모델(600), 및 DLL 클럭 구동부(700)를 구비할 수 있다.
버퍼링부(100)는 외부클럭(CLK_EXT)을 입력받아 버퍼링하여 소오스 클럭(CLK_IN1)을 생성한다. 위상비교부(200)는 소오스 클럭(CLK_IN1)과 피드백 클 럭(CLK_FDB)의 위상을 비교하고, 지연제어부(300)는 위상비교부(200)의 출력신호에 응답하여 지연제어신호(CTR_DL)를 생성한다. 가변 딜레이 라인(400)은 다수의 단위 지연 회로(도면에 미도시)로 구성되며, 지연제어신호(CTR_DL)에 응답하여 소오스 클럭(CLK_IN1)를 지연시킨다. 클럭 다중화부(500)는 클럭반전제어신호(CTR_RS)에 응답하여 가변 딜레이 라인(400)의 출력신호(CLK_VDL) 또는 그의 반전신호를 선택적으로 'CLK_IN2'로서 출력한다. 지연 모델(600)은 클럭 다중화부(500)의 출력신호(CLK_IN2)에 실제 클럭/데이터 경로의 지연을 반영하여 피드백 클럭(CLK_FDB)으로서 출력하고, DLL 클럭 구동부(700)는 클럭 다중화부(500)의 출력신호(CLK_IN2)를 드라이빙(driving)하여 DLL 클럭(CLK_DLL)으로서 출력한다.
여기서, 클럭반전제어신호(CTR_RS)는 외부클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기보다 큰 경우 사용자에 의해 활성화(enalble)되는 신호로서, 이 클럭반전제어신호(CTR_RS)를 생성하기 위한 반전 제어부(도면에 미도시)를 더 구비할 수 있다.
그리고, 본 실시예에서는 공개기술(도 1 참조)과 비교하여 클럭 다중화부(500)를 추가하였으며, 그에 따라 외부클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기보다 크더라도 지연고정된 DLL 클럭(CLK_DLL)을 생성할 수 있다. 이하, 도 3과 도 4를 통해 자세한 설명을 하도록 한다.
도 3은 도 2의 클럭 다중화부(500)를 설명하기 위한 회로도이다.
도 2와 도 3을 참조하면, 클럭 다중화부(500)는 클럭반전제어신호(CTR_RS)에 응답하여 가변 딜레이 라인(400)의 출력신호(CLK_VDL)를 입력받는 제1 클럭입력 부(510)와 클럭반전제어신호(CTR_RS)에 응답하여 가변 딜레이 라인(400)의 출력신호(CLK_VDL)를 입력받는 제2 클럭입력부(520), 및 클럭반전제어신호(CTR_RS)에 응답하여 제1 및 제2 클럭 입력부(510, 520)의 출력신호 중 어느 하나를 선택적으로 출력하는 선택출력부(530)를 구비할 수 있다. 선택출력부(530)는 클럭반전제어신호(CTR_RS)에 응답하여 제1 클럭입력부(510)의 출력신호를 전달하는 제1 클럭전달부(TG1)와, 클럭반전제어신호(CTR_RS)에 응답하여 제2 클럭입력부(520)의 출력신호를 전달하는 제2 클럭전달부(TG2)를 구비할 수 있다.
그래서, 클럭반전제어신호(CTR_RS)에 따라 제1 클럭입력부(510)가 활성화되면 제1 클럭전달부(TG1)가 활성화되고, 제2 클럭입력부(520)가 활성화되면 제2 클럭전달부(TG2)가 활성화된다. 결국, 한 주기(tCK)가 예정된 주기보다 큰 외부클럭(CLK_EXT)이 인가되면, 제1 클럭입력부(510)는 가변 딜레이 라인(400)의 출력신호(CLK_VDL)를 반전하고 제1 클럭전달부(TG1)를 통해 'CLK_IN2'신호로서 출력하게 된다.
도 4는 도 3의 클럭 다중화부(500)에 입출력되는 신호를 설명하기 위한 타이밍도이다.
도 4를 참조하면, 외부클럭(CLK_EXT)의 한 주기(tCK)가 예정된 주기보다 큰 경우 클럭반전제어신호(CTR_RS)는 예컨대 논리'하이'(high)가 되고, 그렇지 않은 경우 클럭반전제어신호(CTR_RS)는 논리'로우'(low)가 된다. 때문에, 클럭반전제어신호(CTR_RS)가 논리'로우'인 경우 입력되는 클럭신호(CLK_VDL)를 그대로 'CLK_IN2'신호로서 출력하고, 클럭반전제어신호(CTR_RS)가 논리'로우'에서 논리'하 이'로 천이하는 경우 입력되는 클럭신호(CLK_VDL)를 반전시켜 'CLK_IN2'신호로서 출력하게 된다. 때문에, 'CLK_IN2'신호는 외부클럭(CLK_EXT) 한 주기(tCK)의 ½에 해당하는 지연시간이 적용되게 된다.
결국, 가변 딜레이 라인(400)의 출력신호(CLK_VDL)를 반전함으로써 가변 딜레이 라인(400)의 단위 지연 회로를 연장하지 않고도 'tCK'의 ½에 해당하는 지연시간을 확보할 수 있고, 외부클럭(CLK_EXT)의 주기(tCK)가 커지더라도 지연고정된 DLL 클럭(CLK_DLL)을 생성할 수 있게 된다.
다시 도 2를 참조하면, 본 발명에 따른 실시예에서는 가변 딜레이 라인(400)의 출력신호(CLK_VDL)를 클럭 다중화부(500)에서 입력받아 'CLK_IN2'신호를 출력할 수 있다. 또한, 이 클럭 다중화부(500)는 딜레이 라인(400)의 클럭 경로에 임의의 위치에 삽입될 수 있다. 즉, 클럭 다중화부(500)는 가변 딜레이 라인(400)의 출력단은 물론 입력단에 위치할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 외부클럭(CLK_EXT)의 주기(tCK)와 상관없이 DLL 클 럭(CLK_DLL)의 지연고정이 원활히 이루어져 데이터 억세스 타임(tAC)을 보증할 수 있으며, 이로 인해 반도체 메모리 소자의 신뢰도를 높일 수 있는 효과를 얻을 수 있다.

Claims (5)

  1. 외부클럭을 버퍼링하여 소오스 클럭을 생성하기 위한 버퍼링부;
    상기 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교부;
    상기 위상비교부의 출력신호에 응답하여 지연제어신호를 생성하기 위한 지연제어부;
    상기 지연제어신호에 응답하여 상기 소오스 클럭을 지연시키기 위한 가변 딜레이 라인;
    상기 가변 딜레이 라인의 출력클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백 클럭으로 출력하기 위한 지연모델;
    상기 가변 딜레이 라인의 출력클럭을 입력받아 DLL(Delay Locked Loop) 클럭으로서 출력하기 위한 DLL 클럭 구동부; 및
    상기 가변 딜레이 라인의 클럭 경로에 삽입되며, 클럭반전제어신호에 응답하여 인가된 클럭 또는 그의 반전클럭을 선택적으로 출력하기 위한 클럭 다중화부
    를 구비하는 반도체 메모리 소자의 지연고정루프.
  2. 제1항에 있어서,
    상기 클럭반전제어신호를 생성하기 위한 반전 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 지연고정루프.
  3. 제1항 또는 제2항에 있어서,
    상기 클럭 다중화부는,
    상기 클럭반전제어신호에 응답하여 상기 인가된 클럭의 위상을 반전시켜 입력받는 제1 클럭 입력부;
    상기 클럭반전제어신호에 응답하여 상기 인가된 클럭의 위상을 그대로 입력받는 제2 클럭 입력부; 및
    상기 클럭반전제어신호에 응답하여 상기 제1 및 제2 클럭 입력부의 출력신호중 어느 하나를 선택적으로 출력하는 선택 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 지연고정루프.
  4. 삭제
  5. 제3항에 있어서,
    상기 선택 출력부는,
    상기 클럭반전제어신호에 응답하여 제1 클럭입력부의 출력신호를 상기 가변 딜레이 라인의 클럭 경로에 전달하는 제1 클럭전달부와,
    상기 클럭반전제어신호에 응답하여 제2 클럭입력부의 출력신호를 상기 가변 딜레이 라인의 클럭 경로에 전달하는 제2 클럭전달부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 지연고정루프.
KR1020070000396A 2007-01-03 2007-01-03 반도체 메모리 소자의 지연 고정 루프 KR100832023B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070000396A KR100832023B1 (ko) 2007-01-03 2007-01-03 반도체 메모리 소자의 지연 고정 루프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070000396A KR100832023B1 (ko) 2007-01-03 2007-01-03 반도체 메모리 소자의 지연 고정 루프

Publications (1)

Publication Number Publication Date
KR100832023B1 true KR100832023B1 (ko) 2008-05-26

Family

ID=39665103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070000396A KR100832023B1 (ko) 2007-01-03 2007-01-03 반도체 메모리 소자의 지연 고정 루프

Country Status (1)

Country Link
KR (1) KR100832023B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910853B1 (ko) * 2007-03-29 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020091931A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로
KR20030002436A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 클럭 동기 회로
KR20030052361A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 클럭 동기 회로
KR20060040966A (ko) * 2004-11-08 2006-05-11 주식회사 하이닉스반도체 지연 동기 루프

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020091931A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로
KR20030002436A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 클럭 동기 회로
KR20030052361A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 클럭 동기 회로
KR20060040966A (ko) * 2004-11-08 2006-05-11 주식회사 하이닉스반도체 지연 동기 루프

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910853B1 (ko) * 2007-03-29 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7778095B2 (en) 2007-03-29 2010-08-17 Hynix Semiconductor, Inc. Semiconductor memory device and method for driving the same

Similar Documents

Publication Publication Date Title
KR100832007B1 (ko) 반도체 메모리 소자와 그의 구동 방법
JP4192273B2 (ja) 半導体記憶素子における遅延同期ループ及びその同期方法
KR100853462B1 (ko) 반도체 메모리 장치
US7675797B2 (en) CAS latency circuit and semiconductor memory device including the same
KR101004665B1 (ko) 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법
KR100871704B1 (ko) 반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼
US8045406B2 (en) Latency circuit using division method related to CAS latency and semiconductor memory device
US6815985B2 (en) Clock divider and method for dividing a clock signal in a DLL circuit
KR20080020346A (ko) 반도체 메모리 장치
US7099232B2 (en) Delay locked loop device
KR101625635B1 (ko) 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
US20010022745A1 (en) Delay locked loop for use in semiconductor memory device
KR100525096B1 (ko) Ｄｌｌ 회로
GB2409550A (en) Data strobe generator synchronised with a data signal using a clock frequency different to the data signal clock frequency
KR100925393B1 (ko) 반도체 메모리 장치의 도메인 크로싱 회로
KR20090020410A (ko) 클럭 펄스 발생 회로
KR100832023B1 (ko) 반도체 메모리 소자의 지연 고정 루프
KR102031201B1 (ko) 레이턴시 제어회로 및 이를 포함하는 반도체 메모리 장치
KR20040023838A (ko) 레지스터 제어 지연고정루프
KR100903369B1 (ko) 반도체 메모리 장치
US9001612B2 (en) Semiconductor memory device and operation method thereof
KR20130002671A (ko) 반도체 장치
JPH11127063A (ja) 集積回路装置
KR20110060741A (ko) 지연 고정 루프 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee