KR100415544B1 - 양방향 지연을 이용한 디엘엘 회로 - Google Patents
양방향 지연을 이용한 디엘엘 회로 Download PDFInfo
- Publication number
- KR100415544B1 KR100415544B1 KR10-2001-0036376A KR20010036376A KR100415544B1 KR 100415544 B1 KR100415544 B1 KR 100415544B1 KR 20010036376 A KR20010036376 A KR 20010036376A KR 100415544 B1 KR100415544 B1 KR 100415544B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- delay
- input
- clock
- circuit
- Prior art date
Links
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000001934 delay Effects 0.000 description 8
- 230000000644 propagated effect Effects 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
본 발명은 칩 면적의 감소와 전력소모를 줄일 수 있는 양방향 지연을 이용한 디엘엘 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 클럭신호와 부클럭신호를 입력으로 하여 클럭입력신호와 부클럭입력신호를 출력하는 입력버퍼부; 상기 클럭입력신호를 2분주한 포워드신호와 상기 부클럭입력신호를 2분주한 백워드신호를 출력하는 클럭발생부; 전체 신호흐름의 부하로 작용하며, 지터량을 줄이기 위해 상기 클럭신호와 부클럭신호가 각각 액세스 타임(tAC)만큼 지연된 제1 신호와 제2 신호를 출력하는 레프리카부; 상기 포워드신호 또는 상기 백워드신호를 일입력으로 하고, 상기 제1 신호 또는 상기 제2 신호를 타입력으로 하여 입력되는 두 신호에 동기한 제1 내지 제4 지연제어신호를 출력하는 논리회로부; 상기 클럭발생부로부터 제공되는 상기 포워드신호 및 상기 백워드신호와 상기 레프리카부로부터 제공되는 상기 제1 신호 및 상기 제2 신호를 입력으로 하며, 다수 개의 단위지연회로로 구성되어 양방향 지연에 의한 제1 순방향지연신호와 제1 역방향지연신호를 출력하는 제1 지연체인부; 상기 클럭발생부로부터 제공되는 상기 포워드신호 및 상기 백워드신호와 상기 레프리카부로부터 제공되는 상기 제1 신호 및 상기 제2 신호를 입력으로 하며, 다수 개의 단위지연회로로 구성되어 양방향 지연에 의한 제2 순방향지연신호와 제2 역방향지연신호를 출력하는 제2 지연체인부; 상기 제1 순방향지연신호와 상기 제1 역방향지연신호를 입력으로 하여 상기 클럭신호에 록킹된 제1 출력신호를 출력하는 제1 연산부; 및 상기 제2 순방향지연신호와 상기 제2 역방향지연신호를 입력으로 하여 상기 부클럭신호에 록킹된 제2 출력신호를 출력하는 제2 연산부를 포함하는 양방향 지연을 이용한 디엘엘 회로를 제공한다.
Description
본 발명은 동기 디램(Synchronous DRAM)에 관한 것으로, 특히 양방향 지연을 이용한 디엘엘(DLL; Delay Locked Loop) 회로에 관한 것이다.
도 1은 종래기술에 따른 동기 디램에 사용되는 동기 미러 지연(SMD; Synchronous Mirror Delay) 회로를 도시한 상세회로도이다.
도 1을 참조하면, 원-샷펄스 발생기(One-shot pulse generator, 10)는 외부 클럭신호(CLKext)를 입력받아 원-샷펄스 형태의 입력 클럭신호(CLKin)를 발생하고, 제1 지연부(12)는 상기 입력 클럭신호(CLKin)를 소정시간(d1+d2+dt) 지연시킨다. 이 때, 상기 제1 지연부(12)에 의한 지연시간(d1+d2+dt)은 후술하는 미러 제어회로(16)와 제2 지연부(20)에 의한 지연시간의 합과 같다.
순방향(Forward) 지연 어레이(14)는 낸드게이트와 인버터로 구성된 복수의 단위지연기(Unit delay)로 구성되며, 상기 제1 지연부(12)에서 출력된 클럭신호(FDAin)를 순차 지연시켜 복수의 지연 클럭신호(FDA1 ∼ FDAn)를 발생한다. 상기 각 단위 인버터의 낸드게이트의 일측은 전원전압(VCC) 레벨로 고정되어 있다.
미러 제어회로(16)(MCC; Mirror Control Circuit)는 복수의 낸드게이트로 구성된다. 상기 미러 제어회로(16)는 입력 클럭신호(CLKin)와 상기 순방향 지연 어레이(14)에서 출력된 복수의 지연 클럭신호(FDA1 ∼ FDAn)를 각각 비교하여, 두 클럭신호의 위상이 일치하는 시점에서 입력 클럭신호(CLKin)와 동일한 펄스폭을 갖는 펄스신호(G1 ∼ Gn)를 발생한다.
역방향(Backward) 지연 어레이(18)는 상기 순방향 지연 어레이(14)와 동일한 크기 및 구성을 갖는다. 상기 역방향 지연 어레이(18)는 상기 미러 제어회로(16)에서 발생된 펄스 신호(G1 ∼ Gn)를 그 펄스신호가 발생될 때까지의 시간만큼 다시 역방향으로 지연시켜, 상기 순방향 지연 어레이(14)의 입력신호(FDAin)와 동일한 위상을 갖는 클럭신호(BDAout)를 출력한다.
더미로드(20)는 상기 순방향 지연 어레이(14) 및 미러 제어회로(16)가 상기 역방향 지연 어레이(18) 및 더미로드(20)와 대칭을 이룰 수 있도록 추가된 로드이다. 제2 지연부(22)는 상기 역방향 지연 어레이(18)에서 출력된 클럭신호(BDAout)를 소정시간(d2) 지연시켜, 내부 클럭신호(CLKint)의 위상과 일치된 또는 입력 클럭신호(CLKin)의 위상보다 빠른 내부 클럭신호(CLKint)를 출력한다.
도 2는 도 1에 따른 각 신호의 동작을 도시한 타이밍도로서, 상기한 바와 같은 구성을 갖는 종래의 미러 지연회로(SMD)의 동작을 도 2를 참조하여 설명한다.
외부로부터 'A'와 같은 클럭신호(CLKext)가 입력되면, 원-샷펄스 발생기(10)는 'B'와 같은 입력 클럭신호(CLKin)를 발생하며, 발생된 입력 클럭신호(CLKin)는 제1 지연부(12)에서 소정의 지연시간(d1+d2+dt)만큼 지연된 다음, 'C'와 같이 순방향 지연 어레이(14)의 입력 클럭신호(FDAin)가 된다.
상기 순방향 지연 어레이(14)는 자신의 단위 지연기를 통하여 클럭신호(FDAin)를 순차 지연시키며, 미러 지연회로(16)는 상기 원-샷펄스발생기(10)에서 출력된 입력 클럭신호(CLKin)와 상기 순방향 지연 어레이(14)에서 출력된 복수의 지연 클럭신호(FDA1 ∼ FDAn)들을 순차 비교하여 두 클럭신호의 위상이 서로 일치하는 시점에서 펄스신호(G1 ∼ Gn)를 생성한다.
예를들어, 'D'와 같이 순방향 지연 어레이(14)의 i번째 단위 지연기에서 출력된 지연 클럭신호(FDAi)가 입력 클럭신호(CLKin)에 동기되었다고 가정해보자. 이 때, 미런 지연회로(16)의 i번째 낸드게이트는 'E'와 같이 상기 입력 클럭신호(CLKin)와 동일한 펄스폭을 갖는 펄스신호(Gi)를 발생하고, 나머지 낸드게이트의 출력은 하이레벨이 된다. 따라서, 상기 펄스신호(Gi)는 동기된 시점 즉, i번째 단위 지연기의 인버터로부터 역방향 지연 어레이(18)를 통하여 반대방향으로 진행하게 된다.
그런데, 상기 펄스신호(Gi)는 입력 클럭신호(FDAin)보다 tDA시간만큼 지연되었기 때문에 상기 펄스신호(Gi)의 상승에지는 외부 클럭신호(CLKext)의 상승에지에 비하여 매우 뒤진(Lag) 시간에 나타나게 된다. 그 결과, 상기 펄스신호(Gi)를 시스템의 내부 클럭신호로서 사용할 수 없게 된다. 따라서, 상기 역방향 지연 어레이(18)를 통하여 미러 지연회로(16)에서 발생된 상기 펄스신호(Gi)를 다시 반대로 i번째 스테이지만큼 지연시키면, 즉 tDA시간만큼 지연시킨다면, 도 2F와 같은 클럭신호(BDAout)가 발생된다. 그 결과, 상기 제2 지연부(22)로부터 외부 클럭신호(CLKext)에 동기된 내부 클럭신호(CLKint)가 발생되며, 이렇게 발생된 내부 클럭신호(CLKint)는 시스템의 내부신호로 사용된다.
그러나, 종래의 동기 미러 지연회로는 외부 클럭신호에 동기된 최종 클럭신호를 발생하기 위하여, 순방향 지연 어레이와 동일한 크기의 역방향 지연 어레이가 부가적으로 요구된다. 따라서, 상기 부가된 역방향 지연 어레이에 의해 회로의 면적이 증가되는 문제점이 발생한다.
또한, 종래의 동기 미러 지연회로는 부가된 역방향 지연 어레이에 의해 전력소모가 증가되는데, 이러한 현상은 특히, 동기 미러 지연회로가 계속 동작상태로 있어야 되는 스텐바이상태에서 더욱 두드러지게 나타난다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 단위 지연기들을 이용하여 2개의 입력신호를 외부 클럭신호가 하이레벨인 경우와 외부 클럭신호가 로우레벨인 경우에 번갈아 사용함으로써 양방향 효율을 개선하여, 면적의 감소와 그에 따른 전력소모를 줄일 수 있는 디엘엘 회로를 제공하는데 목적이 있다.
도 1은 종래기술에 따른 동기 디램에 사용되는 동기 미러 지연 회로를 도시한 상세회로도,
도 2는 도 1에 따른 각 신호의 동작을 도시한 타이밍도,
도 3은 본 발명의 일실시예에 따른 양방향 지연을 이용한 디엘엘회로를 도시한 구성도,
도 4a 내지 도 4b는 도 3의 지연체인부를 도시한 상세회로도,
도 5는 도 3에 따른 각 신호의 동작을 도시한 타이밍도.
* 도면의 주요 부분에 대한 설명
30 : 입력버퍼부
31 : 클럭발생부
32 : 레프리카부
33 : 논리회로부
34, 35 : 지연체인부
상기 목적을 달성하기 위해 본 발명은, 클럭신호와 부클럭신호를 입력으로 하여 클럭입력신호와 부클럭입력신호를 출력하는 입력버퍼부; 상기 클럭입력신호를 2분주한 포워드신호와 상기 부클럭입력신호를 2분주한 백워드신호를 출력하는 클럭발생부; 전체 신호흐름의 부하로 작용하며, 지터량을 줄이기 위해 상기 클럭신호와 부클럭신호가 각각 액세스 타임(tAC)만큼 지연된 제1 신호와 제2 신호를 출력하는 레프리카부; 상기 포워드신호 또는 상기 백워드신호를 일입력으로 하고, 상기 제1 신호 또는 상기 제2 신호를 타입력으로 하여 입력되는 두 신호에 동기한 제1 내지 제4 지연제어신호를 출력하는 논리회로부; 상기 클럭발생부로부터 제공되는 상기 포워드신호 및 상기 백워드신호와 상기 레프리카부로부터 제공되는 상기 제1 신호 및 상기 제2 신호를 입력으로 하며, 다수 개의 단위지연회로로 구성되어 양방향 지연에 의한 제1 순방향지연신호와 제1 역방향지연신호를 출력하는 제1 지연체인부; 상기 클럭발생부로부터 제공되는 상기 포워드신호 및 상기 백워드신호와 상기 레프리카부로부터 제공되는 상기 제1 신호 및 상기 제2 신호를 입력으로 하며, 다수 개의 단위지연회로로 구성되어 양방향 지연에 의한 제2 순방향지연신호와 제2 역방향지연신호를 출력하는 제2 지연체인부; 상기 제1 순방향지연신호와 상기 제1 역방향지연신호를 입력으로 하여 상기 클럭신호에 록킹된 제1 출력신호를 출력하는 제1 연산부; 및 상기 제2 순방향지연신호와 상기 제2 역방향지연신호를 입력으로 하여 상기 부클럭신호에 록킹된 제2 출력신호를 출력하는 제2 연산부를 포함하는 양방향 지연을 이용한 디엘엘 회로를 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명에 따른 DLL회로는 종래의 DLL 회로에서 미러 제어회로와 더미로드를 제거하고, 순방향 지연 어레이와 역방향 지연 어레이를 새롭게 구성하여 더욱 적은 회로면적을 갖도록 설계하였다. 또한, 본 발명에 따른 DLL회로는 단방향의 신호흐름을 갖는 종래의 동기 미러회로(SMD) 또는 네거티브 지연회로(NDC; NegativeDelay Circuit)와는 다르게 양방향의 신호흐름을 갖도록 설계되었다.
도 3은 본 발명에 따른 양방향 지연을 이용한 디엘엘회로를 도시한 구성도이며, 도 5는 상기 도 3에 따른 각 신호의 동작을 도시한 타이밍도이다.
도 3을 참조하면, 본 발명은 상기한 단위지연회로를 포함한 ADD 방식의 DLL회로에 있어서, 클럭신호(CLK)와 부클럭신호(CLKB)를 입력으로 하여 클럭입력신호(ICLK)와 부클럭입력신호(ICLKB)를 출력하는 입력버퍼부(30)와, 클럭입력신호(ICLK)를 2분주한 포워드신호(FWD)와 상기 부클럭입력신호(ICLKB)를 2분주한 백워드신호(BWD)를 출력하는 클럭발생부(31)와, 전체 신호흐름의 부하로 작용하며, 지터량을 줄이기 위해 상기 클럭신호(CLK)와 부클럭신호(CLKB)가 각각 액세스 타임 tAC만큼 지연된 제1 신호(CLKR)와 제2 신호(CLKF)를 출력하는 레프리카부(32)와, 포워드신호(FWD) 또는 백워드신호를 일입력으로하고, 제1 신호(CLKR) 또는 제2 신호(CLKF)를 타입력으로 하여, 입력되는 두 신호에 동기한 제1 내지 제4 지연제어신호(ICLKRF, ICLKRB, ICLKFF, ICLKFB)를 출력하는 논리회로부(33)와, 클럭발생부(31)로부터 제공되는 포워드신호(FWD) 및 백워드신호(BWD)와 레프리카부(32)로부터 제공되는 제1 신호(ICLKRF) 및 제2 신호(ICLKRB)를 입력으로 하며, 다수 개의 단위지연회로(341 ∼ 34n)로 구성되어 양방향 지연에 의한 제1 순방향지연신호(OCLKRF)와 제1 역방향지연신호(OCLKRB)를 출력하는 제1 지연체인부(34)와, 클럭발생부(31)로부터 제공되는 포워드신호(FWD) 및 백워드신호(BWD)와 레프리카부(32)로부터 제공되는 제3 신호(ICLKFF) 및 제2 신호(ICLKFB)를 입력으로 하며, 다수 개의 단위지연회로(351 ∼ 35n)로 구성되어 양방향 지연에 의한 제2 순방향지연신호(OCLKFF)와 제2 역방향지연신호(OCLKFB)를 출력하는 제2 지연체인부(35)와, 제1 순방향지연신호(OCLKRF)와 제1 역방향지연신호(OCLKRB)를 입력으로 하여 클럭신호(CLK)에 록킹(Locking)된 제1 출력신호(DLLCLKT)를 출력하는 제1 연산부(36a) 및 제2 순방향지연신호(OCLKFF)와 제2 역방향지연신호(OCLKFB)를 입력으로 하여 부클럭신호(CLKB)에 록킹된 제2 출력신호(DLLCLKB)를 출력하는 제2 연산부(36b)를 구비하여 구성된다.
여기서, 상기 클럭발생부(31) T-플립플롭과 D-플립플롭으로 이루어져 상기 ICLK와 ICLKB를 각각 2분주한 FWD와 BWD를 생성한다.
또한, 상기 논리회로부(33)는, FWD를 일입력으로 하고, 상기 CLKR을 타입력으로하여 ICLKRF를 출력하는 제1 논리회로부(33a)와, 상기 BWD를 일입력으로 하고, 상기 CLKR를 타입력으로하여 ICLKRB를 출력하는 제2 논리회로부(33b)와, 상기 FWD를 일입력으로 하고, 상기 CLKF를 타입력으로하여 ICLKFF를 출력하는 제3 논리회로(33c)부 및 상기 BWD를 일입력으로 하고, 상기 CLKF를 타입력으로하여 ICLKFB를 출력하는 제4 논리회로부(33d)를 포함하여 이루어지며,
상기 제1 내지 제4 논리회로부(33a ∼ 33d)는, 논리합 연산부(AND) 등으로 이루어진다.
도 4a는 도 3에 따른 지연체인부의 상세회로도를 도시한 도면이다.
도 4a를 참조하면, 상기 지연체인부는, 클럭입력신호(ICLK)또는 부클럭입력신호(ICLKB)의 레벨에 따라 ICLKRF와 OCLKRF 및 ICLKRB와 OCLKRB의 순방향 또는 역방향 지연을 각각 제어하기 위한 포워드신호(FWD) 및 백워드신호(BWD)와, 복수의 단위지연회로(40-1 ∼ 40-n)와, 제1 단위지연회로의 출력노드(OCLKRF)와 전원전압단(VDD) 사이에 접속된 풀업트랜지스터(P40) 및 제N(N은 정수) 단위지연회로의 출력노드(OCLKRB)와 전원전압단(VDD) 사이에 접속된 풀업트랜지스터(P41)를 구비하여 이루어지며,
상기 단위지연회로(40-1 ∼ 40-n)는 상기 FWD와 BWD에 의해 제어되는 두 개의 클럭드(Clocked) 인버터(이하 인버터로 약칭함)는 상기 서로 상보적으로 동작되며, 각 인버터는 전원전압단(VDD)과 접지전압단(VSS) 사이에 접속된 두 개의 피모스 트랜지스터와 두 개의 엔모스 트랜지스터로 구성된다.
도 4b는 상기 지연체인부의 기능적인 구성도로서, 두 개의 인버터(50-1),(60-n)들은 상기 도 4a의 단위지연회로(40-1)에 해당하고, 두 개의 인버터(50-2),(60-(n-1))들은 상기 도 4a의 단위지연회로(40-2)에 해당된다. 또한, 상기 단위지연회로(40-1)에서 인버터(50-1)의 출력단자(A0)는 인버터(60-n)의 입력단자에 접속되는바, 상기 출력단자(A0)는 상기 풀업트랜지스터(P40)의 게이트 단자에 접속되어 OCLKRF를 제어하게 된다.
같은 방식으로 출력단자(A(n-1))은 풀업트랜지스터(P41)의 게이트 단자에 접속되어 OCLKR를 제어하게 된다.이하, 도 3과 도 5를 참조하여 상세히 설명한다.
상기한 구성을 갖는 본 발명의 DLL 회로에서, 상기 지연체인부는 두 개로 이루어져 있는 바, 이는 2분주된 클럭을 사용하므로 제1 지연체인부(34)는 외부의 클럭신호(CLK)에 대해 1/2싸이클의 클럭인 제1 출력신호(이하 DLLCLKT라 함)만 발생할 수 있다. 따라서, 나머지 1/2싸이클의 클럭인 제2 출력신호(이하 DLLCLKB라 함)를 발생하기 위해 제2 지연체인부(35)가 하나 더 필요하게 된다.
클럭발생부(31)에서 2분주된 포워드신호(이하 FWD라 함)와 백워드신호(이하 BWD라 함)가 각 단위지연회로(341 ∼ 34n)를 제어하는 동안 FWD의 상승 에지(Edge)에 동기된 제1 지연제어신호(이하 ICLKRF라 함)가 입력되어 순방향으로 진행한다.
상기 FWD가 '로직하이'에서 '로직로우'로 천이되는 순간 ICLKRF가 역방향으로 진행한다. 이와 동시에 제2 지연제어신호(이하 ICLKRB라 함)에 상기 FWD의 하강 에지에 동기된 신호가 입력되고, 단위지연회로 n에서 n-1로 진행한다.
tDA 이후에 역방향으로 진행하던 ICLKRF가 제1 순방향지연신호(이하 OCLKRF라 함)로 출력되고, 상기 FWD가 '로직로우'에서 '로직하이'로 다시 천이되면 ICLKRB의 진행이 역방향으로 바뀐다. 또한, tDA 이후에 제1 역방향지연신호(이하 OCLKRB라 함)로 ICLKRB가 출력된다. 따라서, 상기 OCLKRB와 OCLKRF를 조합하면 외부클럭에 대해 1/2주기의 파형을 얻을 수 있다.
여기서, 연산부(36a)는 상기 OCLKRF와 OCLKRB를 조합하여 DLLCLKT를 얻을 수 있으며, 연산부(36b)는 상기 제2 순방향지연신호(이하 OCLKFF라 함)와 제2 역방향지연신호(이하 OCLKFB라 함)를 조합하여 DLLCLKT를 얻을 수 있는 바, 상기 DLLCLKT는 상기 CLK에 대해 록킹된 클럭이 되고, DLLCLKB는 상기 CLKB에 록킹된 클럭이 된다.
한편, 상기 레프리카(Replica)부(32)는 부지연(Negative delay)량을 결정하는 바, 그 내부는 클럭 입력단에서 부터 데이터 출력단까지의 전체 경로에 대해 신호흐름의 부하로 작용되는 소자를 적정비율로 축소하였으며, 이 때의 축소는 공정측면에서 실제 웨이퍼와 모델링하여 축소한 소자와의 차이가 발생하지 않는 범위 내로 한 것이다.
또한, 8개의 출력버퍼단(I/O단)이 하나의 클럭제어신호에 연결되어 부하로 작용하도록 내부적으로 설계되어 있으므로, 1/8로 출력버퍼단을 축소하였으며 신호선에 대해 1/8로 모델링하였다.
이하 상기 도 5를 참조하여 더욱 상세하게 설명한다.
< 1. 클럭입력신호(이하 ICLK라 함)가 '로직하이'인 경우 >
'로직하이'인 ICLK가 입력되면, 클럭발생부(31)에 의해 FWD와 BWD가 생성되는 바, 상기 FWD가 '로직하이'로 즉, BWD가 '로직로우'로 되면, 제1 논리회로부(33a)에서 상기 FWD와 제1 신호(이하 CLKR이라 함)가 논리합되어 즉, 상기 FWD의 상승에지에 동기된 ICLKRF가 발생되어 제1 단위지연회로(341)로 입력되며, 상기 제1 단위지연회로(341)에서 부터 순차적으로 다음 제2 단위지연회로(342)로 전파된다.
이 때, 일정 시간 후에 상기 FWD가 '로직로우'가 되면, 전파되던 신호의 진행이 멈추고 반대로 되돌아 오게 된다.
따라서, 되돌아 온 신호는 OCLKRF를 통해 전파되어 나온며, 이 때의 신호는 처음 입력된 상기 ICLKRF와 동일한 펄스폭(Pulse width)을 가지며, CLK보다 일정량 앞선 위상을 갖는다.
한편, 상기 FWD가 '로직로우'로 즉, BWD가 '로직하이'로 되면, 제2 논리회로부(33b)에서 상기 BWD와 제1 신호(이하 CLKR이라 함)가 논리합되어 즉, 상기 BWD의 상승에지에 동기된 ICLKRB가 발생되어 제N 단위지연회로(34n)로 입력되며, 상기 제N 단위지연회로(34n)에서 부터 순차적으로 다음 제(N-1) 단위지연회로(34(n-1))로 전파된다.
이 때, 일정 시간 후에 상기 FWD가 '로직하이'가 되면, 전파되던 신호의 진행이 멈추고 반대로 되돌아 오게 된다.
따라서, 되돌아 온 신호는 OCLKRB를 통해 전파되어 나온며, 이 때의 신호는 처음 입력된 상기 ICLKRB와 동일한 펄스폭(Pulse width)을 가지며, CLKB보다 일정량 앞선 위상을 갖는다.
상기의 두 신호 OCLKRF와 OCLKRB를 제1 연산부(36a)를 통해 가산함으로써, CLK가 '로직하이'일 경우의 출력신호인 DLLCLKT를 얻을 수 있다.
< 1. 부클럭입력신호(이하 ICLKB라 함)가 '로직하이'인 경우 >
'로직하이'인 ICLKB가 입력되면, 클럭발생부(31)에 의해 FWD와 BWD가 생성되는 바, 상기 FWD가 '로직하이'로 즉, BWD가 '로직로우'로 되면, 제3 논리회로부(33c)에서 상기 FWD와 제2 신호(이하 CLKB이라 함)가 논리합되어 즉, 상기 FWD의 상승에지에 동기된 ICLKFF가 발생되어 제1 단위지연회로(351)로 입력되며, 상기 제1 단위지연회로(351)에서 부터 순차적으로 다음 제2 단위지연회로(352)로 전파된다.
이 때, 일정 시간 후에 상기 FWD가 '로직로우'가 되면, 전파되던 신호의 진행이 멈추고 반대로 되돌아 오게 된다.
따라서, 되돌아 온 신호는 OCLKFF를 통해 전파되어 나온며, 이 때의 신호는 처음 입력된 상기 ICLKFF와 동일한 펄스폭(Pulse width)을 가지며, CLK보다 일정량 앞선 위상을 갖는다.
한편, 상기 FWD가 '로직로우'로 즉, BWD가 '로직하이'로 되면, 제4 논리회로부(33d)에서 상기 BWD와 CLKF가 논리합되어 즉, 상기 BWD의 상승에지에 동기된 ICLKFB가 발생되어 제N 단위지연회로(35n)로 입력되며, 상기 제N 단위지연회로(35n)에서 부터 순차적으로 다음 제(N-1) 단위지연회로(35(n-1))로 전파된다.
이 때, 일정 시간 후에 상기 FWD가 '로직하이'가 되면, 전파되던 신호의 진행이 멈추고 반대로 되돌아 오게 된다.
따라서, 되돌아 온 신호는 OCLKFB를 통해 전파되어 나온며, 이 때의 신호는 처음 입력된 상기 ICLKRF와 동일한 펄스폭(Pulse width)을 가지며, CLKB보다 일정량 앞선 위상을 갖는다.
상기의 두 신호 OCLKFF와 OCLKFB를 제1 연산부(36b)를 통해 가산함으로써, CLK가 '로직로우'일 경우의 출력신호인 DLLCLKB를 얻을 수 있다.
한편, 도 5의 A0 내지 A26은 상기 도 3의 각 단위지연회로에서의 신호를 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 양방향 지연의 효율을 두 배 이상 개선할 수 있으며, 칩 면적을 줄여 면적 오버헤드를 크게 개선할 수 있는 효과가 있다.
Claims (7)
- 양방향 지연을 이용한 디엘엘 회로에 있어서,클럭신호와 부클럭신호를 입력으로 하여 클럭입력신호와 부클럭입력신호를 출력하는 입력버퍼 수단;상기 클럭입력신호를 2분주한 포워드신호와 상기 부클럭입력신호를 2분주한 백워드신호를 출력하는 클럭발생 수단;전체 신호흐름의 부하로 작용하며, 지터량을 줄이기 위해 상기 클럭신호와 부클럭신호가 각각 액세스 타임(tAC)만큼 지연된 제1 신호와 제2 신호를 출력하는 레프리카 수단;상기 포워드신호 또는 상기 백워드신호를 일입력으로 하고, 상기 제1 신호 또는 상기 제2 신호를 타입력으로 하여 입력되는 두 신호에 동기한 제1 내지 제4 지연제어신호를 출력하는 논리회로 수단;상기 클럭발생 수단으로부터 제공되는 상기 포워드신호 및 상기 백워드신호와 상기 레프리카 수단으로부터 제공되는 상기 제1 신호 및 상기 제2 신호를 입력으로 하며, 다수 개의 단위지연회로로 구성되어 양방향 지연에 의한 제1 순방향지연신호와 제1 역방향지연신호를 출력하는 제1 지연체인 수단;상기 클럭발생 수단으로부터 제공되는 상기 포워드신호 및 상기 백워드신호와 상기 레프리카 수단으로부터 제공되는 상기 제1 신호 및 상기 제2 신호를 입력으로 하며, 다수 개의 단위지연회로로 구성되어 양방향 지연에 의한 제2 순방향지연신호와 제2 역방향지연신호를 출력하는 제2 지연체인 수단;상기 제1 순방향지연신호와 상기 제1 역방향지연신호를 입력으로 하여 상기 클럭신호에 록킹된 제1 출력신호를 출력하는 제1 연산수단; 및상기 제2 순방향지연신호와 상기 제2 역방향지연신호를 입력으로 하여 상기 부클럭신호에 록킹된 제2 출력신호를 출력하는 제2 연산 수단을 포함하여 이루어지는 양방향 지연을 이용한 디엘엘 회로.
- 제 1 항에 있어서,상기 제1 및 제2 지연체인 수단은,상기 클럭입력신호 또는 상기 부클럭입력신호의 레벨에 따라 상기 각 단위지연회로의 순방향 또는 역방향 지연을 제어하기 위한 상기 포워드신호 및 상기 백워드신호;상기 복수의 단위지연회로 중 제1 단위지연회로의 출력노드와 전원전압단 사이에 접속된 제1 풀업트랜지스터; 및제N(N은 정수) 단위지연회로의 출력노드와 전원전압단 사이에 접속된 제2 풀업트랜지스터를 포함하여 이루어지는 양방향 지연을 이용한 디엘엘 회로.
- 제 2 항에 있어서,상기 제1 풀업트랜지스터는 상기 제1 단위지연회로의 출력노드 신호를 자신의 게이트 입력으로 하여 제어되며, 상기 제2 풀업트랜지스터는 상기 제N 단위지연회로의 입력노드 신호를 자신의 게이트 입력으로 하여 제어되는 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
- 제 2 항에 있어서,상기 단위지연회로는, 상기 포워드신호와 상기 백워드신호에 의해 제어되어 서로 상보적으로 동작되는 두 개의 인버터로 이루어지며,상기 각 인버터는 전원전압단과 접지전압단 사이에 접속된 두 개의 피모스 트랜지스터와 두 개의 엔모스 트랜지스터로 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
- 제 1 항에 있어서,상기 클럭발생 수단은, T-플립플롭과 D-플립플롭으로 이루어진 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
- 제 1 항에 있어서,상기 논리회로 수단은,상기 포워드신호를 일입력으로 하고, 상기 제1 신호를 타입력으로하여 제1 지연제어신호를 출력하는 제1 논리회로부;상기 백워드신호를 일입력으로 하고, 상기 제1 신호를 타입력으로하여 제2 지연제어신호를 출력하는 제2 논리회로부;상기 포워드신호를 일입력으로 하고, 상기 제2 신호를 타입력으로하여 제3 지연제어신호를 출력하는 제3 논리회로부; 및상기 백워드신호를 일입력으로 하고, 상기 제2 신호를 타입력으로하여 제4 지연제어신호를 출력하는 제4 논리회로부를 포함하여 이루어지는 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
- 제 6 항에 있어서,상기 제1 내지 제4 논리회로부는, 논리합 연산부인 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0036376A KR100415544B1 (ko) | 2001-06-25 | 2001-06-25 | 양방향 지연을 이용한 디엘엘 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0036376A KR100415544B1 (ko) | 2001-06-25 | 2001-06-25 | 양방향 지연을 이용한 디엘엘 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030001599A KR20030001599A (ko) | 2003-01-08 |
| KR100415544B1 true KR100415544B1 (ko) | 2004-01-24 |
Family
ID=27711021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0036376A KR100415544B1 (ko) | 2001-06-25 | 2001-06-25 | 양방향 지연을 이용한 디엘엘 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100415544B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100875651B1 (ko) | 2007-08-14 | 2008-12-26 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그의 동작방법 |
| KR101362016B1 (ko) | 2007-02-16 | 2014-02-11 | 삼성전자주식회사 | 무선 통신 시스템에서 펄스 폭 양자화를 통한 위상 에러 검출 장치 및 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115129640B (zh) * | 2022-06-14 | 2023-09-29 | 沐曦集成电路(南京)有限公司 | 双向互联总线延时调整方法、电子设备和介质 |
| CN115129641B (zh) * | 2022-06-14 | 2024-01-19 | 沐曦集成电路(南京)有限公司 | 双向互联总线延时调整方法、电子设备和介质 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999037026A1 (en) * | 1998-01-15 | 1999-07-22 | Silicon Image, Inc. | Dual loop delay-locked loop |
| JP2000022530A (ja) * | 1998-06-30 | 2000-01-21 | Hitachi Ltd | クロック発生回路 |
| KR20010004224A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 지연고정루프클럭 생성 장치의 저전력 구동을 위한 제어 방법 |
| KR20010004197A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 지연고정루프의 초기 록 타임 단축 장치 및 방법 |
| KR20010011503A (ko) * | 1999-07-28 | 2001-02-15 | 김영환 | 양방향 지연을 이용한 디엘엘 회로 |
| KR20010048983A (ko) * | 1999-11-30 | 2001-06-15 | 박종섭 | 딜레이 락 루프 회로 |
-
2001
- 2001-06-25 KR KR10-2001-0036376A patent/KR100415544B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999037026A1 (en) * | 1998-01-15 | 1999-07-22 | Silicon Image, Inc. | Dual loop delay-locked loop |
| JP2000022530A (ja) * | 1998-06-30 | 2000-01-21 | Hitachi Ltd | クロック発生回路 |
| KR20010004224A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 지연고정루프클럭 생성 장치의 저전력 구동을 위한 제어 방법 |
| KR20010004197A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 지연고정루프의 초기 록 타임 단축 장치 및 방법 |
| KR20010011503A (ko) * | 1999-07-28 | 2001-02-15 | 김영환 | 양방향 지연을 이용한 디엘엘 회로 |
| KR20010048983A (ko) * | 1999-11-30 | 2001-06-15 | 박종섭 | 딜레이 락 루프 회로 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101362016B1 (ko) | 2007-02-16 | 2014-02-11 | 삼성전자주식회사 | 무선 통신 시스템에서 펄스 폭 양자화를 통한 위상 에러 검출 장치 및 방법 |
| KR100875651B1 (ko) | 2007-08-14 | 2008-12-26 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그의 동작방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030001599A (ko) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6150866A (en) | Clock supplying circuit and integrated circuit device using it | |
| US6774690B2 (en) | Digital dual-loop DLL design using coarse and fine loops | |
| US6995591B2 (en) | Register controlled delay locked loop with low power consumption | |
| JP3993717B2 (ja) | 半導体集積回路装置 | |
| KR100266960B1 (ko) | Dll 회로 및 그것을 이용한 반도체 기억 장치 | |
| JP3644827B2 (ja) | 外部負荷を考慮したｄｌｌ回路 | |
| JP5231045B2 (ja) | クロックスキューコントローラ及びそれを備える集積回路 | |
| JP3415444B2 (ja) | クロック制御方法および回路 | |
| US7675797B2 (en) | CAS latency circuit and semiconductor memory device including the same | |
| US6815985B2 (en) | Clock divider and method for dividing a clock signal in a DLL circuit | |
| JPH11205129A (ja) | 半導体装置 | |
| KR100543925B1 (ko) | 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법 | |
| KR100529390B1 (ko) | 개회로 디지털 듀티 보정 회로 | |
| US6434062B2 (en) | Delay locked loop for use in semiconductor memory device | |
| JP4488872B2 (ja) | 位相同期回路及び半導体集積回路装置 | |
| US6239641B1 (en) | Delay locked loop using bidirectional delay | |
| US6608514B1 (en) | Clock signal generator circuit and semiconductor integrated circuit with the same circuit | |
| KR100415544B1 (ko) | 양방향 지연을 이용한 디엘엘 회로 | |
| KR100276572B1 (ko) | 집적 회로 장치 | |
| JP3945894B2 (ja) | 半導体装置及び信号入力状態検出回路 | |
| US8283962B2 (en) | Semiconductor device and operation method thereof for generating phase clock signals | |
| KR20070071142A (ko) | 지연 고정 루프 기반의 주파수 체배기 | |
| KR100507854B1 (ko) | 가속화 모드를 구비한 레지스터 제어 지연고정루프 | |
| US6690214B2 (en) | DLL circuit and DLL control method | |
| KR100792379B1 (ko) | 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |